JPWO2010001440A1 - Test equipment and socket board - Google Patents
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Abstract
試験装置100は、それぞれが少なくともひとつの入出力端子P1を備えるN個(Nは2以上の整数)のDUT110を試験する。ドライバ20は、N個のDUT110の入出力端子P1に対して共通に設けられる。終端回路22は、N個のDUT110の入出力端子P1に対して共通に設けられる。第1配線L1は、ドライバ20の出力端子と第1ノードN1の間を接続する。第2配線L2は、終端回路22と第2ノードN2の間を接続する。N本の第3配線L3は、第1ノードとN個のDUT110それぞれの入出力端子P1を結線する。N本の第4配線L4は、第2ノードN2とN個のDUT110それぞれの入出力端子P1を結線する。第1配線L1、第2配線L2は所定値の特性インピーダンスZOを有し、N本の第3配線L3とN本の第4配線L4はそれぞれ、所定値のN倍の特性インピーダンスを有する。The test apparatus 100 tests N (N is an integer of 2 or more) DUTs 110 each having at least one input / output terminal P1. The driver 20 is provided in common to the input / output terminals P1 of the N DUTs 110. The termination circuit 22 is provided in common to the input / output terminals P1 of the N DUTs 110. The first wiring L1 connects between the output terminal of the driver 20 and the first node N1. The second wiring L2 connects between the termination circuit 22 and the second node N2. N third wirings L3 connect the first node and the input / output terminals P1 of the N DUTs 110, respectively. N fourth wirings L4 connect the second node N2 and the input / output terminals P1 of the N DUTs 110, respectively. The first wiring L1 and the second wiring L2 have a characteristic impedance ZO having a predetermined value, and the N third wirings L3 and the N fourth wirings L4 each have a characteristic impedance N times the predetermined value.
Description
本発明は、半導体デバイスの試験装置に関し、特にピンエレクトロニクスのタイミングキャリブレーション技術に関する。 The present invention relates to a semiconductor device test apparatus, and more particularly to pin electronics timing calibration technology.
半導体デバイス(以下、DUTともいう)を試験する試験装置は、DUTのピンに対してテストパターンを与え、またDUTからデータを読み出すために、複数のピンエレクトロニクスを備える。各ピンエレクトロニクスは、DUTの対応するピンに対して信号を出力するドライバと、対応するピンから出力される信号のレベルを判定するコンパレータを含む。 A test apparatus for testing a semiconductor device (hereinafter also referred to as a DUT) includes a plurality of pin electronics in order to give a test pattern to the pins of the DUT and to read data from the DUT. Each pin electronics includes a driver that outputs a signal to a corresponding pin of the DUT and a comparator that determines the level of the signal output from the corresponding pin.
通常、各ピンエレクトロニクス、すなわちドライバにはDUTの単一のピンが割り当てられる。対応するドライバとDUTのピンとの間は、マザーボードおよびソケットボード上に敷設された所定の特性インピーダンスZo(たとえば50Ω)を有する配線で結線される。近年では、テストコストの削減、ハードウェア資源の有効利用を目的として、単一のドライバからの信号を分岐して複数のDUTへと供給し、同時測定数を上げる手法が一般的となっている。 Typically, each pin electronics or driver is assigned a single pin of the DUT. The corresponding driver and the DUT pin are connected by wiring having a predetermined characteristic impedance Zo (for example, 50Ω) laid on the mother board and the socket board. In recent years, for the purpose of reducing test costs and effectively using hardware resources, a method of branching a signal from a single driver and supplying it to a plurality of DUTs to increase the number of simultaneous measurements has become common. .
メモリデバイスをはじめとするDUTの高速化にともない、試験装置にはより高精度な測定が求められる一方、同時測定数を上げると、ドライバとDUT間のインピーダンスの不整合が顕著となり、高速化、高精度化の妨げとなっている。 As the speed of DUTs including memory devices increases, more accurate measurements are required for test equipment. On the other hand, when the number of simultaneous measurements is increased, impedance mismatch between the driver and DUT becomes noticeable. This hinders high accuracy.
本発明はかかる状況に鑑みてなされたものであり、その目的は、複数のDUTを高精度で測定可能な試験装置の提供にある。 The present invention has been made in view of such a situation, and an object thereof is to provide a test apparatus capable of measuring a plurality of DUTs with high accuracy.
本発明のある態様は、それぞれが少なくともひとつの入出力端子を備えるN個(Nは2以上の整数)の被試験デバイスを試験する試験装置に関する。この試験装置は、N個の被試験デバイスの入出力端子に対して共通に設けられたドライバと、N個の被試験デバイスの入出力端子に対して共通に設けられた終端回路と、ドライバの出力端子と第1ノードの間を接続する第1配線と、終端回路と第2ノードの間を接続する第2配線と、第1ノードとN個の被試験デバイスそれぞれの入出力端子を結線するN本の第3配線と、第2ノードとN個の被試験デバイスそれぞれの入出力端子を結線するN本の第4配線と、を備える。第1、第2配線は所定値の特性インピーダンスを有し、N本の第3配線とN本の第4配線はそれぞれ、所定値のN倍の特性インピーダンスを有する。 One embodiment of the present invention relates to a test apparatus for testing N devices (N is an integer of 2 or more) each having at least one input / output terminal. This test apparatus includes a driver provided in common to input / output terminals of N devices under test, a termination circuit provided in common to input / output terminals of N devices under test, The first wiring connecting the output terminal and the first node, the second wiring connecting the termination circuit and the second node, and the input / output terminals of the first node and each of the N devices under test are connected. N third wirings, and N fourth wirings connecting the second node and the input / output terminals of each of the N devices under test. The first and second wirings have a predetermined characteristic impedance, and the N third wirings and the N fourth wirings each have a characteristic impedance N times the predetermined value.
この態様によると、ドライバから複数の被試験デバイス側を覗いたインピーダンス、ならびに終端回路から複数の被試験デバイス側を覗いたインピーダンスが、いずれも所定値の特性インピーダンスと一致するため、高い精度でインピーダンス整合が実現でき、高精度な試験が実現できる。 According to this aspect, since the impedance when looking into the plurality of devices under test from the driver and the impedance when looking into the multiple devices under test from the termination circuit are all equal to the predetermined characteristic impedance, the impedance is highly accurate. Matching can be realized and high-accuracy testing can be realized.
第1、第2配線は、ドライバが集積化される半導体チップとN個の被試験デバイスが直接または間接的に装着されるソケットボードとの間を接続するマザーボード上に敷設されてもよい。第3、第4配線は、ソケットボード上に敷設されてもよい。 The first and second wirings may be laid on a mother board that connects between a semiconductor chip on which drivers are integrated and a socket board on which N devices under test are mounted directly or indirectly. The third and fourth wirings may be laid on the socket board.
終端回路は、マザーボード上に設けられてもよい。この場合、ひとつの半導体チップに形成可能なドライバの個数(チャンネル数)を増加させることができ、また半導体チップの端子数を低減できる。 The termination circuit may be provided on the motherboard. In this case, the number of drivers (number of channels) that can be formed in one semiconductor chip can be increased, and the number of terminals of the semiconductor chip can be reduced.
終端回路は、半導体チップにドライバとともに実装されてもよい。 The termination circuit may be mounted on the semiconductor chip together with the driver.
N=2であり、特性インピーダンスの所定値は50Ωであってもよい。 N = 2 and the predetermined value of the characteristic impedance may be 50Ω.
N本の第3配線は等長であってもよい。この場合、ドライバから供給するテストパターンのタイミングを、複数のDUTごとに最適化する必要がないという利点がある。 The N third wirings may be of equal length. In this case, there is an advantage that it is not necessary to optimize the timing of the test pattern supplied from the driver for each of the plurality of DUTs.
本発明の別の態様は、それぞれが少なくともひとつの入出力端子を備えるN個(Nは2以上の整数)の被試験デバイスが装着されるソケットボードに関する。このソケットボードは、ソケットボードがマザーボードに装着された状態において、N個の被試験デバイスの入出力端子に対して共通に設けられたドライバの出力端子と接続されるべき第1端子と、ソケットボードがマザーボードに装着された状態において、N個の被試験デバイスの入出力端子に対して共通に設けられた終端回路と接続されるべき第2端子と、第1端子とN個の被試験デバイスそれぞれの入出力端子を結線するN本の第3配線と、第2端子を始点としてN個の被試験デバイスそれぞれの入出力端子に分岐して到るN本の第4配線と、を備える。N本の第3配線とN本の第4配線はそれぞれ、同一の特性インピーダンスを有する。
この態様によれば、反射の影響を抑制しつつ、複数の被試験デバイスの同時測定が可能となる。Another aspect of the present invention relates to a socket board on which N devices (N is an integer of 2 or more) each having at least one input / output terminal are mounted. The socket board includes a first terminal to be connected to an output terminal of a driver provided in common to input / output terminals of N devices under test in a state where the socket board is mounted on the motherboard, and the socket board. Is mounted on the motherboard, the second terminal to be connected to the termination circuit provided in common to the input / output terminals of the N devices under test, the first terminal, and the N devices under test, respectively. N third wirings for connecting the input / output terminals to the input / output terminals, and N fourth wirings that branch from the second terminal to the input / output terminals of each of the N devices under test. The N third wirings and the N fourth wirings have the same characteristic impedance.
According to this aspect, it is possible to simultaneously measure a plurality of devices under test while suppressing the influence of reflection.
N本の第3配線は等長であってもよい。 The N third wirings may be of equal length.
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。 It should be noted that any combination of the above-described constituent elements, and those in which constituent elements and expressions of the present invention are mutually replaced between methods, apparatuses, systems, and the like are also effective as an aspect of the present invention.
本発明のある態様によれば、複数の被試験デバイスを高精度で測定できる。 According to an aspect of the present invention, a plurality of devices under test can be measured with high accuracy.
100…試験装置、110…DUT、20…ドライバ、22…終端回路、RT…終端抵抗、BUF…バッファ、SW1…第1スイッチ、SW2…第2スイッチ、L1…第1配線、L2…第2配線、L3…第3配線、L4…第4配線、30…ピンエレクトロニクス、32…マザーボード、34…ソケットボード、36…電源、P1…入出力端子。
DESCRIPTION OF
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。 The present invention will be described below based on preferred embodiments with reference to the drawings. The same or equivalent components, members, and processes shown in the drawings are denoted by the same reference numerals, and repeated descriptions are omitted as appropriate. The embodiments do not limit the invention but are exemplifications, and all features and combinations thereof described in the embodiments are not necessarily essential to the invention.
本明細書において、「部材Aが部材Bに接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合や、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。In this specification, “the state in which the member A is connected to the member B” means that the member A and the member B are physically directly connected, or the member A and the member B are in an electrically connected state. Including the case of being indirectly connected through other members that do not affect the above.
Similarly, “the state in which the member C is provided between the member A and the member B” refers to the case where the member A and the member C or the member B and the member C are directly connected, as well as an electrical condition. It includes the case of being indirectly connected through another member that does not affect the connection state.
図1は、試験装置100の構成の一部を示すブロック図である。試験装置100は、ピンエレクトロニクス30、マザーボード32、ソケットボード34およびその他の図示しないタイミング発生器やパターン発生器などを備える。試験装置100そのものの機能、構成は一般的なものであるため、本発明に関係のある部分についてのみ詳細に説明する。
FIG. 1 is a block diagram showing a part of the configuration of the
試験装置100は、複数N個のDUT110を同時に測定する機能を有している。以下では理解の容易化、説明の簡潔化を目的としてN=2の場合を説明するが、本発明はこれに限定されない。複数のDUT110は通常同じデバイス(同一品種)であることが想定されるが、異なっていても構わない。DUT110はそれぞれ、少なくともひとつの入出力端子を備える。以下、各DUTの部材を区別するために必要に応じて添え字を付す。また説明を簡潔とするため、1番目の入出力端子P1にのみ注目して説明をする。
The
ドライバ20は、2つのDUT1101、1102それぞれの入出力端子P11、P12に対して共通に設けられる。ドライバ20は、各入出力端子P11、P12に対して時分割的にテストパターンを出力する。ドライバ20は、テストパターンが1のとき、ハイレベルに相当する電圧VIHを、0のときローレベルに相当する電圧VILを出力する。ドライバ20は、その出力インピーダンスが所定の特性インピーダンスZOと一致するよう設計される。たとえばZO=50Ωである。ドライバ20の出力側には、第1スイッチSW1が設けられる。第1スイッチSW1はリレーなどの機械的なスイッチであってもよいし、トランスファゲートなどの電気的なスイッチであってもよい。The
終端回路22もまた、2つのDUT1101、1102それぞれの入出力端子P11、P12に対して共通に設けられる。終端回路22の出力インピーダンスは所定値ZO=50Ωと一致するように設計される。たとえば終端回路22は、終端抵抗RTと、バッファBUFを含む。バッファBUFは、終端抵抗RTの一端の電位を所定値VT(たとえばVIHとVILの中点)に固定する。終端抵抗RTの他端には、第2スイッチSW2が設けられる。The
第1配線L1は、ドライバ20の出力端子と第1ノードN1の間を接続する。第2配線L2は、終端回路22と第2ノードN2の間を接続する。ソケットボード34は、マザーボード32に対して着脱可能に構成され、コネクタピンPC1、PC2を介して接続される。図1において、第1ノードN1はコネクタピンPC1に対応しているが、第1配線L1の一部がソケットボード34上に敷設され、第1ノードN1がソケットボード34上に設けられてもよい。
The first wiring L1 connects between the output terminal of the
複数N本の第3配線L31、L32はそれぞれ、第1ノードN1と2つのDUT1101、1102それぞれの入出力端子P11、P12を結線する。つまり複数の第3配線L31、L32は、第1ノードN1から、複数の入出力端子P11、P12へと分岐して形成される。複数N本の第4配線L41、L42はそれぞれ、第2ノードN2と2つの1101、1102それぞれの入出力端子P11、P12を結線する。つまり複数の第4配線L41、L42は、コネクタピンPC2を始点として、複数の入出力端子P11、P12へと分岐して形成される。なお、第2ノードN2はコネクタピンPC2と一致しても構わない。A plurality of N third wirings L3 1 and L3 2 respectively connect the first node N1 and the input / output terminals P1 1 and P12 of the two DUTs 110 1 and 110 2 respectively. That is, the plurality of third wirings L3 1 and L3 2 are formed to branch from the first node N1 to the plurality of input / output terminals P1 1 and P1 2 . The plurality of N fourth wirings L4 1 and L4 2 respectively connect the second node N2 and the two input / output terminals P1 1 and P1 2 of 110 1 and 110 2 . That plurality of fourth wirings L4 1, L4 2, as a starting point the connector pin PC2, are formed by branching into a plurality of input-output terminals P1 1, P1 2. The second node N2 may coincide with the connector pin PC2.
以上が複数のDUT110およびドライバ20、終端回路22の結線態様である。さらに図1の試験装置100は以下の特徴を有する。
第1配線L1、第2配線L2は、それぞれ所定値50Ωの特性インピーダンスZOを有する。一方、N本の第3配線L31、L32およびN本の第4配線L41、L42はそれぞれ、所定値50ΩのN倍(2倍)の100Ωの特性インピーダンスZOを有する。ここでの「N倍」とは厳密なN倍を意味するものではなく、インピーダンスの不整合が測定に影響しない範囲であれば、N倍からずれていても構わない。The above is the connection mode of the plurality of DUTs 110, the
The first wiring L1 and the second wiring L2 each have a characteristic impedance ZO of a predetermined value 50Ω. On the other hand, the N third wirings L3 1 and L3 2 and the N fourth wirings L4 1 and L4 2 each have a characteristic impedance ZO of 100Ω that is N times (two times) the predetermined value 50Ω. Here, “N times” does not mean exact N times, and may be deviated from N times as long as impedance mismatch does not affect the measurement.
図1の試験装置100によれば、終端回路22から複数のDUT110側を覗いたインピーダンスを50Ωに整合させることができる。さらに送端(ドライバ20)側、受端(110)側の両端が終端されるため反射の影響を抑制できる。これらによって、高精度な試験が実現できる。
According to the
好ましい形態において、N本の第3配線L31、L32は等長である。その結果、ドライバ20から出力したテストパターンが一方の1101の入出力端子P11に到達するまでの伝搬時間と、他方の1102の入出力端子P12に到達するまでの伝搬時間を揃えることができる。その結果、DUT110を、同じチャンネルのデータについては、複数のDUT110に対して共通のタイミングで動作させることができるため、DUTごとのタイミングの調整機能が、DUT110側にも試験装置100側にも不要となる。In a preferred embodiment, the N third wirings L3 1 and L3 2 are of equal length. Consequently, to align the propagation time until the test pattern output from the
さらに試験装置100は以下の特徴を有している。試験装置100は、ピンエレクトロニクス30、マザーボード32、ソケットボード34に分割されて構成される。ソケットボード34には、複数のDUTが直接または間接的に装着される。ピンエレクトロニクス30は、複数チャンネルのドライバ20および終端回路22が集積化された半導体チップである。マザーボード32は、ピンエレクトロニクス30とソケットボード34の間を接続する。
Furthermore, the
第1配線L1、第2配線L2は、マザーボード32上に敷設される。一方、第3配線L3、第4配線L4および第2配線L2の一部はソケットボード34上に敷設される。つまり第1ノードN1、第2ノードN2は、マザーボード32とソケットボード34の境界上、もしくは、その境界よりもソケットボード34側に配置される。この構成によれば、DUT110のピン配置が変更となった場合であっても、ソケットボード34のみを設計すればよく、ピンエレクトロニクス30およびマザーボード32に変更は不要となる。
The first wiring L1 and the second wiring L2 are laid on the
以上が実施の形態に係る試験装置100の構成である。試験装置100の効果は、図2(a)、(b)に示す比較技術との対比によってさらに明確となる。図2(a)の試験装置100cは、終端回路22を備えない。この構成では、第3配線L31、L32がともに100Ωで設計される場合、理論上はインピーダンス整合がとれるため反射の影響は受けない。しかしながら、現実的には受端(DUT)側がオープンであるため、2本の第3配線L31、L32の特性インピーダンスにわずかな差が存在すると、データ伝送が反射波の影響を受けやすくなる。特にDUT1101、1102で入力容量が相違したり、どちらかのDUTが取り外された状態でバランスが崩れると、反射波の影響が大きくなってしまう。The above is the configuration of the
図2(b)の試験装置100dは、DUT1101、1102の入出力端子P11、P12の間を接続する配線L5を備える。図2(b)の構成では、送端側、受端側の両方が終端されており、分岐経路が存在しないため、反射の影響は受けにくい構成となっている。しかしながら、ドライバ20から出力されたテストパターンがDUT1101、1102の入出力端子P11、P12に到達するまでの時間が異なるため、試験装置100dの送信側で、DUTごとにタイミングを異ならせるか、あるいはDUT1101、1102からのデータを受けるタイミングコンパレータ(不図示)側で、DUTごとに異なるタイミングを設定する必要がある。The
図1の試験装置100によれば、比較技術に係る試験装置100c、100dに生ずる上述の問題を好適に解決できる。
According to the
図3は、図1の試験装置100の変形例を示すブロック図である。変形例に係る試験装置100aは、図1の試験装置100と終端回路22の位置が異なっている。終端回路22は、マザーボード32上に設けられている。
FIG. 3 is a block diagram showing a modification of the
通常、ソケットボード34に対する電源電圧Vddは、電源36からマザーボード32を介して供給される。したがって、マザーボード32は常に電源36から電源電圧Vddの供給を受けていることになる。終端回路22のバッファBUFをマザーボード32に配置すると、基準電圧VTの生成およびバッファBUFの電源に、マザーボード32を経由する電源電圧Vddを利用できる。終端回路22にはドライバ20ほど高い精度が必要とされないため、構成が簡素化でき、したがって第2スイッチSW2とともにマザーボード32上に容易に配置できる。また、終端回路22をマザーボード32上に設ければ、図1の場合とくらべて、ピンエレクトロニクス30とマザーボード32を接続するための端子が不要となり、ピンエレクトロニクス30の面積を削減できる。図1において終端回路22に占有される領域を、ドライバ20に割り当てることができるため、チャンネル数を増やすことが可能となる。
Normally, the power supply voltage Vdd for the
実施の形態ではN=2の場合を説明したが、本発明はN=4など任意の数に拡張することができる。 Although the case where N = 2 has been described in the embodiment, the present invention can be extended to an arbitrary number such as N = 4.
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。 Although the present invention has been described based on the embodiments, the embodiments merely show the principle and application of the present invention, and the embodiments depart from the idea of the present invention defined in the claims. Many modifications and arrangements can be made without departing from the scope.
本発明のある態様によれば、複数の被試験デバイスを高精度で測定できる。 According to an aspect of the present invention, a plurality of devices under test can be measured with high accuracy.
Claims (8)
前記N個の被試験デバイスの前記入出力端子に対して共通に設けられたドライバと、
前記N個の被試験デバイスの前記入出力端子に対して共通に設けられた終端回路と、
前記ドライバの出力端子と第1ノードの間を接続する第1配線と、
前記終端回路と第2ノードの間を接続する第2配線と、
前記第1ノードと前記N個の被試験デバイスそれぞれの前記入出力端子を結線するN本の第3配線と、
前記第2ノードと前記N個の被試験デバイスそれぞれの前記入出力端子を結線するN本の第4配線と、
を備え、
前記第1、第2配線は所定値の特性インピーダンスを有し、前記N本の第3配線と前記N本の第4配線はそれぞれ、前記所定値のN倍の特性インピーダンスを有することを特徴とする試験装置。A test apparatus for testing N devices (N is an integer of 2 or more) each having at least one input / output terminal,
A common driver for the input / output terminals of the N devices under test;
A termination circuit provided in common to the input / output terminals of the N devices under test;
A first wiring connecting the output terminal of the driver and a first node;
A second wiring connecting the termination circuit and the second node;
N third wirings that connect the input / output terminals of the first node and the N devices under test,
N fourth wirings for connecting the input / output terminals of the second node and the N devices under test,
With
The first and second wirings have a characteristic impedance of a predetermined value, and the N third wirings and the N fourth wirings each have a characteristic impedance N times the predetermined value. To test equipment.
前記第3、第4配線は、前記ソケットボード上に敷設されることを特徴とする請求項1に記載の試験装置。The first and second wirings are laid on a mother board that connects between a semiconductor chip on which the driver is integrated and a socket board on which the N devices under test are directly or indirectly mounted.
The test apparatus according to claim 1, wherein the third and fourth wirings are laid on the socket board.
前記ソケットボードがマザーボードに装着された状態において、前記N個の被試験デバイスの前記入出力端子に対して共通に設けられたドライバの出力端子と接続されるべき第1端子と、
前記ソケットボードがマザーボードに装着された状態において、前記N個の被試験デバイスの前記入出力端子に対して共通に設けられた終端回路と接続されるべき第2端子と、
前記第1端子と前記N個の被試験デバイスそれぞれの前記入出力端子を結線するN本の第3配線と、
前記第2端子を始点として前記N個の被試験デバイスそれぞれの前記入出力端子に分岐して到るN本の第4配線と、
を備え、
前記N本の第3配線と前記N本の第4配線はそれぞれ、同一の特性インピーダンスを有することを特徴とするソケットボード。A socket board to which N devices (N is an integer of 2 or more) each having at least one input / output terminal are mounted,
A first terminal to be connected to an output terminal of a driver provided in common to the input / output terminals of the N devices under test in a state where the socket board is mounted on a motherboard;
A second terminal to be connected to a termination circuit provided in common to the input / output terminals of the N devices under test when the socket board is mounted on a motherboard;
N third wirings for connecting the first terminal and the input / output terminals of each of the N devices under test;
N fourth wirings that branch from the second terminal to the input / output terminals of each of the N devices under test,
With
The socket board, wherein the N third wirings and the N fourth wirings have the same characteristic impedance.
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