KR101086218B1

KR101086218B1 - Digital to analog converter

Info

Publication number: KR101086218B1
Application number: KR1020090042136A
Authority: KR
Inventors: 김기덕; 조규형; 전용준; 전진용; 정승철; 이성우
Original assignee: 주식회사 실리콘웍스
Priority date: 2009-05-14
Filing date: 2009-05-14
Publication date: 2011-11-23
Also published as: KR20100123103A

Abstract

본 발명은 전류방식의 디지털 아날로그 변환기에 관한 것이다.The present invention relates to a digital analog converter of the current type.

본 발명에 따른 디지털 아날로그 변환기는, 기준전류공급원로부터 공급되는 기준전류를 기준전류의

(n은 M이하의 양의 정수, M은 양의 정수)배의 크기를 갖는 복수의 분배전류들로 분배하는 전류분배부, 디지털 입력신호에 따라 전류분배부에서 분배되는 분배전류들의 경로를 교환하되, 제어신호에 따라 경로가 교환된 분배전류들의 경로를 재교환하는 경로교환부, 디지털 입력신호에 대한 제1 반전 신호 및 제1 비반전 신호에 따라 경로교환부에서 출력되는 분배전류들의 흐름을 제어하는 스위칭부, 및 제1 비반전 신호에 따라 분배전류들을 합하여 아날로그 신호를 출력하는 전류출력부를 포함한다.In the digital analog converter according to the present invention, the reference current supplied from the reference current supply source is converted into a reference current.

(n is a positive integer less than or equal to M, M is a positive integer) a current distribution unit for distributing a plurality of distribution currents having a multiple of magnitude, and exchanges paths of distribution currents distributed at the current distribution unit according to a digital input signal. However, the path switching unit for re-changing the path of the distribution currents of which the path is exchanged according to the control signal, the flow of distribution currents output from the path switching unit according to the first inverted signal and the first non-inverted signal for the digital input signal. And a switching unit for controlling and a current output unit for outputting an analog signal by adding distribution currents according to the first non-inverting signal.

본 발명에 따르면, 디지털 아날로그 변환기의 정확도를 향상시키면서, 종래의 디지털 아날로그 변환기 보다 칩 면적을 더욱 감소시킬 수 있다.According to the present invention, it is possible to further reduce the chip area than the conventional digital analog converter while improving the accuracy of the digital analog converter.

디지털 아날로그 변환기(Digital to Analog Converter, DAC), 디바이더(Divider), 멀티플렉서(Multiplexer), 인버터(Inverter) Digital to Analog Converters (DACs), Dividers, Multiplexers, Inverters

Description

디지털 아날로그 변환기{DIGITAL TO ANALOG CONVERTER}Digital analog converter {DIGITAL TO ANALOG CONVERTER}

도 1은 종래의 디지털 아날로그 변환기(Digital to Analog Converter, 이하 DAC)를 설명의 편의를 위해 4bit DAC에 적용한 실시예의 구성을 개략적으로 나타낸 도면이다. 도 2는 도 1에 도시된 DAC의 MOSFET으로 구현된 회로 구조를 개략적으로 나타낸 도면이다. FIG. 1 is a diagram schematically illustrating a configuration of an embodiment in which a conventional digital to analog converter (DAC) is applied to a 4-bit DAC for convenience of description. FIG. 2 is a diagram schematically illustrating a circuit structure implemented by MOSFETs of the DAC shown in FIG. 1.

도 3 및 도 4는 도 1 및 도 2에 도시된 종래의 DAC와 전류의 방향만 반대이고 구동원리는 동일하다.3 and 4 are opposite in direction of current with the conventional DAC shown in FIGS. 1 and 2 and the driving principle is the same.

도 2를 참조하면, 먼저, DAC에서 스위치로 사용되는 멀티플렉서(Multiplexer, 이하 MUX.n)를 제외한 모든 MOSFET들은 모두 포화영역에서 동작한다. 기준전류(I_ref)는 제1 디바이더(Divider.3)에서 균등하게 2 등분되어 MUX.3과 제2 디바이더(Divider.2)에 각각 전달된다. 제2 디바이더(Divider.2)에 전달된 전류(I_ref/2)는 다시 제3 디바이더(Divider.3)에 의해 균등하게 2 등분되고, 2 등분된 전류(I_ref/4)는 각각MUX.2와 제3 디바이더(Divider.1)에 전달된다. 이러한 동작이 나머지 MUX.3, MUX.4 및 디바이더(Divider.3,4)들에서 동일하게 수행된다. 따라서, MUX.n(n=0,1,2,3)에 전달되는 전류는 I_ref/2^4-n와 같이 나타낼 수 있다.Referring to FIG. 2, first, all the MOSFETs except the multiplexer (MUX.n) used as a switch in the DAC operate in the saturation region. The reference current I _ref is equally divided into two at the first divider Diver. 3 and transmitted to the MUX.3 and the second divider Divider.2, respectively. The current (I _ref / 2) delivered to the second divider (Divider. 2) is again equally divided by the third divider (Divider. 3), and the two divided currents (I _ref / 4) are each MUX. It is passed to the 2nd and 3rd divider (Divider.1). This operation is performed identically on the remaining MUX.3, MUX.4, and dividers (Divider.3, 4). Therefore, the current delivered to MUX.n (n = 0, 1, 2, 3) can be expressed as I _ref / 2 ^4-n .

각 MUX.n(n=0,1,2,3)은 MUX.n에 입력되는 비트(bit)값, 즉 b_n 값에 따라 전류 I_ref/2^4-n를 합하여 I_DAC,out 또는 I_DAC,out(=I_ref-I_DAC,out)으로 출력하여 DAC의 기능을 수행한다. 4bit DAC의 출력전류는 하기의 수식과 같이 나타낼 수 있다.Each MUX.n (n = 0,1,2,3) sums the current I _ref / 2 ^4-n according to the bit value input to MUX.n, that is, the value of b _n _, I _{DAC, out} or I Outputs _{DAC, out} (= I _ref -I _{DAC, out} ) to perform the function of DAC. The output current of the 4bit DAC can be expressed by the following equation.

종래의 DAC의 문제점은 각 디바이더(Divider)를 구성하는 두 개의 MOSFET이 공정상의 부정합(Mismatch) 등의 이유로, 전달되는 전류를 정확하게 2등분하기 어렵다는 점이다. 두 개의 MOSFET이 가지는 공정상의 부정합이란 MOSFET이 포화영역에서 전류를 결정하는 주요한 모든 요소인 옥사이드 커패시턴스(Cox), 이동도(u), 넓이(Width), 길이(Length), 문턱전압(Vth), 바디효과(Body Effect) 등의 부정합을 의미하고, 기술된 것 이외의 모든 요소들에 대한 부정합을 포함한다. 각각의 디바이더에서 발생되는 전류의 오차들은 DAC의 정확도를 떨어뜨리는데, 특히 기준전류(Iref)의 크기가 작고, 10bit 등을 변환해야 하는 고해상도 DAC의 경우, 1LSB(Least Significant Bit)에 해당하는 전류는 매우 작아지므로 각 디바이더에서 발생하는 미세한 전류 오차들이 DAC의 정확도를 심각하게 저하시키게 된다. 특히 이러한 디바이더의 전류오차는 공정상 무작위로 발생하기 때문에 예측을 하거나 보정하기 어렵고, 이러한 전류오차를 줄이기 위해서는 디바이더의 크기가 상당히 커져야만 한다. The problem with the conventional DAC is that it is difficult for two MOSFETs constituting each divider to accurately divide the current delivered by two, for example, due to process mismatches. Process mismatches of two MOSFETs include oxide capacitance (Cox), mobility (u), width, length, length, threshold voltage (Vth), all the major factors that determine the current in a saturation region. Means mismatches such as Body Effects, and includes mismatches for all elements other than those described. Current errors in each divider reduce the accuracy of the DAC, especially for high-resolution DACs that have a small reference current (Iref) and need to convert 10 bits, etc., which corresponds to a Least Significant Bit (LSB). Is so small that minute current errors in each divider seriously degrade the accuracy of the DAC. In particular, the current error of the divider is random in the process, so it is difficult to predict or correct it. To reduce the current error, the size of the divider must be considerably large.

도 5는 도 2에 도시된 종래의 4bit DAC에 대하여 각 Divider에서 공정상의 부정합 등으로 인하여 발생하는 전류오차가 각 MUX로 전달되는 전류에 어떠한 영향을 미치는지 알아보기 위하여 Divider.n에서 발생하는 전류오차를 (+/-)e_n으로 정의할 때, 각 MUX로 전달되는 전류오차를 도시한 것이다. 편의상 디바이더의 왼쪽에서 생기는 전류 오차를 '+en', 오른쪽에서 생기는 전류 오차를 '-en'으로 정하였고, en은 양 또는 음의 부호를 포함한 랜덤 변수이다. FIG. 5 illustrates a current error generated in Divider.n to find out how the current error generated due to process mismatch in each divider affects the current delivered to each MUX for the conventional 4-bit DAC shown in FIG. 2. When we define as (+/-) e _n , we show the current error delivered to each MUX. For convenience, the current error on the left side of the divider is set to '+ en' and the current error on the right side is set to '-en', where en is a random variable including a positive or negative sign.

도 5를 참조하면, e₃에 대하여, '1'이라는 기준전류가 제1디바이더(Divider.3)로 전달되어 정확히 '0.5 : 0.5'로 나누어져야 하지만 공정상의 부정합 등으로 '0.5(+e₃) : 0.5(-e₃)'으로 나누어질 때, 제1 디바이더(Divider)에서 나누어진 두 전류는 각각 +e₃와 -e₃의 전류 오차를 가지게 된다. 또한 제1 디바이더(Divider.3)에서 발생한 전류 오차 '-e₃'은 제2 디바이더(Divider.2)를 거치면서 반분되고, 반분된 전류 오차 값은 제2 디바이더(Divider.2)에서 일으키는 'e₂'와 합해져서 '

'의 전류 오차가 제3 디바이더(Divider.1)로 전달된다. 이러한 동작은 제4 디바이더(Divider.0)까지 계속되어 Divider들에서 발생하는 전류오차들이 각 MUX로 전달되는 전류에 미치는 영향을 도 5와 같이 정량적으로 분석할 수 있다. Referring to FIG. 5, for e ₃ , a reference current of '1' is transmitted to the first divider (Divider.3) and should be divided into exactly '0.5: 0.5' but '0.5 (+ e ₃ ) due to process mismatch. ): When divided by 0.5 (-e ₃ ) ', the two currents divided by the first divider have current errors of + e ₃ and -e ₃ , respectively. In addition, the current error '-e ₃ ' generated in the first divider (Divider.3) is divided by half through the second divider (Divider.2), and the half divided current error value is generated by the second divider (Divider.2). combined with e ₂ '

Current error is transmitted to the third divider (Divider. 1). This operation continues to the fourth divider (Divider.0) and can quantitatively analyze the effect of current errors occurring in the dividers on the current delivered to each MUX as shown in FIG. 5.

도 6은 도 5에서 도시된 4bit DAC에서 각 코드 별INL(Integral Non-Linearity) 오류를 예를 들어 나타낸 표이다.FIG. 6 is a table showing an example of an integrated non-linearity (INL) error for each code in the 4-bit DAC shown in FIG.

도 6을 참조하면, INL에 대하여, DAC는 디지털 코드를 아날로그 신호 또는 전류로 변환하는 과정에서 반드시 에러가 발생하게 되는데, 즉, 이상적인 아날로그 값과 실제 변환 값 간에 차이가 발생하게 되는데, 이 차이를 INL 오류라고 한다. 이러한 INL 오류는 입력되는 디지털 데이터에 의존적인데, 도 5에서의 정량적 분석으로 각 디지털 코드가 가지는 INL에러를 도 6과 같이 Divider.n에서 발생하는 전류오차 e_n(n=0,1,2,3)으로 정의할 수 있으며, 각 코드에서 e_n에 의하여 발생하는 INL오류의 한 부분을 INL_n이라 정의하고 이것은 도 6에서 각 열에 해당하는 값이다. 즉 각 코드의 INL오류는 Divider.n에서 발생하는 전류오차 e_n(n=0,1,2,3)에 의하여 발생하는 INL_n들의 합이라고 생각할 수 있다. 6, About INL, An error occurs when the DAC converts a digital code into an analog signal or current, that is, a difference between an ideal analog value and an actual conversion value is called an INL error. This INL error depends on the input digital data. The quantitative analysis in FIG. 5 shows the current error that occurs in Divider.n as shown in FIG. It can be defined as e _n (n = 0,1,2,3), and a portion of the INL error caused by e _n in each code is defined as INL _n , which is a value corresponding to each column in FIG. 6. That is, the INL error of each code can be thought of as the sum of INL _n caused by the current error e _n (n = 0,1,2,3) occurring in Divider.n.

도 6에서, 디지털 데이터가 순차적으로 증가 혹은 감소함에 따라 INL오류를 구성하는 전류 오차 e_n (n=0,1,2,3)으로 인한, INL 오류의 한 부분인 INL_n 오류의 절대값이 동일한 양만큼 증가 혹은 감소하고 있음을 알 수 있고, 그 부호가 입력되는 디지털 데이터 b_n에 의존적인 것을 알 수 있다. In FIG. 6, as the digital data sequentially increases or decreases, part of the INL error is caused by the current error e _n (n = 0,1,2,3) constituting the INL error. It can be seen that the absolute value of the INL _n error is increased or decreased by the same amount, and that the sign is dependent on the digital data b _n to be input.

도 6에서 인접한 두 INL 오류의 차이에 해당하는DNL(Differential Non-Linearity)은 각 코드의 INL이 INL_n의 합으로 이루어져 있기 때문에 각 INL_n 오류의 차들의 합에 해당한다. INL_n 오류의 절대값은 동일한 양만큼 증가 혹은 감소하고 있 음에도 불구하고 그 부호가 디지털 데이터 b_n에 의존적이기 때문에 인접한 두 INL 오류의 차이에 해당하는 DNL(Differential Non-Linearity)이 최소 일정량을 유지하지 못하고 크게 나타나게 되어 DNL열화(DNL Degradation)을 일으키게 되는데, 이러한 DNL열화(DNL Degradation)는DAC의 성능을 악화시키는 요인이 되고, 성능을 개선시키기 위한 여러 가지 개념의 적용을 어렵게 한다. DNL (Differential Non-Linearity) corresponding to the difference between the two adjacent INL error in Figure 6 corresponds to the sum of the difference of each _n INL error because the INL of each code consists of the sum of _n INL. Although the absolute value of the INL _n error increases or decreases by the same amount, since the sign is dependent on the digital data b _n , the DNL (Differential Non-Linearity) corresponding to the difference between two adjacent INL errors maintains a minimum amount. DNL deterioration is caused by a large amount, which causes deterioration of DAC performance and makes it difficult to apply various concepts to improve performance.

도 6에서 INL 오류의 한 부분인 INL_n 오류의 부호는 앞서 설명한 바와 같이 디지털 데이터 b_n에 의존적이다. 또한 INL_n 오류의 부호는 Divider.n의 두 전류경로를 바꾸어 주는 것만으로 간단하게 바꾸어 줄 수 있다. 그러므로 디지털 데이터 b_n에 따라 Divider.n의 경로를 바꾸어 준다면 INL_n 오류의 부호를 통일 시키는 것이 가능하고, 그에 따라 인접한 두 INL 오류의 차이에 해당하는DNL(Differential Non-Linearity)을 최소 일정량으로 유지시켜 DNL열화(DNL Degradation)를 막을 수 있다. 또한 이러한 동작 하에 반전 신호를 두어 반전 신호에 따라 모든 Divider.n의 경로를 바꾸어준다면, 전체 INL의 부호가 바뀌게 되어 전체 디지털 데이터에 대하여 절대값은 동일하고 부호만이 반대인 반전 INL(Inverted INL)을 얻을 수 있다. In FIG. 6, the sign of the INL _n error, which is a part of the INL error, depends on the digital data b _n as described above. In addition, the sign of the INL _n error can be changed simply by changing the two current paths of Divider.n. Therefore, if the path of Divider.n is changed according to the digital data b _n , it is possible to unify the sign of the INL _n error, thereby maintaining the minimum non-linearity (DNL) corresponding to the difference between two adjacent INL errors. This can prevent DNL degradation. In addition, if the inverted signal is placed under this operation and all the paths of Divider.n are changed according to the inverted signal, the sign of the whole INL is changed so that the absolute value is the same for all the digital data and only the sign is inverted. Can be obtained.

최소 일정량의 DNL과 반전 신호로 인한 반전 INL의 적용으로 연속되는 디지털 데이터에 대하여 각 데이터의 변환 시 반전 신호를 바꾸어 주는 동작을 하게 되면 INL오류를 부분적으로 평균화할 수 있어 디지털/아날로그 변환기의 성능을 대폭 향상시킬 수 있다. By applying a minimum amount of DNL and an inverted INL due to an inverted signal, if the inverted signal is changed during conversion of each data for successive digital data, the INL error can be partially averaged to improve the performance of the digital / analog converter. It can greatly improve.

이러한 문제점을 해결하기 위한 본 발명은, 디바이더(Divider)의 공정상 부정합 등으로 인한 전류의 오차들이 변환기의 오류에 미치는 영향이 개성되고, 그 정확도가 향상된 디지털 아날로그 변환기를 제공함에 그 목적이 있다.An object of the present invention is to provide a digital analog converter in which the effects of current errors due to process mismatches of dividers on the error of the converter are individualized and the accuracy thereof is improved.

전류분배부가 포화영역에서 동작하도록 바이어싱 전압을 공급하는 바이어스부를 더 포함하는 것이 바람직하다.Preferably, the current distribution unit further includes a bias unit for supplying a biasing voltage to operate in the saturation region.

디지털 입력신호에 대한 제1 반전 신호 및 제1 비반전 신호를 출력하는 인버터부를 더 포함하는 것이 바람직하다.The apparatus may further include an inverter unit configured to output a first inverted signal and a first non-inverted signal with respect to the digital input signal.

전류 분배부는, Current distribution unit,

M개의 단위전류분배부를 포함하고,Including M unit current distribution,

M개의 단위전류분배부 각각은, Each of the M unit current distribution units,

소오스단이 공통 접속되고, 채널 사이즈가 동일한 두 개의 NMOS 트랜지스터를 포함하고,The source stage includes two NMOS transistors connected in common and having the same channel size,

경로교환부는, The route exchange unit,

M개의 단위경로교환부를 포함하고,Including M unit path exchanges,

M개의 단위경로교환부 각각은,Each of the M unit path exchanges,

제어신호와, 제1 반전 신호 또는 제1 비반전 신호를 입력 받아 제1 반전 신호 또는 제1 비반전 신호에 대한 제2 반전 신호 및 제2 비반전 신호를 출력하되, 제어신호에 따라 제2 반전 신호 및 제2 비반전 신호의 경로를 교환하여 출력하는 단위신호경로교환부, 및 제2 반전 신호 및 제2 반전 신호에따라 분배전류의 경로를 교환하되, 제어신호에 따라 경로가 교환된 제2 반전 신호 및 제2 반전 신호에 따라 재교환하는 단위전류경로교환부를 포함하는 것이 바람직하다.The control signal and the first inverted signal or the first non-inverted signal are inputted to output a second inverted signal and a second non-inverted signal for the first inverted signal or the first non-inverted signal, and the second inverted according to the control signal. A unit signal path exchanger for exchanging and outputting paths of the signal and the second non-inverting signal, and a second path in which the distribution current is exchanged according to the second inversion signal and the second inversion signal, and the paths are exchanged according to the control signal. It is preferable to include a unit current path exchanger for re-exchange according to the inversion signal and the second inversion signal.

단위신호경로교환부는,The unit signal path exchange unit

제어신호와, 제1 반전 신호 또는 제1 비반전 신호를 입력 받는 XOR 게이트, 및 입력단이 XOR 게이트의 출력단과 접속된 인버터를 포함하고,A control signal, an XOR gate to receive a first inverted signal or a first non-inverted signal, and an input terminal comprising an inverter connected to an output terminal of the XOR gate,

단위전류경로교환부는,The unit current path exchange unit

소오스단이 공통 접속된 2개의 NMOS 트랜지스터로 각각 이루어진 제1 NMOS 트랜지스터부 및 제2 NMOS 트랜지스터부를 포함하고,A source terminal includes a first NMOS transistor section and a second NMOS transistor section each consisting of two NMOS transistors connected in common;

제1 NMOS 트랜지스터부 중 하나의 NMOS 트랜지스터의 게이트단과, 제2 NMOS 트랜지스터부 중 하나의 NMOS 트랜지스터의 게이트단은 XOR 게이트의 출력단과 접속되고,A gate terminal of one NMOS transistor of the first NMOS transistor unit and a gate terminal of one NMOS transistor of the second NMOS transistor unit are connected to an output terminal of the XOR gate,

제1 NMOS 트랜지스터부 중 다른 하나의 NMOS 트랜지스터의 게이트단은, 인버터의 출력단과 접속되고, 드레인단은 제2 NMOS 트랜지스터부 중 게이트단이 XOR 게이트의 출력단과 접속된 NMOS 트랜지스터의 드레인단과 접속되고,The gate terminal of the other NMOS transistor of the first NMOS transistor unit is connected to the output terminal of the inverter, the drain terminal of the second NMOS transistor unit is connected to the drain terminal of the NMOS transistor connected to the output terminal of the XOR gate,

제2 NMOS 트랜지스터부 중 다른 하나의 NMOS 트랜지스터의 게이트단은, 인버터의 출력단과 접속되고, 드레인단은, 제1 NMOS 트랜지스터부 중 게이트단이 XOR 게이트의 출력단과 접속된 NMOS 트랜지스터의 드레인단과 접속된 것이 바람직하다.The gate end of the other NMOS transistor of the second NMOS transistor part is connected to the output end of the inverter, and the drain end thereof is connected to the drain end of the NMOS transistor connected to the output end of the XOR gate of the first NMOS transistor part. It is preferable.

전류 분배부는,Current distribution unit,

M개의 단위전류분배부 각각은,Each of the M unit current distribution units,

경로교환부는,The route exchange unit,

M개의 단위경로교환부를 포함하고,Including M unit path exchanges,

M개의 단위경로교환부 각각은,Each of the M unit path exchanges,

제어신호에 따라 제1 반전 신호 및 제1비반전 신호의 경로를 교환하여 출력하는 단위신호경로교환부, 및 제1 반전 신호 및 제1 비반전 신호에 따라 분배전류의 경로를 교환하되, 제어신호에 따라 경로가 교환된 분배전류의 경로를 재교환하는 단위전류경로교환부를 포함하는 것이 바람직하다.A unit signal path exchanger for exchanging and outputting paths of the first inverted signal and the first non-inverted signal according to the control signal, and a path of the distribution current according to the first inverted signal and the first non-inverted signal, In accordance with the present invention, it is preferable to include a unit current path exchange unit for re-changing the path of the distribution current in which the path is exchanged.

단위신호경로교환부는,The unit signal path exchange unit

제어신호에 따라 제1 반전 신호 및 제1 비반전 신호 중 하나를 선택하여 출력하는 멀티플렉서, 및 입력단이 멀티플렉서의 출력단과 접속된 인버터를 포함하고,A multiplexer for selecting and outputting one of the first inverted signal and the first non-inverted signal according to the control signal, and an input terminal includes an inverter connected to an output terminal of the multiplexer,

단위전류경로교환부는,The unit current path exchange unit

제1 NMOS 트랜지스터부 중 하나의 NMOS 트랜지스터의 게이트단과, 제2 NMOS 트랜지스터부 중 하나의 NMOS 트랜지스터의 게이트단은 멀티플렉서의 출력단과 접속되고,A gate terminal of one NMOS transistor of the first NMOS transistor unit and a gate terminal of one NMOS transistor of the second NMOS transistor unit are connected to an output terminal of the multiplexer,

제1 NMOS 트랜지스터부 중 다른 하나의 NMOS 트랜지스터의 게이트단은인버터의 출력단과 접속되고, 드레인단은 제2 NMOS 트랜지스터부 중 게이트단이 멀티플렉서의 출력단과 접속된 NMOS 트랜지스터의 드레인단과 접속되고,The gate terminal of the other NMOS transistor of the first NMOS transistor unit is connected to the output terminal of the inverter, the drain terminal of the second NMOS transistor unit is connected to the drain terminal of the NMOS transistor connected to the output terminal of the multiplexer,

제2 NMOS 트랜지스터부 중 다른 하나의 NMOS 트랜지스터의 게이트단은인버터의 출력단과 접속되고, 드레인단은 제1 NMOS 트랜지스터부 중 게이트단이 멀티플렉서의 출력단과 접속된 NMOS 트랜지스터의 드레인단과 접속된 것이 바람직하다.It is preferable that the gate terminal of the other NMOS transistor of the second NMOS transistor unit is connected to the output terminal of the inverter, and the drain terminal of the first NMOS transistor unit is connected to the drain terminal of the NMOS transistor connected to the output terminal of the multiplexer. .

스위칭부는,Switching unit,

M개의 단위전류경로교환부에서 출력되는 M개의 분배전류들의 공급을 제어하기 위한 M개의 단위스위칭부를 포함하고,M unit switching unit for controlling the supply of the M distribution currents output from the M unit current path exchange unit,

M개의 단위스위칭부 각각은,Each of the M unit switching units,

소오스단이 공통 접속된 2개의 NMOS 트랜지스터를 포함하고,The source stage includes two NMOS transistors commonly connected,

2개의 NMOS 트랜지스터 중 하나의 트랜지스터의 게이트단에 제1 비반전 신호가 입력되고, 다른 하나의 트랜지스터의 게이트단에 제1 반전 신호가 입력되는 것이 바람직하다.It is preferable that the first non-inverting signal is input to the gate terminal of one of the two NMOS transistors and the first inverting signal is input to the gate terminal of the other transistor.

전류출력부는,Current output unit,

제1 비반전 신호에 따른 분배전류들을 합하여 아날로그 신호를 출력하는 전류미러부, 및 제1 반전 신호에 따른 분배전류들의 소통경로를 제공하는 다이오드 연결된 트랜지스터를 포함하고,A current mirror unit configured to sum the distribution currents according to the first non-inverting signal and output an analog signal, and a diode-connected transistor providing a communication path of the distribution currents according to the first inversion signal;

전류출력부에 포함된 트랜지스터는 PMOS 트랜지스터인 것이 바람직하다.The transistor included in the current output unit is preferably a PMOS transistor.

본 발명에 따른 디지털 아날로그 변환기는, 기준전류공급원으로부터 공급되는 기준전류를 기준전류의

(n은 M이하의 양의 정수, M은 양의 정수)배의 크기를 갖는 복수의 분배전류들로 분배하는 전류분배부, 디지털 입력신호에 따라 전류분배부에서 분배되는 분배전류들의 경로를 교환하되, 제어신호에 따라 경로가 교환된 분배전류들의 경로를 재교환하는 경로교환부, 디지털 입력신호에 대한 제1 반전 신호 및 제1 비반전 신호에 따라 경로교환부에서 출력되는 분배전류들의 흐름을 제어하는 스위칭부, 및 제1 반전 신호에 따라 분배전류들을 합하여 아날로그 신호를 출력하는 전류출력부를 포함한다.In the digital analog converter according to the present invention, the reference current supplied from the reference current supply source is converted into a reference current.

(n is a positive integer less than or equal to M, M is a positive integer) a current distribution unit for distributing a plurality of distribution currents having a multiple of magnitude, and exchanges paths of distribution currents distributed at the current distribution unit according to a digital input signal. However, the path switching unit for re-changing the path of the distribution currents of which the path is exchanged according to the control signal, the flow of distribution currents output from the path switching unit according to the first inverted signal and the first non-inverted signal for the digital input signal. And a switching unit for controlling and a current output unit for outputting an analog signal by combining the distribution currents according to the first inversion signal.

전류분배부가 포화영역에서 동작하도록 바이어싱 전압을 공급하는 바이어스 부를 더 포함하는 것이 바람직하다.Preferably, the current divider further includes a bias unit for supplying a biasing voltage to operate in the saturation region.

전류 분배부는,Current distribution unit,

소오스단이 공통 접속되고, 채널 사이즈가 동일한 두 개의 PMOS 트랜지스터를 포함하고,The source stage includes two PMOS transistors connected in common and having the same channel size.

경로교환부는,The route exchange unit,

M개의 단위경로교환부를 포함하고,Including M unit path exchanges,

M개의 단위경로교환부 각각은,Each of the M unit path exchanges,

단위신호경로교환부는Unit signal path exchange unit

단위전류경로교환부는,The unit current path exchange unit

소오스단이 공통 접속된 2개의 PMOS 트랜지스터로 각각 이루어진 제1 PMOS 트랜지스터부 및 제2 PMOS 트랜지스터부를 포함하고,A source stage comprising a first PMOS transistor portion and a second PMOS transistor portion each consisting of two PMOS transistors commonly connected;

제1 PMOS 트랜지스터부 중 하나의 PMOS 트랜지스터의 게이트단과, 제2 PMOS 트랜지스터부 중 하나의 PMOS 트랜지스터의 게이트단은, 인버터의 출력단과 접속되고,The gate terminal of one PMOS transistor of the first PMOS transistor unit and the gate terminal of one of the PMOS transistors of the second PMOS transistor unit are connected to the output terminal of the inverter,

제1 PMOS 트랜지스터부 중 다른 하나의 PMOS 트랜지스터의 게이트단은XOR 게이트의 출력단과 접속되고, 드레인단은, 제2 PMOS 트랜지스터부 중 게이트단이 XOR 게이트의 출력단과 접속된 PMOS 트랜지스터의 드레인단과 접속되고,The gate terminal of the other PMOS transistor of the first PMOS transistor unit is connected to the output terminal of the XOR gate, and the drain terminal thereof is connected to the drain terminal of the PMOS transistor where the gate terminal of the second PMOS transistor units is connected to the output terminal of the XOR gate. ,

제2 PMOS 트랜지스터부 중 다른 하나의 PMOS 트랜지스터의 게이트단은, XOR 게이트의 출력단과 접속되고, 드레인단은, 제1 PMOS 트랜지스터부 중 게이트단이 인버터의 출력단과 접속된 PMOS 트랜지스터의 드레인단과 접속된 것이 바람직하다.The gate terminal of the other PMOS transistor of the second PMOS transistor unit is connected to the output terminal of the XOR gate, and the drain terminal of the first PMOS transistor unit is connected to the drain terminal of the PMOS transistor connected to the output terminal of the inverter. It is preferable.

전류 분배부는,Current distribution unit,

경로교환부는,The route exchange unit,

M개의 단위경로교환부를 포함하고,Including M unit path exchanges,

M개의 단위경로교환부 각각은,Each of the M unit path exchanges,

제어신호에 따라 제1 반전 신호 및 제1 비반전 신호의 경로를 교환하는 단위신호경로교환부 및A unit signal path exchanger for exchanging a path of the first inverted signal and the first non-inverted signal according to the control signal;

제1 반전 신호 및 제1 비반전 신호에 따라 분배전류의 경로를 교환하되, 제어신호에 따라 경로가 교환된 분배전류의 경로를 재교환하는 단위전류경로교환부를 포함하는 것이 바람직하다.It is preferable to include a unit current path exchanger for exchanging a path of the distribution current according to the first inverted signal and the first non-inverted signal, and re-exchanging the path of the distribution current in which the path is exchanged according to the control signal.

단위신호경로교환부는,The unit signal path exchange unit

제어신호에 따라 제1 반전 신호 또는 및 제1 비반전 신호 중 하나를 선택하여 출력하는 멀티플렉서, 및 입력단이 멀티플렉서의 출력단과 접속된 인버터를 포함하고,A multiplexer for selecting and outputting one of the first inverted signal and the first non-inverted signal according to the control signal, and an input terminal includes an inverter connected to an output terminal of the multiplexer,

단위전류경로교환부는,The unit current path exchange unit

제1 PMOS 트랜지스터부 중 다른 하나의 PMOS 트랜지스터의 게이트단은멀티플렉서의 출력단과 접속되고, 드레인단은, 제2 PMOS 트랜지스터부 중 게이트단이 멀티플렉서의 출력단과 접속된 PMOS 트랜지스터의 드레인단과 접속되고,The gate terminal of the other PMOS transistor of the first PMOS transistor unit is connected to the output terminal of the multiplexer, and the drain terminal thereof is connected to the drain terminal of the PMOS transistor where the gate terminal of the second PMOS transistor unit is connected to the output terminal of the multiplexer,

제2 PMOS 트랜지스터부 중 다른 하나의 PMOS 트랜지스터의 게이트단은, 멀티플렉서의 출력단과 접속되고, 드레인단은, 제1 PMOS 트랜지스터부 중 게이트단이 인버터의 출력단과 접속된 PMOS 트랜지스터의 드레인단과 접속된 것이 바람직하다.The gate terminal of the other PMOS transistor of the second PMOS transistor unit is connected to the output terminal of the multiplexer, and the drain terminal of the first PMOS transistor unit is connected to the drain terminal of the PMOS transistor connected to the output terminal of the inverter. desirable.

스위칭부는,Switching unit,

M개의 단위스위칭부 각각은,Each of the M unit switching units,

소오스단이 공통 접속된 2개의 PMOS 트랜지스터를 포함하고,The source stage includes two PMOS transistors commonly connected,

2개의 PMOS 트랜지스터 중 하나의 트랜지스터의 게이트단에 제1 반전 신호가 입력되고, 다른 하나의 트랜지스터의 게이트단에 제1 비반전 신호가 입력되는 것이 바람직하다.It is preferable that the first inverted signal is input to the gate terminal of one of the two PMOS transistors and the first non-inverted signal is input to the gate terminal of the other transistor.

전류출력부는,Current output unit,

제1 반전 신호에 따른 분배전류들을 합하여 아날로그 신호를 출력하는 전류미러부, 및 제1 비반전 신호에 따른 분배전류들의 소통경로를 제공하는 다이오드 연결된 트랜지스터를 포함하고,A current mirror unit configured to sum the distribution currents according to the first inversion signal and output an analog signal, and a diode-connected transistor providing a communication path of the distribution currents according to the first non-inverting signal,

전류출력부에 포함된 트랜지스터는 NMOS 트랜지스터인 것이 바람직하다.The transistor included in the current output unit is preferably an NMOS transistor.

이하에는, 첨부된 도면을 참조하여 본 발명의 바람직한 제1 실시예에 따른 디지털 아날로그 변환기에 대하여 상세히 설명한다.Hereinafter, a digital to analog converter according to a first embodiment of the present invention with reference to the accompanying drawings will be described in detail.

도 7은 본 발명의 제1 실시예에 따른 디지털 아날로그 변환기의 구성을 개략적으로 나타낸 도면이다. 도 8 및 도 9는 도 7에 도시된 디지털 아날로그 변환기의 회로 구성을 나타낸 도면이다.7 is a diagram schematically showing the configuration of a digital-to-analog converter according to a first embodiment of the present invention. 8 and 9 illustrate circuit configurations of the digital-to-analog converter shown in FIG. 7.

도 8 및 도 9를 참조하면, 본 발명의 제1 실시예에 따른 디지털 아날로그 변환기는 전류분배부(20), 인버터부(30), 경로교환부(40), 스위칭부(50), 전류출력부(60), 및 바이어스부(70)를 포함한다.8 and 9, the digital analog converter according to the first embodiment of the present invention, the current distribution unit 20, the inverter unit 30, the path switching unit 40, the switching unit 50, the current output The part 60 and the bias part 70 are included.

1) 전류분배부1) Current distribution

전류분배부(20)는 기준전류공급원(10)로부터 공급 받은 기준전류(Iref)를 분배한다. The current distribution unit 20 distributes the reference current Iref received from the reference current supply source 10.

기준전류공급원(10)는 1개의 전류원을 포함하는 전류 미러(Current mirror)로 이루어질 수 있다. 즉, 1개의 전류원(Iref) 및 다이오드 연결된 2개의 NMOS 트랜지스터(MN1, MN2)를 사용하여 기준전류공급원(10)를 구현함으로써, 디지털 아날로그 변환기 구현에 필요한 전류원을 1개 줄이고, 이에 따라 전류원을 제어하기 위한 디지털 회로가 단순화 될 수 있다. 전류 미러의 다른 예로, 캐스코드 미러(cascode mirror), 윌슨 전류 미러(Wilson current mirror), 레귤레이티드 캐스코드 미러(regulated cascode mirror), 하이-스윙 캐스코드 미러(high-swing cascode mirror) 등이 가능하다.The reference current source 10 may be a current mirror including one current source. That is, by implementing the reference current supply 10 using one current source Iref and two diode-connected NMOS transistors MN1 and MN2, one current source required to implement a digital-to-analog converter is reduced, thereby controlling the current source. The digital circuit can be simplified. Other examples of current mirrors include cascode mirrors, Wilson current mirrors, regulated cascode mirrors, and high-swing cascode mirrors. It is possible.

전류분배부(20)는 기준전류공급원(10)에서 공급되는 기준전류를 연속적으로 반분하여 기준전류의

(n은 M이하의 양의 정수, M은 양의 정수)배의 크기를 갖는 복수의 분배전류들로 분배한다. 전류분배부(20)는 M개의 단위전류분배부(20-1, 20-2, 20-3, 20-4)를 포함한다. 단위전류분배부들(20-1, 20-2, 20-3, 20-4)은 소오스단이 공통 접속되고, 채널 사이즈가 실질적으로 동일한 2개의 NMOS 트랜지스터를 포함한다.The current distributing unit 20 continuously divides the reference current supplied from the reference current supply source 10 into the reference current.

n is a positive integer less than or equal to M, and M is a positive integer. The current distribution unit 20 includes M unit current distribution units 20-1, 20-2, 20-3, and 20-4. The unit current distribution units 20-1, 20-2, 20-3, and 20-4 include two NMOS transistors having common source terminals and substantially the same channel size.

한편, M개의 단위전류분배부(20-1, 20-2, 20-3, 20-4) 중 L(L은 M-1보다 작거나 같은 양의 정수)번째 단위전류분배부(20-2, 20-3, 20-4)는, M개의 단위전류경로교환부(40-1, 40-2, 40-3, 40-4) 중 L+1번째 단위전류경로교환부(40-1, 40-2, 40-3)에서 출력되는 분배전류를 반분한다. 즉, 본 발명의 실시예에서는 M이 4이므로, L번째 단위전류분배부는 제2 단위전류분배부(20-2)부터 최하위 비트를 담당하는 제4 단위전류분배부(20-4)까지가 되며, L+1번째 단위전류경로교환부는 최상위 비트를 담당하는 제1 단위전류경로교환부(40-1)부터 제3 단위전류경로교환부(40-3)까지가 이에 해당된다. Meanwhile, L (L is a positive integer less than or equal to M-1) of the M unit current distribution units 20-1, 20-2, 20-3, and 20-4 unit 20-20. , 20-3, 20-4 are L + 1th unit current path exchange parts 40-1, among the M unit current path exchange parts 40-1, 40-2, 40-3, 40-4. Divide the distribution current output from 40-2 and 40-3). That is, in the embodiment of the present invention, since M is 4, the L-th unit current divider is from the second unit current divider 20-2 to the fourth unit current divider 20-4 that is responsible for the least significant bit. The L + 1th unit current path switching unit corresponds to the first unit current path switching unit 40-1, which is responsible for the most significant bit, to the third unit current path switching unit 40-3.

2) 인버터부2) Inverter

인버터부(30)는, 디지털 입력신호에 대한 반전 신호와 비반전 신호를 출력한다. 보다 구체적으로, 인버터부(30)는 디지털 입력신호의 각 비트를 반전시킨 제1 반전 신호(

)와 원래의 디지털 입력신호에 해당하는 제1 비반전 신호(

)를 각각 출력한다.The inverter unit 30 outputs an inverted signal and a non-inverted signal with respect to the digital input signal. More specifically, the inverter unit 30 may include a first inversion signal (inverting each bit of the digital input signal).

) And the first non-inverting signal corresponding to the original digital input signal (

) Respectively.

3) 경로교환부3) route exchange

경로교환부(40)는, 디지털 입력신호에 따라 전류분배부(20)에서 분배되는 분 배전류들의 경로를 교환하되, 제어신호(Inversion)에 따라 경로가 교환된 분배전류들의 경로를 재교환하는 역할을 한다 여기서, 재교환이란, 이전 동작이 교환 동작일 경우, 그 교환 동작을 원래의 경로대로 바뀌도록 교환함을 의미할 수 있으며, 이전 동작이 교환 동작이 아닌 동작이더라도 그 이전 동작과는 반대로 교환한다는 의미일 수 있다. 즉, 어떠한 두 경로를 통해 입력되는 각 신호의 데이터 값을 서로 교환한다는 의미이다. 디지털 입력신호는, 인버터부(30)로부터 출력되는 제1 반전 신호(

) 또는 제1 비반전 신호(

)를 의미할 수 있으며, 인버터부(30)를 통해 출력되는 신호가 아닌, 본래의 디지털 입력신호(

)를 의미할 수도 있다.The path exchanger 40 exchanges paths of the distribution currents distributed by the current distribution unit 20 according to the digital input signal, and re-exchanges the paths of the distribution currents in which the paths are exchanged according to the control signal (Inversion). Here, the re-exchange may mean that when the previous operation is an exchange operation, the exchange operation is replaced to change to the original path, and even if the previous operation is a non-exchange operation, the reverse operation is performed. It may mean to exchange. This means that the data values of each signal input through any two paths are exchanged with each other. The digital input signal is a first inverted signal (outputted from the inverter unit 30).

) Or the first non-inverting signal (

), Not the signal output through the inverter unit 30, but the original digital input signal (

It may mean).

경로교환부(40)는 M개의 단위경로교환부(40-1, 40-2, 40-3, 40-4)를 포함한다. 도 8b를 참조하면, 각각의 단위경로교환부(40-1, 40-2, 40-3, 40-4)는 단위신호경로교환부(XOR, 41n)와 단위전류경로교환부(40-n)를 포함한다.The route exchange unit 40 includes M unit route exchange units 40-1, 40-2, 40-3, and 40-4. Referring to FIG. 8B, each of the unit path exchange units 40-1, 40-2, 40-3, and 40-4 includes unit signal path exchange units XOR and 41n and unit current path exchange units 40-n. ).

단위신호경로교환부(XOR, 41n)는, 제어신호(Inversion)와, 제1 반전 신호(

) 또는 제1 비반전 신호(

)를 입력 받아 제1 반전 신호(

) 또는 제1 비반전 신호(

)에 대한 제2 반전 신호(control 2) 및 제2 비반전 신호(control 1)를 출력하되, 제어신호(Inversion)에 따라 제2 반전 신호(control 2) 및 제2 비반전 신호(control 1)의 경로를 교환하여 출력할 수 있다. 즉, 어떠한 두 경로에 입력되는 신호의 데이터 값을 서로 교환한다는 의미이다.The unit signal path switching unit (XOR, 41n) includes a control signal (Inversion) and a first inverted signal (

) Or the first non-inverting signal (

) Is the first inverted signal (

) Or the first non-inverting signal (

Output a second inverted signal (control 2) and a second non-inverted signal (control 1) with respect to the control signal (Inversion), the second inverted signal (control 2) and the second non-inverted signal (control 1) Can be output by exchanging the path of. In other words, it means that data values of signals input to any two paths are exchanged with each other.

단위신호경로교환부(XOR, 41n)는, 제어신호(Inversion)와, 제1 반전 신 호(

) 또는 제1 비반전 신호(

)를 입력 받는 XOR 게이트, 및 입력단이 XOR 게이트의 출력단과 접속된 인버터(41n)를 포함할 수 있다.The unit signal path switching unit (XOR, 41n) includes a control signal (Inversion) and a first inverted signal (

) Or the first non-inverting signal (

) May include an XOR gate and an input terminal 41n connected to an output terminal of the XOR gate.

단위전류경로교환부(40-n)는, 제2 반전 신호(control 2) 및 제2 반전 신호(control 1)에 따라 분배전류의 경로를 교환하되, 제어신호에 따라 경로가 교환된 제2 반전 신호(control 2) 및 제2 비반전 신호(control 1)에 따라 재교환 할 수 있다. 즉, 단위신호경로교환부(XOR, 41n)의 출력신호에 따라 분배전류들의 경로를 서로 바꾸는 역할을 한다.The unit current path switching unit 40-n exchanges the path of the distribution current according to the second inversion signal control 2 and the second inversion signal control 1, but the second inversion in which the path is exchanged according to the control signal. It may be exchanged again according to the signal control 2 and the second non-inverting signal control 1. In other words, the paths of the distribution currents are changed according to the output signals of the unit signal path exchanger (XOR, 41n).

단위전류경로교환부(40-n)는, 소오스단이 공통 접속된 2개의 NMOS 트랜지스터로 각각 이루어진 제1 NMOS 트랜지스터부 및 제2 NMOS 트랜지스터부를 포함한다. 예를 들어, 도 9에 도시된 제1 단위전류경로교환부(40-1)의 경우, 제1 NMOS 트랜지스터부는 MN11과 MN12로 이루어지고, 제2 NMOS 트랜지스터부는 트랜지스터 MN13과 MN14로 이루어 질 수 있다. 즉, 제1 NMOS 트랜지스터부와 제2 NMOS 트랜지스터부는 제2 내지 제4 단위전류경로교환부(40-2, 40-3, 40-4) 각각에도 구성될 수 있다. The unit current path switching section 40-n includes a first NMOS transistor section and a second NMOS transistor section each consisting of two NMOS transistors in which source ends are commonly connected. For example, in the case of the first unit current path exchange unit 40-1 shown in FIG. 9, the first NMOS transistor unit may be formed of MN11 and MN12, and the second NMOS transistor unit may be formed of transistors MN13 and MN14. . That is, the first NMOS transistor unit and the second NMOS transistor unit may be configured in each of the second to fourth unit current path exchange units 40-2, 40-3, and 40-4.

이하에는, 설명의 편의를 위해 제1 NMOS 트랜지스터부와 제2 NMOS 트랜지스터부에 대한 설명은, 제1 단위전류경로교환부(40-1)의 제1 NMOS 트랜지스터부(MN11, MN12)와 제2 NMOS 트랜지스터부(MN13, MN14)의 도면 부호를 대표로 하여 설명한다.Hereinafter, for convenience of description, descriptions of the first NMOS transistor unit and the second NMOS transistor unit are provided in the first NMOS transistor units MN11 and MN12 and the second unit of the first unit current path exchange unit 40-1. The reference numerals of the NMOS transistor units MN13 and MN14 will be described as representative.

제1 NMOS 트랜지스터부(MN11, MN12) 중 하나의 NMOS 트랜지스터(MN12)의 게이트단과, 제2 NMOS 트랜지스터부(MN13, MN14) 중 하나의 NMOS 트랜지스터(MN13)의 게이트단은 XOR 게이트의 출력단과 접속된다.A gate terminal of one of the NMOS transistors MN12 of the first NMOS transistor units MN11 and MN12 and a gate terminal of one of the NMOS transistors MN13 of the second NMOS transistor units MN13 and MN14 are connected to an output terminal of the XOR gate. do.

또한, 제1 NMOS 트랜지스터부(MN11, MN12) 중 다른 하나의NMOS 트랜지스터(MN11)의 게이트단은 인버터(41₁)의 출력단과 접속되고, 드레인단은 제2 NMOS 트랜지스터부(MN13, MN14) 중 게이트단이 XOR 게이트의 출력단과 접속된 NMOS 트랜지스터(MN13)의 드레인단과 접속된다.The gate terminal of the other NMOS transistor MN11 of the first NMOS transistor units MN11 and MN12 is connected to the output terminal of the inverter 4 _{1 1} , and the drain terminal of the second NMOS transistor units MN13 and MN14 is provided. The gate terminal is connected to the drain terminal of the NMOS transistor MN13 connected to the output terminal of the XOR gate.

또한, 제2 NMOS 트랜지스터부(MN13, MN14) 중 다른 하나의NMOS 트랜지스터(MN14)의 게이트단은, 인버터(41₁)의 출력단과 접속되고, 드레인단은 제1 NMOS 트랜지스터부(MN11, MN12) 중 게이트단이 XOR 게이트의 출력단과 접속된 NMOS 트랜지스터(MN11)의 드레인단과 접속된다.The gate terminal of the other NMOS transistor MN14 of the second NMOS transistor units MN13 and MN14 is connected to the output terminal of the inverter 4 _{1 1} , and the drain terminal thereof is the first NMOS transistor unit MN11 and MN12. The middle gate is connected to the drain terminal of the NMOS transistor MN11 connected to the output terminal of the XOR gate.

도8b 및 도 8c에 도시된 경로교환부의 동작을 설명하면 다음과 같다. 경로교환부의 입력신호는, 제어신호(Inversion)와 제1 반전 신호(

), 또는 제어신호(Inversion)와 제1 비반전 신호(

)가 가능하며, 도8b 및 도 8c의 경우, 입력신호로서 제1 비반전 신호(

)가 입력되는 경우를 도시하였다. 또한, 경로교환부는, 입력신호인 제1 비반전 신호(

) 혹은 제1 반전 신호(

)에 각각 대하여 비반전된 신호와 반전된 신호가 출력되며, 이들을 각각 제2 비반전 및 제2 반전 신호로 정의하였다. 또한, 제2 비반전 신호는 'control 1', 제2 반전 신호는 'control 2'로 도시하였다.Referring to the operation of the route exchange unit shown in Figure 8b and 8c as follows. The input signal of the path switching unit includes a control signal (Inversion) and a first inverted signal (

) Or the control signal (Inversion) and the first non-inverting signal (

8b and 8c, the first non-inverting signal (

) Is input. The path switching unit may further include a first non-inverting signal (i.e., an input signal).

) Or the first inverted signal (

The non-inverted signal and the inverted signal are respectively outputted for), and these are defined as second non-inverted and second inverted signals, respectively. In addition, the second non-inverted signal is shown as 'control 1', the second inverted signal is shown as 'control 2'.

도 8b 및 도 8c를 참조하면, 먼저, 제어신호(Inversion)가 0일 경우, XOR 게 이트를 통해 출력되는 제2 비반전 신호(control 1)는 인버터부(30)로부터 출력되는 제1 비반전 신호(

)의 값을 따르게 된다. 즉, 제어신호(Inversion)가 0으로 고정되어 있을 경우, 제1 비반전 신호(

)의 데이터 값과 동일한 값을 갖는 제2 비반전 신호(control 1)는, MNn+1과 MNn+2의 게이트에 입력된다. 이때, 제1 비반전 신호(

)의 데이터 값이 1일 경우, 제2 비반전 신호(control 1)의 데이터 값은 1이 되므로, 분배전류의 경로를 교환하게 된다. 또한, 제2 비반전 신호(control 1)는 인버터(41n)를 통해 제2 반전 신호(control 2)로 출력되어, MNn과 MNn+3의 게이트로 입력된다. 이때, 제1 비반전 신호(

)의 데이터 값이 1일 경우, 제2 반전 신호(control 2)의 데이터 값은 0이 되므로, MNn과 MNn+3을 비활성화 시키게 된다.8B and 8C, first, when the control signal (Inversion) is 0, the second non-inverting signal (control 1) output through the XOR gate is the first non-inverting output from the inverter unit 30. signal(

) Will be followed. That is, when the control signal (Inversion) is fixed to 0, the first non-inverting signal (

The second non-inverting signal control 1 having the same value as the data value of) is input to the gates of MNn + 1 and MNn + 2. At this time, the first non-inverting signal (

When the data value of) is 1, the data value of the second non-inverting signal control 1 becomes 1, so that the path of the distribution current is exchanged. In addition, the second non-inverting signal control 1 is output as the second inverting signal control 2 through the inverter 41n and input to the gates of MNn and MNn + 3. At this time, the first non-inverting signal (

If the data value of) is 1, the data value of the second inversion signal control 2 becomes 0, thereby deactivating MNn and MNn + 3.

다음, 제어신호(Inversion)만 0에서 1로 바뀌었다고 가정하면, XOR 게이트를 통해 출력되는 신호는, 제1 비반전 신호(

)를 반전시킨 신호의 값에 따르게 된다. 즉, 제어신호(Inversion)가 1로 고정되어 있을 경우, XOR 게이트를 통해 출력되는 신호는 제2 반전 신호(control 2)되며, 이 신호는 MNn+1과 MNn+2의 게이트로 입력된다. 이러한 경우, MNn+1과 MNn+2의 게이트로 입력되는 신호의 데이터 값은, 제어신호(Inversion)가 0일 때와 반대로 0이 되므로, MNn+1과 MNn+2는 비활성화 된다. 동시에, 제2 반전 신호(control 2)는 인버터(41n)를 통해 제2 비반전 신호(control 1)로 출력되며, 이 신호는 MNn과 MNn+3의 게이트로 입력된다. 이에 따라 MNn과 MNn+3가 활성화되어, 분배전류는 그 경로가 교환되지 않고, 그대로 단위전류경로교 환부(40-n)을 통해 그대로 출력될 수 있게 된다. Next, assuming that only the control signal (Inversion) is changed from 0 to 1, the signal output through the XOR gate, the first non-inverting signal (

) Is inverted according to the value of the signal. That is, when the control signal (Inversion) is fixed to 1, the signal output through the XOR gate is a second inversion signal (control 2), this signal is input to the gates of MNn + 1 and MNn + 2. In this case, since the data values of the signals input to the gates of MNn + 1 and MNn + 2 become 0 as opposed to when the control signal Inversion is 0, MNn + 1 and MNn + 2 are inactivated. At the same time, the second inversion signal control 2 is output as the second non-inversion signal control 1 through the inverter 41n, which is input to the gates of MNn and MNn + 3. Accordingly, MNn and MNn + 3 are activated, and the distribution current can be output as it is through the unit current path switching unit 40-n without changing its path.

따라서, 도 8b에 도시된 단위경로교환부는 제1 비반전 신호(

)(또는 제1 반전 신호(

))의 디지털 입력신호에 따라 분배전류의 경로를 교환할 수 있으며, 제어신호(Inversion)에 따라 이전 동작과 반대의 교환 동작이 이루어 질 수 있도록 할 수 있다.Accordingly, the unit path exchange unit illustrated in FIG. 8B may include the first non-inverting signal (

) (Or the first inverted signal (

The path of the distribution current can be exchanged according to the digital input signal of)), and the reverse operation of the previous operation can be performed according to the control signal (Inversion).

결국, 단위전류경로교환부(40-n)는 제1 반전 신호(

)와 제1 비반전 신호(

)에 따라 분배전류의 경로를 교환하는 역할을 하며, 단위신호경로교환부(XOR, 41n)는, 단위전류경로교환부(40-n)의 교환 동작이 바뀌어 지도록 제1 반전 신호(

)와 제 비반전 신호(

)의 경로를 교환하는 역할을 하게 되는 것이다. As a result, the unit current path switching unit 40-n generates a first inversion signal (

) And the first non-inverting signal (

The unit signal path switching unit (XOR, 41n) is the first inverted signal (A) to change the exchange operation of the unit current path switching unit (40-n).

) And the non-inverting signal (

) Will be used to exchange paths.

이상, 제어신호(Inversion)와 제1 비반전 신호(

)를 입력으로 하는 단위신호경로교환부(XOR, 41n)의 구성 및 동작에 관하여 설명하였으나, 이에 한정되는 것이 아니라, 제1 반전 신호(

)를 입력 받아 상기와 같은 동작이 이루어질 수도 있다.The control signal (Inversion) and the first non-inverting signal (

The configuration and operation of the unit signal path exchanger (XOR, 41n) with the input as) have been described, but are not limited thereto.

) May be input as described above.

도 8d는 단위신호경로교환부의 또 다른 구조를 나타낸 도면이다.8D illustrates another structure of the unit signal path exchange unit.

도 8d에 도시된 단위신호경로교환부는 도 8b에 도시된 XOR 게이트 구성 대신, 제어신호(Inversion)에 따라 제1 반전 신호(

) 및 제1 비반전 신호(

) 중 하나를 선택하여 출력하는 멀티플렉서(MUX)로 구성되어 있다. 예를 들어, 제어신 호(Inversion)가 0일 경우, 멀티플렉서(MUX)는 제1 비반전 신호(

)가 선택 되도록 하여, 단위전류경로교환부에서 분배전류의 경로가 교환되도록 할 수 있으며, 제어신호(Inversion)가 1일 경우, 제1 반전 신호(

)가 선택되도록 하여, 이전 동작과 반대 동작을 할 수 있도록 한다. 보다 구체적인 동작 방식은 도 8d 및 도 8c를 통하여 상술한 내용과 유사하다.Instead of the XOR gate configuration shown in FIG. 8B, the unit signal path exchanger illustrated in FIG. 8D may use the first inverted signal according to the control signal Inversion.

) And the first non-inverting signal (

It consists of a multiplexer (MUX) that selects and outputs one of). For example, when the control signal (Inversion) is 0, the multiplexer (MUX) is the first non-inverting signal (

) So that the distribution current path is exchanged in the unit current path exchange unit. When the control signal (Inversion) is 1, the first inversion signal (

) So that it can be reversed from the previous one. A more specific operation method is similar to the above description with reference to FIGS. 8D and 8C.

신호경로교환부(80)는 경로교환부와는 도 9에 도시된 바와 같이, 별도로 구성될 수 있다. 이러한 경우, 신호경로교환부(80)는, 인버터부(30)와 전류경로교환부(40) 사이에 설치되어, 제어신호(Inversion)에 따라 인버터부(30)에서 출력되는 제1 반전 신호(

) 및 제1 비반전 신호(

)의 경로를 서로 바꾸는 역할을 한다. 이러한, 신호경로교환부(80)는 M개의 단위신호경로교환부(80-1, 80-2, 80-3, 80-4)를 포함 할 수 있다. The signal path exchanger 80 may be configured separately from the path exchanger as shown in FIG. 9. In this case, the signal path exchange unit 80 is provided between the inverter unit 30 and the current path exchange unit 40, and the first inverted signal (outputted from the inverter unit 30 according to the control signal Inversion (

) And the first non-inverting signal (

) To reverse the path of each other. The signal path exchange unit 80 may include M unit signal path exchange units 80-1, 80-2, 80-3, and 80-4.

도 10은 단위신호경로교환부의 회로구성에 대한 일례를 나타낸 도면이다.10 is a diagram illustrating an example of a circuit configuration of a unit signal path switching unit.

도 10에 도시된 바와 같이, 단위신호경로교환부는 4개의 NMOS 트랜지스터(MN50, MN51, MN52, MN53)와 4개의 PMOS 트랜지스터(MP54, MP55, MP56, MP57)로 구성될 수 있다. 단위신호경로교환부는 제1 반전 신호(

) 및 제1 비반전 신호(

)를 제어신호(Inversion)가 '1'일 때 교차시켜 단위전류경로교환부가 각각, 이전 동작과 반대의 동작을 할 수 있도록 구성되어 있다. 또한, 단위신호경로교환부는 전술한 단위전류경로교환부와 같이 4개의 NMOS 트랜지스터로 구성되어, 제어 신호에 따라 입력되는 제1 반전 신호(

) 및 제1 비반전 신호(

)의 경로가 교차되도록 할 수 있다. As illustrated in FIG. 10, the unit signal path switching unit may be configured of four NMOS transistors MN50, MN51, MN52, and MN53 and four PMOS transistors MP54, MP55, MP56, and MP57. The unit signal path exchanger may include a first inverted signal (

) And the first non-inverting signal (

) Is intersected when the control signal (Inversion) is '1' so that the unit current path switching unit can perform the opposite operation to the previous operation. In addition, the unit signal path switching unit is composed of four NMOS transistors like the unit current path switching unit described above.

) And the first non-inverting signal (

) Can be intersected.

4) 스위칭부4) Switching part

스위칭부(50)는 인버터부(30)에서 출력되는 제1 반전 신호(

) 및 제1 비반전 신호(

)에 따라 전류경로교환부(40)에서 출력되는 분배전류들의 흐름을 제어하는 역할을 한다.The switching unit 50 is a first inverted signal (outputted from the inverter unit 30)

) And the first non-inverting signal (

) Serves to control the flow of distribution currents output from the current path exchanger 40.

또한, 스위칭부(50)는 4개의 단위전류경로교환부(40-1, 40-2, 40-3, 40-4)에서 출력되는 분배전류들의 공급을 제어하기 위한 4개의 단위스위칭부(50-1, 50-2, 50-3, 50-4)를 포함할 수 있다.In addition, the switching unit 50 includes four unit switching units 50 for controlling the supply of the distribution currents output from the four unit current path exchange units 40-1, 40-2, 40-3, and 40-4. -1, 50-2, 50-3, 50-4).

단위스위칭부(50-1, 50-2, 50-3, 50-4)는 소오스단이 공통 접속된 2개의 NMOS 트랜지스터를 포함할 수 있다. 제1 단위스위칭부(50-1)의 경우, 2개의 NMOS 트랜지스터(MN27, MN28) 중 하나의 트랜지스터(MN27)의 게이트단에 제1 비반전 신호(

)가 입력되고, 다른 하나의 트랜지스터(MN28)의 게이트단에 제1 반전 신호(

)가 입력될 수 있다.The unit switching units 50-1, 50-2, 50-3, and 50-4 may include two NMOS transistors in which source terminals are commonly connected. In the case of the first unit switching unit 50-1, a first non-inverting signal () is applied to a gate terminal of one of the two NMOS transistors MN27 and MN28.

) Is input, and the first inverted signal () to the gate terminal of the other transistor MN28.

) May be input.

5) 임피던스버퍼부5) Impedance buffer part

임피던스버퍼부(90)는 전류경로교환부(40)와 스위칭부(50) 사이에 설치되어, 스위칭부(50)의 스위칭 동작에 따른 전류 변동을 최소화시킨다.The impedance buffer unit 90 is installed between the current path exchange unit 40 and the switching unit 50 to minimize the current variation due to the switching operation of the switching unit 50.

임피던스버퍼부(90)는 4개의 단위임피던스버퍼부(90)를 포함 할 수 있다.The impedance buffer unit 90 may include four unit impedance buffer units 90.

6) 바이어스부6) bias part

바이어스부(70)는 전류분배부(20)와 임피던스버퍼부(90)에 포함된 NMOS 트랜지스터들(MN3 내지 MN10)을 포화영역에서 동작하도록 하는 바이어싱 전압을 공급한다.The bias unit 70 supplies a biasing voltage for operating the NMOS transistors MN3 to MN10 included in the current distribution unit 20 and the impedance buffer unit 90 in the saturation region.

7) 전류출력부7) Current output part

전류출력부(60)는 제1 비반전 신호(

)에 따른 분배전류들을 합하여 아날로그 신호(Iout)를 출력한다.The current output unit 60 includes a first non-inverting signal (

) And outputs the analog signal Iout by summing the distribution currents.

전류출력부(60)는 제1 비반전 신호(

)에 따른 분배전류들을 합하여 아날로그 신호(Iout)를 출력하는 전류미러부(MP37, MP38)와, 제1 반전 신호(

)에 따른 분배전류들의 소통경로를 제공하는 다이오드 연결된 트랜지스터(MP39)를 포함한다. 전류출력부(60)에 포함된 트랜지스터는 PMOS 트랜지스터인 것이 바람직하다.The current output unit 60 includes a first non-inverting signal (

Current mirror units MP37 and MP38 outputting analog signals Iout by adding the distribution currents according to

A diode connected transistor (MP39) that provides a communication path for distribution currents. The transistor included in the current output unit 60 is preferably a PMOS transistor.

이하에는, 도 11 내지 도 14를 참조하여 본 발명의 실시예에 따른 디지털 아날로그 변환기의 동작에 대하여 상세히 설명한다. Hereinafter, the operation of the digital-to-analog converter according to the embodiment of the present invention will be described in detail with reference to FIGS. 11 to 14.

1) 정방향 동작(Forward Operation)1) Forward Operation

도11은 도 5를 통해 나타낸 본 발명의 변환기의 정방향 동작을 나타낸 도면이다.11 is a view showing a forward operation of the transducer of the present invention shown in FIG.

본 발명의 실시예에서 정방향 동작이란, 디지털 입력신호에 해당하는 제1 비반전 신호(

)가 '0'일 경우 전류분배부(20)에서 나누어진 분배전류의 경로를 그대 로 유지하고, '1'일 경우 분배전류의 경로를 서로 교차시키는 동작을 의미할 수 있다. 여기서, 정방향 동작에 대한 정의는, 이에 한정되는 것이 아니라, 제1 반전 신호(

)가 '0'일 경우, 전류분배부(20)의 동작에 대하여 정의할 수도 있으며, 단, 이해의 편의를 위해 예시적으로 설명한 것이다. 이와 같은 정방향 동작을 수식으로 나타내면 다음과 같다.In an embodiment of the present invention, the forward operation may include a first non-inverting signal corresponding to a digital input signal (

When 0 is '0', it may mean an operation of maintaining the path of the divided current divided by the current distribution unit 20, and when the value is '1', the paths of the distribution current cross each other. Here, the definition of the forward operation is not limited thereto, but the first inverted signal (

When 0 is '0', the operation of the current distribution unit 20 may be defined. However, the description will be exemplarily described for convenience of understanding. Such forward motion is expressed by the following equation.

디지털 아날로그 변환기는 디지털 코드를 아날로그 신호 또는 전류로 변환하는 과정에서 반드시 에러가 발생하게 된다. 즉, 이상적인 아날로그 값과 실제 변환 값 간에 차이가 발생하게 된다. 이 차이를 INL 오류라고 한다. 이러한 전류 오차를 도 11 및 도 12에 도시된 바와 같이 e_n(n=0,1,2,3)으로 정의한다. 여기서, n은 각 단위전류분배부(20-1, 20-2, 20-3, 20-4)의 넘버를 의미한다. 예를 들면, '1'이라는 전류가 제1 단위전류분배부(20-1)에서 정확히 '0.5:0.5'로 나누어져야 하지만, '0.5(+e3) : 0.5(-e3)'으로 나누어진다면, 제1 단위전류분배부(20-1)에서 나누어진 두 전류는 각각 '+e3'와 '-e3' 의 전류 오차를 갖게 된다.The digital-to-analog converter necessarily generates an error while converting a digital code into an analog signal or current. That is, a difference occurs between the ideal analog value and the actual conversion value. This difference is called an INL error. This current error is defined as e _n (n = 0,1,2,3) as shown in FIGS. 11 and 12. Here, n denotes the number of each unit current divider 20-1, 20-2, 20-3, 20-4. For example, if the current '1' is to be divided into exactly '0.5: 0.5' in the first unit current divider 20-1, but is divided into '0.5 (+ e3): 0.5 (-e3)', Two currents divided by the first unit current divider 20-1 have current errors of '+ e3' and '-e3', respectively.

전류경로교환부에서는 이러한 전류 오차를 갖는 분배전류의 경로를 제1 비반전 신호(

)가 '1'일 경우에 교차시키는 역할을 한다. 편의상 모든 단위전류경로교환부는 모두 정방향 동작을 한다고 가정한다. In the current path exchanger, the first non-inverting signal (

If) is '1', it plays a role of crossing. For convenience, all unit current path exchangers assume forward operation.

이러한 가정 하에 '1100'의 디지털 입력신호(b₃b₂b₁b₀)가 입력될 경우의 동작은 다음과 같다. 또한, en은 양 또는 음의 부호를 포함한 랜덤 변수이므로, 본 발명의 실시예에서는, 편의상 디바이더의 왼쪽에서 생기는 전류 오차를 '+en', 오른쪽에서 생기는 전류 오차를 '-en'으로 정하여 하여 설명한다.Under this assumption, an operation when the digital input signal b ₃ b ₂ b ₁ b ₀ of '1100' is input is as follows. In addition, since en is a random variable including a positive or negative sign, in the embodiment of the present invention, for convenience, the current error occurring at the left side of the divider is described as '+ en' and the current error occurring at the right side is '-en'. do.

먼저, 제1 비반전 신호 b₃의 값이 '1'이므로 제1 단위전류경로교환부(40-1)에 의해 제1 단위전류분배부(20-1)에서 발생한 전류 오차 '+e3'과 '-e3'은 서로 교차된다. 여기서, 전류 오차'+e3'를 갖는 분배전류는 제2 단위전류분배부(20-2)를 거치면서 다시 반분되고, 제2 단위전류분배부(20-2)에서 발생되는 전류 오차 'e2'와 합해져서 '

'와 '

'의 전류 오차를 갖는 분배전류가 출력된다. 한편, '-e3'의 전류 오차 값을 갖는 분배전류는 제1 단위스위칭부(50-1)를 통해 출력된다.First, since the value of the first non-inverting signal b ₃ is '1', the current error '+ e3' generated by the first unit current distribution unit 20-1 by the first unit current path switching unit 40-1 and '-e3' intersect with each other. Here, the distribution current having the current error '+ e3' is again divided by passing through the second unit current distribution unit 20-2, and the current error 'e2' generated by the second unit current distribution unit 20-2. Combined with '

'Wow '

A distribution current with a current error of 'is output. On the other hand, the distribution current having a current error value of '-e3' is output through the first unit switching unit 50-1.

다음, b₂의 값이 '1'이므 제2 단위전류경로교환부(40-2)는 '

'와 '

'의 전류 오차를 갖는 두 분배전류의 경로를 교차시키게 된다. 이에 따라, '

'의 전류 오차 값을 갖는 분배전류가 제2 단위스위칭부(50-2)를 통해 출력된다.Next, since the value of b ₂ is' 1 ', the second unit current path exchange unit 40-2 is'

'Wow '

It crosses the paths of two distribution currents with current error of '. Accordingly, '

A distribution current having a current error value of 'is output through the second unit switching unit 50-2.

다음, b₁과 b₀의 값이 '0'이므로 전술한 방식과 같이 분배전류의 경로가 교 차되더라도 제3 및 제4 단위스위칭부(50-3, 50-4)의 제어에 의해 출력되지 않는다. Next, since the values of b ₁ and b ₀ are '0', even if the distribution current paths are crossed as described above, they are not output by the control of the third and fourth unit switching units 50-3 and 50-4. Do not.

따라서, 디지털 입력신호 '1100'에 대하여 출력되는 분배전류의 전류 오차 '-e3'과 '

'는 전류출력부(60)에 의해 합해져서 최종적으로 '

'의 전류 오차 값을 갖는 아날로그 신호(Iout)로 출력된다.Therefore, the current errors' -e3 'and' of the distribution current outputted to the digital input signal '1100'

'Is summed by the current output unit 60 and finally'

It is output as an analog signal Iout having a current error value of '.

이와 같은 방식으로, 각각의 단위전류경로교환부는 제1 비반전 신호(b_n)에 따라 각 단위전류분배부에서 분배되는 분배전류의 경로를 교차시켜준다. 이러한 동작에 의해 변환기는 각 비트 별 전류 오차, INL_n의 부호를 하나로 통일 시켜 줄 수가 있게 된다.In this manner, each unit current path switching unit crosses the path of the distribution current distributed in each unit current distribution unit according to the first non-inverting signal b _n . This operation allows the converter to unify the sign of the current error for each bit, INL _n into one.

도 12는 도 11에 도시된 4bit 디지털 아날로그 변환기에서 각 비트 별 INL(Integral Non-Linearity) 오류를 정리한 표이다.FIG. 12 is a table summarizing INL (Integral Non-Linearity) errors for each bit in the 4-bit digital-to-analog converter shown in FIG. 11.

도 12를 참조하면, 본 발명에 따른 INL 오류의 부호들이 각 컬럼 별로 통일되었음을 알 수 있다. 이에 따라, 인접 INL 오류 간의 차이인 DNL 열화(DNL degradation)가 사라지게 된다. Referring to FIG. 12, it can be seen that the codes of the INL error according to the present invention are unified for each column. As a result, DNL degradation, which is a difference between adjacent INL errors, disappears.

2) 역방향 동작(Reverse Operation)2) Reverse Operation

도13은 도 5를 통해 나타낸 본 발명의 변환기의 역방향 동작을 나타낸 도면이다.FIG. 13 is a diagram illustrating reverse operation of the converter of the present invention shown in FIG.

본 발명의 실시예에서 역방향 동작이란, 디지털 입력신호에 해당하는 제1 비반전 신호(

)가 '1'일 경우 전류분배부(20)에서 나누어진 분배전류의 경로를 그대로 유지하고, '0'일 경우 분배전류의 경로를 서로 교차시키는 동작을 의미한다. In the embodiment of the present invention, the reverse operation means a first non-inverting signal corresponding to a digital input signal (

In the case of '1', the path of the distribution current divided by the current distribution unit 20 is maintained as it is.

여기서, 역방향 동작에 대한 정의는, 이에 한정되는 것이 아니라, 상술한 정방향 동작에 대한 반대의 동작에 대하여 정의를 한 것이며, 제1 반전 신호(

)가 '1'일 경우, 전류분배부(20)의 동작에 대하여 정의할 수도 있다. 이러한 역방향 동작을 수식으로 나타내면 다음과 같다.Here, the definition of the reverse operation is not limited to this, but the opposite operation to the above-described forward operation is defined, and the first inversion signal (

When 1) is '1', the operation of the current distribution unit 20 may be defined. This backward operation is expressed by the following equation.

역방향 동작은, 신호경로교환부에 의해 인버터부(30)에서 출력된 제1 반전 신호(

)와 제1 비반전 신호(

)의 경로가, 결국, 전류경로교환부(40-n)에 서로 교차되어 입력됨으로써, 전류경로교환부(40-n)의 교환 동작이 이전과 반대로 동작함을 의미한다. 역방향 동작의 원리는 정방향 동작의 원리와 동일하다. 편의상 모든 단위전류경로교환부는 역방향 동작을 한다고 가정한다. 이러한, 역방향 동작의 수행 결과, INL 오류의 부호는 도 14에 도시된 바와 같이 도 12와 부호만 반대인 것을 알 수 있다. 이와 같이, 역방향 동작 또한, 정방향 동작과 마찬가지로 인접 INL 오류 간의 차이를 줄여줌으로써, DNL 열화를 막을 수 있다.In the reverse operation, the first inversion signal outputted from the inverter unit 30 by the signal path exchange unit (

) And the first non-inverting signal (

In the end, the path of) is input to the current path exchanger 40-n by crossing each other, which means that the operation of replacing the current path exchanger 40-n is operated in the opposite way as before. The principle of reverse operation is the same as that of forward operation. For convenience, all unit current path switching units assume reverse operation. As a result of performing the reverse operation, it can be seen that the sign of the INL error is opposite to that of FIG. 12 as shown in FIG. 14. As described above, the reverse operation also prevents DNL degradation by reducing the difference between adjacent INL errors as in the forward operation.

INL은 도 12에서와 같이 반드시 음의 부호로 통일 되는 것만은 아니며, 도 14에서와 같이 반드시 양의 부호로 통일 되는 것만은 아니다. 이해의 편의를 위해, 단위전류경로교환부는 도 12에서와 같이 모두 정방향 동작하고, 도 14에서와 같이 모두 역방향 동작을 하는 가정에 의한 결과에 지나지 않는다. 따라서, 단위전류경로교환부는, 각각 정방향 동작이나 역방향 동작을 하여 각 컬럼별 부호만을 통일시켜 DNL을 줄일 수 있도록 동작하는 것이 본 발명의 핵심이다. 따라서 본 발명에 따른 전류경로교환부는 단위전류경로교환부마다 독립적으로 정방향 동작 또는 역방향 동작을 수행하도록 설정할 수 있다. 예를 들면, 4개의 단위전류경로부에서 제1 및 제3 단위전류경로부(40-1, 40-3)가 정방향 동작을 수행하면서, 제2 및 제4 단위전류경로부(40-2, 40-4)가 역방향 동작을 수행하여도 무방하다. The INL is not necessarily unified with a negative sign as shown in FIG. 12, and is not necessarily unified with a positive sign as shown in FIG. 14. For the convenience of understanding, the unit current path switching unit is only a result of the assumption that all the forward operation as shown in FIG. 12, and all the reverse operation as shown in FIG. Therefore, the core of the present invention is to operate the unit current path switching unit so as to reduce the DNL by unifying only the codes for each column by performing the forward operation or the reverse operation, respectively. Therefore, the current path switching unit according to the present invention can be set to perform the forward operation or the reverse operation independently for each unit current path switching unit. For example, while the first and third unit current path units 40-1 and 40-3 perform forward operations in the four unit current path units, the second and fourth unit current path units 40-2, 40-4) may perform the reverse operation.

이하에는, 첨부된 도면을 참조하여 본 발명의 바람직한 제2 실시예에 따른 디지털 아날로그 변환기에 대하여 상세히 설명한다.Hereinafter, a digital to analog converter according to a second preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도15는 본 발명의 제2 실시예에 따른 디지털 아날로그 변환기의 구성을 개략적으로 나타낸 도면이다. 도 16 및 17은 도 15에 도시된 디지털 아날로그 변환기의 회로 구성을 나타낸 도면이다.15 is a diagram schematically showing the configuration of a digital-to-analog converter according to a second embodiment of the present invention. 16 and 17 are diagrams showing the circuit configuration of the digital-to-analog converter shown in FIG.

도16 및 도 17을 참조하면, 본 발명의 제2 실시예에 따른 디지털 아날로그 변환기는, 기준전류공급원(10)으로부터 공급되는 기준전류(Iref)를 기준전류(Iref)의

(n은 M이하의 양의 정수, M은 양의 정수)배의 크기를 갖는 복수의 분배전류들로 분배하는 전류분배부(20), 디지털 입력신호에 따라 전류분배부(20)에서 분배 되는 분배전류들의 경로를 교환하되, 제어신호(Inversion)에 따라 경로가 교환된 분배전류들의 경로를 재교환하는 경로교환부(40), 디지털 입력신호에 대한 제1 반전 신호(

) 및 제1 비반전 신호(

)에 따라 경로교환부(40)에서 출력되는 분배전류들의 흐름을 제어하는 스위칭부(50), 및 제1 반전 신호(

)에 따라 분배전류들을 합하여 아날로그 신호를 출력하는 전류출력부(60)를 포함한다.16 and 17, in the digital analog converter according to the second embodiment of the present invention, the reference current Iref supplied from the reference current supply source 10 is converted into a reference current Iref.

(n is a positive integer less than or equal to M, M is a positive integer) The current distribution unit 20 for distributing a plurality of distribution currents having a magnitude of the multiple, distributed in the current distribution unit 20 according to the digital input signal A path exchanger 40 for exchanging a path of the distribution currents and re-changing the path of the distribution currents whose paths are exchanged according to a control signal (Inversion), and a first inversion signal for the digital input signal (

) And the first non-inverting signal (

The switching unit 50 for controlling the flow of the distribution currents output from the path switching unit 40, and the first inverted signal (

And a current output unit 60 outputting an analog signal by adding the distribution currents.

또한, 디지털 입력신호의 각 비트를 반전시킨 제1 반전 신호(

)와 원래의 디지털 입력신호에 해당하는 제1 비반전 신호(

)를 각각 출력하는 인버터부(30)를 포함할 수 있다.Further, the first inversion signal (inverted each bit of the digital input signal)

It may include an inverter unit 30 for outputting each.

또한, 전류분배부(20)가 포화영역에서 동작할 수 있도록 바이어싱 전압을 공급하는 바이어스부를 포함할 수 있다.In addition, the current distribution unit 20 may include a bias unit for supplying a biasing voltage to operate in the saturation region.

본 발명의 제2 실시예에 따른 디지털 아날로그 변환기는 본 발명의 제1 실시예에 따른 디지털 아날로그 변환기의 구성과 비교하여 전류분배부(20), 인버터부(30), 경로교환부(40) 및 스위칭부(50)가 PMOS 트랜지스터로 구성된 점이 차이점이며, 제1 실시예에 다른 디지털 아날로그 변환기와 대동소이한 원리하에 구동되므로, 제2 실시예에 따른 디지털 아날로그 변환기에 대한 상세한 설명은 본 발명의 제1 실시예에 따른 디지털 아날로그 변환기에 대한 설명으로 대체한다.The digital analog converter according to the second embodiment of the present invention is compared with the configuration of the digital analog converter according to the first embodiment of the present invention, the current distribution unit 20, the inverter unit 30, the path switching unit 40 and The difference is that the switching unit 50 is constituted by a PMOS transistor, and since the driving unit 50 is driven under the principle similar to that of the other digital analog converter in the first embodiment, a detailed description of the digital analog converter according to the second embodiment will be described. Replace with the description of the digital-to-analog converter according to the embodiment.

단, 본 발명의 제1 실시예에 따른 디지털 아날로그 변환기와 달리, 본 발명의 제2 실시예에 따른 디지털 아날로그 변환기의 전류출력부(60)는 NMOS 트랜지스 터로 구현하였다. However, unlike the digital analog converter according to the first embodiment of the present invention, the current output unit 60 of the digital analog converter according to the second embodiment of the present invention is implemented as an NMOS transistor.

도 18은 도 2의 구성을 갖는 종래의 디지털 아날로그 변환기를 10bit로 확장시켜 공정 시뮬레이션 모델로 시뮬레이션을 수행하여 얻어진 INL과DNL 오류를 나타낸 그래프이다. 실제, 공정상의 부정합으로 인한 각 디바이더(Divider)의 전류 오차를0.25% 이하로 예상하여 시뮬레이션을 수행하였다.FIG. 18 is a graph showing INL and DNL errors obtained by performing a simulation with a process simulation model by extending the conventional digital-to-analog converter having the configuration of FIG. In practice, the simulations were performed in anticipation that the current error of each divider due to process mismatch was less than 0.25%.

가로축은 디지털 데이터(Code)를 나타내고, 세로축은 INL과 DNL 오류를 나타내며, 단위는 LSB(Least Significant Bit)이다. 1 LSB는 Nbit(N=10) 디지털 아날로그 변환기에서 Iref/2ⁿ, (n=10)을 나타낸다. 도 18에 도시된 바와 같이, 종래의 디지털 아날로그 변환기는 DNL 열화가 일어나 DNL 오류가 최소 일정량을 유지하지 못하고 크게 나타나고, 이로 인해 변환기의 INL 오류가 연속적이지 않다.The horizontal axis represents digital data (Code), the vertical axis represents INL and DNL errors, and the unit is a LSB (Least Significant Bit). 1 LSB represents Iref / 2 ⁿ , (n = 10) in Nbit (N = 10) digital-to-analog converter. As shown in FIG. 18, in the conventional digital-to-analog converter, DNL deterioration occurs so that the DNL error does not maintain a minimum constant amount and appears large, and thus the INL error of the converter is not continuous.

도 19는 본 발명의 제1 실시예에 따른 디지털 아날로그 변환기를 10bit로 확장시켜 시뮬레이션을 수행하여 얻어진 변환기의 INL과 DNL 오류를 나타낸 도면이다. 각 전류분배부의 전류 오차 또한 동일하게 설정하였으며, 신호경로교환부에 인가되는 제어신호는 '0'으로 고정하였다. 도 19에 도시된 본 발명의 시뮬레이션 결과는 도 18에 도시된 종래의 시뮬레이션 결과와 달리, DNL 열화가 제거되어 DNL 오류를 최소 일정량으로 유지하고, 이로 인해 변환기의 INL 오류가 연속적으로 나타난다.FIG. 19 is a diagram illustrating INL and DNL errors of a converter obtained by performing simulation by extending the digital-to-analog converter according to the first embodiment of the present invention to 10 bits. The current error of each current divider was also set equally, and the control signal applied to the signal path exchanger was fixed to '0'. Unlike the conventional simulation result shown in FIG. 18, the simulation result of the present invention illustrated in FIG. 19 eliminates DNL degradation to maintain a minimum amount of DNL errors, thereby continuously displaying INL errors of the converter.

도 20은 도 19와 동일한 조건에서 신호경로부에 인가되는 제어신호를 '1'로 고정하고 시뮬레이션을 수행하여 얻어진 변환기의 INL과 DNL 오류를 나타낸 그래프이다.FIG. 20 is a graph illustrating INL and DNL errors of a converter obtained by fixing a control signal applied to a signal path unit to '1' under the same condition as that of FIG. 19 and performing simulation.

도 19의 시뮬레이션 결과와 비교했을 때, 변환기의 DNL 오류는 동일하게 나타나고, INL 오류만 반전되어 부호가 반대가 되어 나타나고 있다.Compared with the simulation result of FIG. 19, the DNL error of the converter appears the same, only the INL error is inverted, and the sign is reversed.

본 발명에 따른 디지털 아날로그 변환기는 종래의 디지털 아날로그 변환기와 달리, DNL 오류가 작아 INL 오류가 연속적이며, 서로 반전되어 나타나기 때문에 연속적인 디지털 데이터에 대하여 디지털 데이터가 입력될 때 마다 제어신호를 바꿔주면, 디지털 데이터의 입력에 대한 오류를 부분적 평균으로 제거할 수 있다. 이에 따라, 디지털 아날로그 변환기의 정확도를 높일 수 있게 된다. 특히, 디스플레이 응용분야에서는 그 특성상 아날로그 출력에 해당하는 화소의 밝기가 공간적 혹은 시간적으로 연속적인 값을 가지기 때문에 INL 오류를 부분적 평균으로 제거하기가 용이하다.Unlike the conventional digital analog converter, the digital analog converter according to the present invention has a small DNL error, which causes the INL error to be continuous and inverted from each other. Therefore, when the digital signal is input to the continuous digital data, the control signal is changed every time. Errors to the input of digital data can be eliminated as a partial average. Accordingly, the accuracy of the digital to analog converter can be increased. In particular, in the display application field, since the brightness of the pixel corresponding to the analog output has a continuous value spatially or temporally, it is easy to remove the INL error as a partial average.

또한, 본 발명의 변환기에서 사용된 MOS 트랜지스터들은 스위치로 동작하기 때문에 최소면적을 갖는 트랜지스터로 구현할 수 있으며, 이에 따라 변환기의 크기에 큰 영향을 주지 않는다.In addition, since the MOS transistors used in the converter of the present invention operate as a switch, it can be implemented as a transistor having a minimum area, and thus does not significantly affect the size of the converter.

이상, 본 발명에서는, MOSFET를 이용하는 디지털/아날로그 변환기의 경우에 대해서만 설명하였으나, 이에 한정되는 것이 아니라, 본 발명의 종래기술에서 설명하는 디지털/아날로그 변환기와 유사한 원리로 동작하는 디지털/아날로그 변환기에 대하여 적용된 형태로 실시 될 수 있다는 것을 이해할 수 있을 것이다. In the above, the present invention has been described only for the case of a digital-to-analog converter using a MOSFET. However, the present invention is not limited thereto, but a digital-to-analog converter that operates on a principle similar to that of the digital-to-analog converter described in the prior art of the present invention. It will be appreciated that it may be practiced in an applied form.

그러므로, 이상에서 기술한 실시 예는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Therefore, the embodiments described above are to be understood in all respects as illustrative and not restrictive, and the scope of the present invention is indicated by the following claims rather than the above description, and the meaning and scope of the claims And all changes or modifications derived from the equivalent concept should be interpreted as being included in the scope of the present invention.

도 1 내지 도 4는 종래의 4bit 디지털 아날로그 변환기를 나타낸 도면.1 to 4 show a conventional 4-bit digital-to-analog converter.

도 5 및 도 6은 종래의 4bit 디지털 아날로그 변환기의 문제점을 나타내기 위한 도면.5 and 6 are views for showing problems of the conventional 4bit digital-to-analog converter.

도 7 내지 도 9는 본 발명의 제1 실시예에 다른 디지털 아날로그 변환기를 나타낸 도면.7 to 9 show a digital to analog converter according to a first embodiment of the present invention.

도 10은 본 발명의 실시예에 따른 단위전류경로교환부의 회로구조의일례를 나타낸 도면.10 is a diagram showing an example of a circuit structure of a unit current path exchange unit according to an embodiment of the present invention.

도 11 내지 도 14는 본 발명의 제1 실시예에 따른 디지털 아날로그 변환기를 나타낸 도면.11 to 14 show a digital to analog converter according to a first embodiment of the present invention.

도 15 내지 도 17은 본 발명의 제2 실시예에 따른 디지털 아날로그 변환기를 나타낸 도면.15 to 17 show a digital to analog converter according to a second embodiment of the present invention.

도 18은 종래의 10bit 디지털/아날로그 변환기의 INL/DNL(Integral Non-Linearity/Differential Non-Linearity) 오류를 나타낸 도면.FIG. 18 is a diagram illustrating an INL / DNL (Integral Non-Linearity / Differential Non-Linearity) error of a conventional 10-bit digital-to-analog converter. FIG.

도19 및 도 20은 본 발명의 실시예를 적용한 10bit 디지털 아날로그 변환기의 INL/DNL 오류를 나타낸 도면. 19 and 20 illustrate an INL / DNL error of a 10-bit digital analog converter to which an embodiment of the present invention is applied.

Claims

NMOS 트랜지스터로 구성된 디지털 아날로그 변환기로서,Digital analog converter consisting of NMOS transistors,

기준전류공급원로부터 공급되는 기준전류를 상기 기준전류의

(n은 M이하의 양의 정수, M은 양의 정수)배의 크기를 갖는 복수의 분배전류들로 분배하는 전류분배부;The reference current supplied from the reference current supply source

(n is a positive integer less than or equal to M, M is a positive integer) a current distribution unit for distributing a plurality of distribution currents having a magnitude of multiple;

디지털 입력신호에 따라 상기 전류분배부에서 분배되는 분배전류들의 경로를 교환하되, 제어신호에 따라 상기 경로가 교환된 분배전류들의 경로를 재교환하는 경로교환부;A path exchanger for exchanging a path of distribution currents distributed in the current distribution unit according to a digital input signal, and re-exchanging a path of distribution currents in which the path is exchanged according to a control signal;

상기 디지털 입력신호에 대한 제1 반전 신호 및 제1 비반전 신호에 따라 상기 경로교환부에서 출력되는 분배전류들의 흐름을 제어하는 스위칭부; 및A switching unit controlling a flow of distribution currents output from the path switching unit according to a first inverting signal and a first non-inverting signal with respect to the digital input signal; And

상기 제1 비반전 신호에 따라 분배전류들을 합하여 아날로그 신호를 출력하는 전류출력부A current output unit for outputting an analog signal by adding the distribution currents in accordance with the first non-inverting signal

를 포함하는 디지털 아날로그 변환기.Digital to analog converter comprising a.

제1항에 있어서,The method of claim 1,

상기 전류 분배부는, The current divider,

상기 M개의 단위전류분배부 각각은, Each of the M unit current distribution units,

상기 경로교환부는, The route exchange unit,

M개의 단위경로교환부를 포함하고,Including M unit path exchanges,

상기 M개의 단위경로교환부 각각은,Each of the M unit path exchange parts,

상기 제어신호와, 상기 제1 반전 신호 또는 상기 제1 비반전 신호를 입력 받아 상기 제1 반전 신호 또는 상기 제1 비반전 신호에 대한 제2 반전 신호 및 제2 비반전 신호를 출력하되, 상기 제어신호에 따라 상기 제2 반전 신호 및 상기 제2 비반전 신호의 경로를 교환하여 출력하는 단위신호경로교환부; 및The control signal and the first inverted signal or the first non-inverted signal are input to output a second inverted signal and a second non-inverted signal for the first inverted signal or the first non-inverted signal, and the control A unit signal path exchanger for exchanging and outputting paths of the second inverted signal and the second non-inverted signal according to a signal; And

상기 제2 반전 신호 및 상기 제2 반전 신호에 따라 상기 분배전류의 경로를 교환하되, 상기 제어신호에 따라 상기 경로가 교환된 상기 제2 반전 신호 및 상기 제2 반전 신호에 따라 재교환하는 단위전류경로교환부를 포함하는, 디지털 아날로그 변환기.A unit current for exchanging a path of the distribution current according to the second inversion signal and the second inversion signal, and rechanging the path according to the second inversion signal and the second inversion signal in which the path is exchanged according to the control signal A digital to analog converter comprising a path exchange unit.

제2항에 있어서,3. The method of claim 2,

상기 단위신호경로교환부는,The unit signal path exchange unit,

상기 제어신호와, 상기 제1 반전 신호 또는 상기 제1 비반전 신호를 입력 받는 XOR 게이트; 및An XOR gate receiving the control signal and the first inverted signal or the first non-inverted signal; And

입력단이 상기 XOR 게이트의 출력단과 접속된 인버터를 포함하고,An input terminal includes an inverter connected with an output terminal of the XOR gate,

상기 단위전류경로교환부는,The unit current path exchange unit,

상기 제1 NMOS 트랜지스터부 중 하나의 NMOS 트랜지스터의 게이트단과, 제2 NMOS 트랜지스터부 중 하나의 NMOS 트랜지스터의 게이트단은 상기 XOR 게이트의 출력단과 접속되고,A gate terminal of one NMOS transistor of the first NMOS transistor unit and a gate terminal of one NMOS transistor of the second NMOS transistor unit are connected to an output terminal of the XOR gate,

상기 제1 NMOS 트랜지스터부 중 다른 하나의 NMOS 트랜지스터의 게이트단은, 상기 인버터의 출력단과 접속되고, 드레인단은상기 제2 NMOS 트랜지스터부 중 게이트단이 상기 XOR 게이트의 출력단과 접속된 NMOS 트랜지스터의 드레인단과 접속되고,A gate terminal of the other NMOS transistor of the first NMOS transistor unit is connected to an output terminal of the inverter, and a drain terminal is a drain of the NMOS transistor in which a gate terminal of the second NMOS transistor unit is connected to an output terminal of the XOR gate. Connected to the stage,

상기 제2 NMOS 트랜지스터부 중 다른 하나의 NMOS 트랜지스터의 게이트단은, 상기 인버터의 출력단과 접속되고, 드레인단은, 상기 제1 NMOS 트랜지스터부 중 게이트단이 상기 XOR 게이트의 출력단과 접속된 NMOS 트랜지스터의 드레인단과 접속된, 디지털 아날로그 변환기.The gate terminal of the other NMOS transistor of the second NMOS transistor portion is connected to the output terminal of the inverter, and the drain terminal of the NMOS transistor is connected to the output terminal of the XOR gate. Digital-to-analog converter connected to the drain stage.

제1항에 있어서,The method of claim 1,

상기 전류 분배부는,The current divider,

상기 M개의 단위전류분배부 각각은,Each of the M unit current distribution units,

상기 경로교환부는,The route exchange unit,

M개의 단위경로교환부를 포함하고,Including M unit path exchanges,

상기 제어신호에 따라 상기 제1 반전 신호 및 상기 제1 비반전 신호의 경로를 교환하여 출력하는 단위신호경로교환부; 및A unit signal path exchange unit for exchanging and outputting paths of the first inverted signal and the first non-inverted signal according to the control signal; And

상기 제1 반전 신호 및 상기 제1 비반전 신호에 따라 상기 분배전류의 경로를 교환하되, 상기 제어신호에 따라 상기 경로가 교환된 분배전류의 경로를 재교환하는 단위전류경로교환부를 포함하는, 디지털 아날로그 변환기.A unit current path switching unit for exchanging a path of the distribution current according to the first inverted signal and the first non-inverted signal, and rechanging a path of the distribution current exchanged with the path according to the control signal. Analog converter.

제4항에 있어서,5. The method of claim 4,

상기 단위신호경로교환부는,The unit signal path exchange unit,

상기 제어신호에 따라 상기 제1 반전 신호 및 상기 제1 비반전 신호 중 하나를 선택하여 출력하는 멀티플렉서; 및A multiplexer for selecting and outputting one of the first inverted signal and the first non-inverted signal according to the control signal; And

입력단이 상기 멀티플렉서의 출력단과 접속된 인버터를 포함하고,An input terminal includes an inverter connected with an output terminal of the multiplexer,

상기 단위전류경로교환부는,The unit current path exchange unit,

상기 제1 NMOS 트랜지스터부 중 하나의 NMOS 트랜지스터의 게이트단과, 제2 NMOS 트랜지스터부 중 하나의 NMOS 트랜지스터의 게이트단은 상기 멀티플렉서의 출력단과 접속되고,A gate terminal of one NMOS transistor of the first NMOS transistor unit and a gate terminal of one NMOS transistor of the second NMOS transistor unit are connected to an output terminal of the multiplexer,

상기 제1 NMOS 트랜지스터부 중 다른 하나의 NMOS 트랜지스터의 게이트단은상기 인버터의 출력단과 접속되고, 드레인단은 상기 제2 NMOS 트랜지스터부 중 게이트단이 상기 멀티플렉서의 출력단과 접속된 NMOS 트랜지스터의 드레인단과 접속되고,The gate terminal of the other NMOS transistor of the first NMOS transistor unit is connected to the output terminal of the inverter, and the drain terminal thereof is connected to the drain terminal of the NMOS transistor in which the gate terminal of the second NMOS transistor unit is connected to the output terminal of the multiplexer. Become,

상기 제2 NMOS 트랜지스터부 중 다른 하나의 NMOS 트랜지스터의 게이트단은상기 인버터의 출력단과 접속되고, 드레인단은 상기 제1 NMOS 트랜지스터부 중 게이트단이 상기 멀티플렉서의 출력단과 접속된 NMOS 트랜지스터의 드레인단과 접속된, 디지털 아날로그 변환기.The gate terminal of the other NMOS transistor of the second NMOS transistor unit is connected to the output terminal of the inverter, and the drain terminal thereof is connected to the drain terminal of the NMOS transistor in which the gate terminal of the first NMOS transistor unit is connected to the output terminal of the multiplexer. , Digital to analog converter.

제2항 또는 제4항에 있어서,The method according to claim 2 or 4,

상기 스위칭부는,The switching unit,

상기 M개의 단위전류경로교환부에서 출력되는 M개의 분배전류들의 공급을 제어하기 위한 M개의 단위스위칭부를 포함하고,M unit switching unit for controlling the supply of the M distribution currents output from the M unit current path switching unit,

상기 M개의 단위스위칭부 각각은,Each of the M unit switching unit,

상기 2개의 NMOS 트랜지스터 중 하나의 트랜지스터의 게이트단에 상기 제1 비반전 신호가 입력되고, 다른 하나의 트랜지스터의 게이트단에 상기 제1 반전 신호가 입력되는, 디지털 아날로그 변환기.And the first non-inverting signal is input to the gate terminal of one of the two NMOS transistors, and the first inverted signal is input to the gate terminal of the other transistor.

제1항에 있어서,The method of claim 1,

상기 전류출력부는,The current output unit,

상기 제1 비반전 신호에 따른 분배전류들을 합하여 상기 아날로그 신호를 출력하는 전류미러부; 및A current mirror unit configured to sum the distribution currents according to the first non-inverting signal and output the analog signal; And

상기 제1 반전 신호에 따른 분배전류들의 소통경로를 제공하는 다이오드 연결된 트랜지스터를 포함하고,A diode-connected transistor providing a communication path for distribution currents according to the first inversion signal,

상기 전류출력부에 포함된 트랜지스터는 PMOS 트랜지스터인, 디지털 아날로그 변환기.And a transistor included in the current output unit is a PMOS transistor.

PMOS 트랜지스터로 구성된 디지털 아날로그 변환기로서,Digital analog converter composed of PMOS transistors,

기준전류공급원으로부터 공급되는 기준전류를 상기 기준전류의

(n은 M이하의 양의 정수, M은 양의 정수)배의 크기를 갖는 복수의 분배전류들로 분배하는 전류분배부;The reference current supplied from the reference current supply source of the reference current

상기 제1 반전 신호에 따라 분배전류들을 합하여 아날로그 신호를 출력하는 전류출력부A current output unit for outputting an analog signal by adding the distribution currents according to the first inverted signal

제8항에 있어서,The method of claim 8,

상기 전류 분배부는,The current divider,

상기 경로교환부는,The route exchange unit,

M개의 단위경로교환부를 포함하고,Including M unit path exchanges,

상기 제2 반전 신호 및 상기 제2 반전 신호에 따라 상기 분배전류의 경로를 교환하되, 상기 제어신호에 따라 경로가 교환된 상기 제2 반전 신호 및 상기 제2 반전 신호에 따라 재교환하는 단위전류경로교환부를 포함하는, 디지털 아날로그 변환기.A unit current path for exchanging a path of the distribution current according to the second inversion signal and the second inversion signal, and rechanging the path according to the second inversion signal and the second inversion signal having a path exchanged according to the control signal A digital to analog converter comprising an exchange.

제9항에 있어서,10. The method of claim 9,

상기 단위신호경로교환부는The unit signal path exchange unit

상기 단위전류경로교환부는,The unit current path exchange unit,

상기 제1 PMOS 트랜지스터부 중 하나의 PMOS 트랜지스터의 게이트단과, 제2 PMOS 트랜지스터부 중 하나의 PMOS 트랜지스터의 게이트단은, 상기 인버터의 출력단과 접속되고,A gate terminal of one PMOS transistor of the first PMOS transistor unit and a gate terminal of one PMOS transistor of the second PMOS transistor unit are connected to an output terminal of the inverter,

상기 제1 PMOS 트랜지스터부 중 다른 하나의 PMOS 트랜지스터의 게이트단은상기 XOR 게이트의 출력단과 접속되고, 드레인단은, 상기 제2 PMOS 트랜지스터부 중 게이트단이 상기 XOR 게이트의 출력단과 접속된 PMOS 트랜지스터의 드레인단과접속되고,The gate terminal of the other PMOS transistor of the first PMOS transistor unit is connected to the output terminal of the XOR gate, and the drain terminal of the PMOS transistor is connected to the output terminal of the XOR gate of the second PMOS transistor unit. Connected to the drain end,

상기 제2 PMOS 트랜지스터부 중 다른 하나의 PMOS 트랜지스터의 게이트단은, 상기 XOR 게이트의 출력단과 접속되고, 드레인단은, 상기 제1 PMOS 트랜지스터부 중 게이트단이 상기 인버터의 출력단과 접속된 PMOS 트랜지스터의 드레인단과 접속된, 디지털 아날로그 변환기.The gate terminal of the other PMOS transistor of the second PMOS transistor unit is connected to the output terminal of the XOR gate, and the drain terminal of the PMOS transistor is connected to the output terminal of the inverter. Digital-to-analog converter connected to the drain stage.

제8항에 있어서,The method of claim 8,

상기 전류 분배부는,The current divider,

상기 경로교환부는,The route exchange unit,

M개의 단위경로교환부를 포함하고,Including M unit path exchanges,

상기 제어신호에 따라 상기 제1 반전 신호 및 상기 제1 비반전 신호의 경로를 교환하는 단위신호경로교환부; 및A unit signal path exchanger for exchanging paths of the first inverted signal and the first non-inverted signal according to the control signal; And

제11항에 있어서,The method of claim 11,

상기 단위신호경로교환부는,The unit signal path exchange unit,

상기 제어신호에 따라 상기 제1 반전 신호 또는 및 상기 제1 비반전 신호 중 하나를 선택하여 출력하는 멀티플렉서; 및A multiplexer for selecting and outputting one of the first inverted signal and the first non-inverted signal according to the control signal; And

상기 단위전류경로교환부는,The unit current path exchange unit,

상기 제1 PMOS 트랜지스터부 중 다른 하나의 PMOS 트랜지스터의 게이트단은상기 멀티플렉서의 출력단과 접속되고, 드레인단은, 상기 제2 PMOS 트랜지스터부 중 게이트단이 상기 멀티플렉서의 출력단과 접속된 PMOS 트랜지스터의 드레인단과 접속되고,The gate terminal of the other PMOS transistor of the first PMOS transistor unit is connected to the output terminal of the multiplexer, and the drain terminal thereof is the drain terminal of the PMOS transistor whose gate terminal of the second PMOS transistor unit is connected to the output terminal of the multiplexer. Connected,

상기 제2 PMOS 트랜지스터부 중 다른 하나의 PMOS 트랜지스터의 게이트단은, 상기 멀티플렉서의 출력단과 접속되고, 드레인단은, 상기 제1 PMOS 트랜지스터부 중 게이트단이 상기 인버터의 출력단과 접속된 PMOS 트랜지스터의 드레인단과 접속된, 디지털 아날로그 변환기.A gate terminal of the other PMOS transistor of the second PMOS transistor unit is connected to an output terminal of the multiplexer, and a drain terminal is a drain of the PMOS transistor in which a gate terminal of the first PMOS transistor unit is connected to an output terminal of the inverter. Digital-to-analog converter connected with stage.

제9항 또는 제11항에 있어서,The method according to claim 9 or 11,

상기 스위칭부는,The switching unit,

상기 M개의 단위스위칭부 각각은,Each of the M unit switching unit,

상기 2개의 PMOS 트랜지스터 중 하나의 트랜지스터의 게이트단에 상기 제1 반전 신호가 입력되고, 다른 하나의 트랜지스터의 게이트단에 상기 제1 비반전 신호가 입력되는, 디지털 아날로그 변환기.And the first non-inverting signal is input to the gate terminal of one of the two PMOS transistors and the first non-inverting signal is input to the gate terminal of the other transistor.

제8항에 있어서,The method of claim 8,

상기 전류출력부는,The current output unit,

상기 제1 반전 신호에 따른 분배전류들을 합하여 상기 아날로그 신호를 출력하는 전류미러부; 및A current mirror unit configured to sum the distribution currents according to the first inverted signal and output the analog signal; And

상기 제1 비반전 신호에 따른 분배전류들의 소통경로를 제공하는 다이오드 연결된 트랜지스터를 포함하고,A diode-connected transistor providing a communication path for distribution currents according to the first non-inverting signal,

상기 전류출력부에 포함된 트랜지스터는 NMOS 트랜지스터인, 디지털 아날로그 변환기.And a transistor included in the current output unit is an NMOS transistor.

제1항 또는 제8항에 있어서,The method according to claim 1 or 8,

상기 전류분배부가 포화영역에서 동작하도록 바이어싱 전압을 공급하는 바이어스부를 더 포함하는, 디지털 아날로그 변환기.And a bias unit configured to supply a biasing voltage to operate the current divider in a saturation region.

제1항 또는 제8항에 있어서,The method according to claim 1 or 8,

상기 디지털 입력신호에 대한 상기 제1 반전 신호 및 상기 제1 비반전 신호 를 출력하는 인버터부를 더 포함하는, 디지털 아날로그 변환기.And an inverter unit for outputting the first inverted signal and the first non-inverted signal with respect to the digital input signal.