KR101073144B1

KR101073144B1 - 아날로그 버퍼 및 그의 구동 방법

Info

Publication number: KR101073144B1
Application number: KR1020040021755A
Authority: KR
Inventors: 김기종
Original assignee: 엘지디스플레이 주식회사
Priority date: 2004-03-30
Filing date: 2004-03-30
Publication date: 2011-10-12
Also published as: KR20050097039A

Abstract

본 발명의 아날로그 버퍼는 제1 제어 신호에 응답하여 리셋 기간에서 입력 전압을 공급하는 입력 스위치; 제2 제어 신호에 응답하여 출력 기간에서 출력 전압을 피드백시키는 피드백 스위치; 출력 기간에서 입력 전압과 피드백된 출력 전압을 비교하는 비교기; 비교기의 출력에 따라 제1 구동 전압을 이용하여 출력 기간에서 출력 라인 상의 출력 전압이 입력 전압으로 수렴하게 하는 출력 스위치와; 비교기의 출력에 따라 제2 구동 전압을 이용하여 출력 기간에서 출력 전압과 입력 전압간의 옵셋 전압을 출력 라인 상에서 제거하는 옵셋 제거 스위치; 제3 제어 신호에 응답하여 비교기의 출력을 출력 기간 중 제1 기간에만 출력 스위치의 제어 전극으로 공급하는 제1 제어 스위치; 제4 제어 신호에 응답하여 비교기의 출력을 출력 기간 중 제2 기간에만 옵셋 제거 스위치의 제어 전극으로 공급하는 제2 제어 스위치; 제1 제어 신호에 응답하여 리셋 기간에서 출력 라인의 전압을 제3 구동 전압으로 프리차징 시키기 위한 프리차지 스위치와; 입력 스위치와 비교기의 입력단 사이에 접속된 제1 캐패시터와; 피드백 스위치와 비교기의 입력단 사이에 직렬 접속된 제2 캐패시터를 구비하고, 제1 및 제2 캐패시터의 용량 비(C1/C2)에 따라 상기 출력 전압을 가변시킴으로써, 소비 전력을 최소화하면서 안정적으로 구동될 수 있다.

Description

아날로그 버퍼 및 그의 구동 방법{ANALOG BUFFER AND METHOD FOR DRIVING THE SAME}

도 1은 종래의 액정 표시 장치를 개략적으로 도시한 도면.

도 2는 종래의 아날로그 버퍼 회로도.

도 3은 도 2에 도시된 아날로그 버퍼의 구동 파형도.

도 4는 본 발명과 관련된 선출원의 아날로그 버퍼 회로도.

도 5는 도 4에 도시된 아날로그 버퍼의 구동 파형도.

도 6은 도 5에서 출력 전압이 옵셋 성분을 포함하는 경우를 도시한 도면.

도 7은 본 발명의 제1 실시 예에 따른 아날로그 버퍼의 단순 회로도.

도 8는 도 7에 도시된 아날로그 버퍼의 구동 파형도.

도 9는 도 7에 도시된 아날로그 버퍼의 제1 상세 회로도.

도 10은 도 9에 도시된 아날로그 버퍼의 구동 파형도.

도 11은 도 7에 도시된 아날로그 버퍼의 제2 상세 회로도.

도 12는 본 발명의 제2 실시 예에 따른 아날로그 버퍼의 단순 회로도.

도 13은 도 12에 도시된 아날로그 버퍼의 구동 파형도.

도 14는 도 12에 도시된 아날로그 버퍼의 제1 상세 회로도.

도 15는 도 14에 도시된 아날로그 버퍼의 구동 파형도.

도 16은 도 12에 도시된 아날로그 버퍼의 제2 상세 회로도.

< 도면의 주요 부분에 대한 부호의 설명 >

2r : 액정 패널 4r: 게이트 드라이버

6r : 데이터 드라이버 8r: 타이밍 컨트롤러

10r: 감마 전압 발생부 NT11 : N형 박막 트랜지스터

1, 8, 9, 10, 11, 51, 55, 56, 42, SW1, SW2, SW3, SW4, SW5, SW6, SW7, SW8, SW9, SW10 : 스위치

2, 4, 6, 52, C1, C2, COS, CD : 캐패시터

3, 5, 7, 22, 24 : 인버터 20 : 비교기

34 : 아날로그 버퍼 57, 58, P1, P2, P3 : PMOS 트랜지스터

N1, N2, N3 : NMOS 트랜지스터

본 발명은 아날로그 버퍼에 관한 것으로, 특히 소비 전력을 최소화하면서 안정적으로 구동할 수 있는 아날로그 버퍼 및 그의 구동 방법에 관한 것이다.

액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 화소 매트릭 스를 갖는 액정 패널과, 액정 패널을 구동하기 위한 구동 회로를 구비한다.

구체적으로, 액정 표시 장치는 도 1에 도시된 바와 같이 화소 매트릭스를 갖는 액정 패널(2r)과, 액정 패널(2r)의 게이트 라인들(GL1 내지 GLn)을 구동하기 위한 게이트 드라이버(4r)와, 액정 패널(2r)의 데이터 라인들(DL1 내지 DLm)을 구동하기 위한 데이터 드라이버(6r)와, 게이트 드라이버(4r)와 데이터 드라이버(6r)의 구동 타이밍을 제어하기 위한 타이밍 컨트롤러(8r)를 구비한다.

액정 패널(2r)은 게이트 라인들(GL)과 데이터 라인들(DL)의 교차로 정의되는 영역마다 형성된 화소들(12r)로 구성된 화소 매트릭스를 구비한다. 화소들(12r) 각각은 화소 신호에 따라 광투과량을 조절하는 액정셀(Clc)과, 액정셀(Clc)을 구동하기 위한 박막 트랜지스터(TFT)들을 구비한다.

박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터의 게이트 구동 신호, 즉 게이트 하이 전압(VGH)이 공급되는 경우 턴-온되어 데이터 라인(DL)으로부터의 비디오 신호를 액정셀(Clc)에 공급한다. 그리고, 박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터 게이트 로우 전압(VGL)이 공급되는 경우 턴-오프되어 액정셀(Clc)에 충전된 비디오 신호가 유지되게 한다.

액정셀(Clc)은 등가적으로 캐패시터로 표현되며, 액정을 사이에 두고 대면하는 공통 전극과 박막 트랜지스터(TFT)에 접속된 화소 전극으로 구성된다. 그리고, 액정셀(Clc)은 충전된 비디오 신호가 다음 비디오 신호가 충전될 때까지 안정적으로 유지되게 하기 위하여 스토리지 캐패시터(미도시)를 더 구비한다. 이러한 액정셀(Clc)은 박막 트랜지스터(TFT)를 통해 충전된 비디오 신호에 따라 유전율 이방성 을 가지는 액정의 배열 상태가 가변하여 광 투과율을 조절함으로써 계조를 구현하게 된다.

이러한 액정 패널(2r)은 액정 열화 방지 및 표시 품질 향상을 위하여 데이터 신호를 이용하여 액정셀(Clc)의 극성을 일정 단위로 인버젼시키는 인버젼 방법으로 구동된다. 인버젼 방법으로는 프레임 단위로 액정셀의 극성이 인버젼되는 프레임 인버젼(Frame Inversion), 수평 라인 단위로 액정셀의 극성이 인버젼되는 라인 인버젼(Line Inversion), 수직 라인 단위로 액정셀의 극성이 인버젼되는 칼럼 인버젼(Column Inversion), 그리고 액정셀 단위로 액정셀의 극성이 인버젼되는 도트 인버젼(Dot Inversion) 등이 이용된다. 이들 중 수평 라인 단위로 액정셀의 극성을 인버젼시키는 라인 인버젼 방법은 칼럼 인버젼 및 도트 인버젼 방법에 비하여 소비 전력면에서 유리하다. 이는 칼럼 및 도트 인버젼 방법은 데이터 신호만을 이용하여 극성 반전시켜야 하므로 데이터 신호의 구동 전압 범위가 상대적으로 큰 반면에, 라인 인버젼 방법은 데이터 신호와 함께 액정셀(Clc)에 기준 전압으로 공급되는 공통 전압(Vcom)을 교류 구동함으로써 데이터 신호의 구동 전압 범위를 낮출 수 있기 때문이다.

게이트 드라이버(4r)는 타이밍 컨트롤러(8r)로부터의 게이트 스타트 펄스(Gate Start Pulse; GSP)를 게이트 쉬프트 클럭(Gate Shift Clock; GSC)에 따라 쉬프트시켜 게이트 라인들(GL1 내지 GLm)에 순차적으로 게이트 하이 전압(VGH)의 스캔 펄스를 공급한다. 그리고, 게이트 드라이버(4r)는 게이트 라인들(GL)에 게이트 하이 전압(VGH)의 스캔 펄스가 공급되지 않는 나머지 기간에서는 게이트 로 우 전압(VGL)을 공급한다.

데이터 드라이버(6r)는 타이밍 컨트롤러(8r)로부터의 소스 스타트 펄스(Source Start Pulse; SSP)를 소스 쉬프트 클럭(Source Shift Clock; SSC)에 따라 쉬프트시켜 샘플링 신호를 발생한다. 그리고, 데이터 드라이버(6r)는 상기 소스 쉬프트 클럭(SSC)에 따라 입력되는 비디오 데이터(RGB)를 상기 샘플링 신호에 따라 래치한 후 소스 출력 이네이블(Source Output Enable; SOE) 신호에 응답하여 라인 단위로 공급한다. 데이터 드라이버(6r)는 감마 전압 발생부로부터 공급되는 서로 다른 감마 전압들을 이용하여 라인 단위로 공급되는 디지털 비디오 데이터(RGB)를 아날로그 비디오 신호로 변환하여 데이터 라인들(DL1 내지 DLm)에 공급한다. 여기서, 데이터 드라이버(6r)는 상기 비디오 데이터를 비디오 신호로 변환할 때 타이밍 컨트롤러(8r)로부터의 극성 제어 신호(POL)에 응답하여 그 비디오 신호의 극성을 결정한다.

타이밍 컨트롤러(8r)는 게이트 드라이버(4r)를 제어하는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC) 등을 발생하고, 데이터 드라이버(6r)를 제어하는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭(SSC), 소스 출력 이네이블 신호(SOE), 극성 제어 신호(POL) 등을 발생한다. 이 경우, 타이밍 컨트롤러(8r)는 외부로부터 입력되는 유효 데이터 구간을 알리는 데이터 이네이블(Data Enable; DE) 신호, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 화소 데이터(RGB)의 전송 타이밍을 결정하는 도트 클럭(Dot Clock; DCLK)을 이용하여 상기 GSP, GSC, GOE, SSP, SSC, SOE, POL 등과 같은 제어신호들을 생성하게 된다.

이러한 액정 표시 장치에 있어서, 데이터 드라이버(6r)는 데이터 라인의 RC 로드량에 따라 데이터 라인으로 공급되는 비디오 신호가 왜곡되는 것을 방지하기 위한 아날로그 버퍼를 구비한다. 게이트 드라이버(4r) 역시 게이트 라인의 RC 로드량에 따라 게이트 라인으로 공급되는 게이트 구동 신호가 왜곡되는 것을 방지하기 위한 아날로그 버퍼를 구비한다. 아날로그 버퍼로는 통상 증폭기(OP-AMP)가 주로 사용되고 있으나, 최근에는 인버터 등을 이용하여 회로 구성을 단순화시키는 방안이 제안되고 있다.

예를 들면, 도시바(Toshiba)에서 "AMLCD '02"의 PP21~24에 개시한 아날로그 버퍼는 도 2에 도시된 바와 같이 3개의 인버터를 이용한다. 도 2에 도시된 아날로그 버퍼는 입력 라인과 출력 라인 사이에 직렬로 접속된 제1 내지 제3 인버터(3, 5, 7)와, 제1 내지 제3 인버터(3, 5, 7) 각각의 입력단에 직렬로 각각 접속된 제1 내지 제3 캐패시터(2, 4, 6)와, 입력 라인과 제1 캐패시터(2) 사이에 접속된 입력 전압(Vin) 공급용 제1 스위치(1)와, 제1 내지 제3 인버터(3, 5, 7) 각각의 초기화를 위해 입출력단 사이에 각각 접속된 제2 내지 제4 스위치(8, 9, 10)와, 입력 라인과 출력 라인 사이에 접속된 피드백용 제5 스위치(11)를 구비한다.

먼저, 리셋 기간(RESET)에서 도 3과 같이 공급되는 제1 제어 신호(CS1)에 응답하여 제1 내지 제4 스위치(1, 8, 9, 10)가 턴-온된다. 이에 따라, 제1 내지 제3 인버터(3, 5, 7) 각각은 입출력단이 쇼트(Short)됨으로써 전원 전압의 중간 전압인 인버터 로직(Inverter Logic) 문턱 전압(이하, VTH)으로 초기화된다. 이에 따라, 제1 내지 제3 인버터(3, 5, 7) 각각에 입력단에 접속된 제1 내지 제3 캐패시터(2, 4, 6) 각각에는 입력 전압(Vin)과 VTH와의 차전압이 충전된다.

이어서, 피드백 기간(FEEDBACK)에서 도 3과 같이 공급된 제2 제어 신호(CS2)에 의해 피드백용 제5 스위치(11)가 턴-온됨으로써 입력 전압(Vin)에 해당하는 출력 전압(Vout)이 출력 라인에서 모니터링된다. 다시 말하여, 제5 스위치(11)가 턴-온되어 피드백된 출력 전압(Vout)이 입력 전압(Vin) 보다 높으면 입력 전압(Vin)이 VTH 보다 높으므로 제1 내지 제3 인버터(3, 5, 7)는 출력 전압(Vout)을 하강시킨다. 반대로, 피드백된 출력 전압(Vout)이 입력 전압(Vin) 보다 낮으면 입력 전압(Vin)이 VTH 보다 낮으므로 제1 내지 제3 인버터(3, 5, 7)는 출력 전압(Vin)을 상승시킨다. 이와 같이, 제1 내지 제3 인버터(3, 5, 7)는 피드백 기간(FEEDBACK)의 초반부에서 출력 전압(Vout)은 상승, 하강을 반복하는 발진(Oscillation) 과정을 거치면서 입력 전압(Vin)으로 수렴하게 된다.

이러한 아날로그 버퍼는 인버터만을 사용함으로써 증폭기(OPAMP)를 사용하는 기존의 아날로그 버퍼 보다 간단한 구성으로 아날로그 버퍼를 구현할 수 있게 된다. 그러나, 도 2에 도시된 아날로그 버퍼에서 출력단의 제3 인버터(7)는 큰 정전용량(C)을 갖는 데이터 라인(DL)을 구동하여야 하므로 크기가 크고, 출력 전압(Vout)이 입력 전압(Vin)으로 수렴한 이후에도 항상 VTH를 유지하기 때문에 소비 전력이 크다는 단점을 갖는다.

따라서, 본 발명의 목적은 소비 전력을 최소화하면서 안정적으로 구동할 수 있는 아날로그 버퍼와 그의 구동 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명에 따른 아날로그 버퍼는 제1 제어 신호에 응답하여 리셋 기간에서 상기 입력 전압을 공급하는 입력 스위치와; 제2 제어 신호에 응답하여 출력 기간에서 출력 전압을 피드백시키는 피드백 스위치와; 상기 출력 기간에서 입력 전압과 피드백된 출력 전압을 비교하는 비교기와; 상기 비교기의 출력에 따라 제1 구동 전압을 이용하여 상기 출력 기간에서 출력 라인 상의 상기 출력 전압이 상기 입력 전압으로 수렴하게 하는 출력 스위치와; 상기 비교기의 출력에 따라 제2 구동 전압을 이용하여 상기 출력 기간에서 상기 출력 전압과 상기 입력 전압간의 옵셋 전압을 상기 출력 라인 상에서 제거하는 옵셋 제거 스위치와; 제3 제어 신호에 응답하여 상기 비교기의 출력을 상기 출력 기간 중 제1 기간에만 상기 출력 스위치의 제어 전극으로 공급하는 제1 제어 스위치와; 제4 제어 신호에 응답하여 상기 비교기의 출력을 상기 출력 기간 중 제2 기간에만 상기 옵셋 제거 스위치의 제어 전극으로 공급하는 제2 제어 스위치와; 상기 제1 제어 신호에 응답하여 상기 리셋 기간에서 상기 출력 라인의 전압을 제3 구동 전압으로 프리차징 시키기 위한 프리차지 스위치와; 상기 입력 스위치와 상기 비교기의 입력단 사이에 접속된 제1 캐패시터와; 상기 피드백 스위치와 상기 비교기의 입력단 사이에 직렬 접속된 제2 캐패시터를 구비하고, 상기 제1 및 제2 캐패시터의 용량 비(C1/C2)에 따라 상기 출력 전압을 가변시키게 된다.

그리고, 본 발명의 아날로그 버퍼는 상기 제2 제어 신호에 따라 상기 제1 캐패시터의 입력단을 상기 제3 구동 전압으로 고정시키기 위한 제1 홀딩 스위치와; 상기 제1 제어 신호에 따라 상기 제2 캐패시터의 일측을 상기 제3 구동 전압으로 고정시키기 위한 제2 홀딩 스위치를 추가로 구비한다.

상기 비교기는 상기 입력 스위치에 직렬 접속된 짝수개의 인버터를 구비한다.

상기 짝수개의 인버터 중 출력단의 인버터는 그의 입출력단 사이에 발진 방지용 캐패시터를 추가로 구비한다.

상기 짝수개의 인버터 사이에 접속된 커플링 캐패시터를 추가로 구비한다.

상기 짝수개의 인버터 중 적어도 하나의 인버터의 그의 입출력단 사이에 접속되어 상기 제1 제어 신호에 따라 제어되는 초기화 스위치를 추가로 구비한다.

상기 출력 스위치는 상기 제1 구동 전압 공급 라인과 상기 출력 라인 사이의 충전 경로와, 그 충전 경로를 상기 제1 제어 스위치를 경유한 상기 비교기의 출력에 따라 제어하는 제어 전극을 갖는 P형 트랜지스터를, 상기 옵셋 제거 스위치는 상기 출력 라인과 상기 제2 구동 전압 공급 라인 사이의 방전 경로와, 그 방전 경로를 상기 제1 제어 스위치를 경유한 상기 비교기의 출력에 따라 제어하는 제어 전극을 갖는 N형 트래지스터를 구비한다.

상기 제1 제어 스위치는 제1 CMOS 트랜지스터를, 상기 제2 제어 스위치는 제2 CMOS 트랜지스터를 구비한다.

상기 제1 제어 스위치는 제2 NMOS 트랜지스터를, 상기 제2 제어 스위치는 제2 PMOS 트랜지스터를 구비한다.

그리고, 본 발명의 아날로그 버퍼는 상기 출력 스위치의 턴-오프 기간에서 그의 제어 전극이 상기 제1 구동 전압으로 고정되게 하는 제3 홀딩 스위치와; 상기 옵셋 제거 스위치의 턴-오프 기간에서 그의 제어 전극이 상기 제2 구동 전압으로 고정되게 하는 제4 홀딩 스위치를 추가로 구비한다.

상기 제1 홀딩 스위치는 상기 제3 제어 신호에 의해 제어되는 제3 PMOS 트랜지스터를, 상기 제2 홀딩 스위치는 상기 제4 제어 신호에 의해 제어되는 제3 NMOS 트랜지스터를 구비한다.

상기 출력 스위치의 턴-오프 기간은 상기 리셋 기간 및 상기 출력 기간의 제2 기간을, 상기 옵셋 제거 스위치의 턴-오프 기간은 상기 리셋 기간 및 상기 출력 기간의 제1 기간을 포함한다.

상기 제3 구동 전압은 상기 입력 전압 보다 낮은 전압으로 설정된다.

상기 옵셋 제거 스위치는 상기 제2 기간 중 상기 출력 전압이 상기 입력 전압과 동일해지게 되면 상기 제2 제어 스위치를 경유한 상기 비교기의 제어에 따라 턴-오프되어 상기 출력 전압이 다음의 리셋 기간 이전까지 유지되게 한다.

상기 제1 구동 전압으로는 고전위 전압이, 상기 제2 구동 전압으로는 저전위 전압이 공급된다.

그리고, 본 발명에 따른 아날로그 버퍼의 구동 방법은 상기 리셋 기간에서 상기 입력 전압이 초기화된 비교기의 입력단에 공급되고, 상기 프리충전 스위치를 통해 상기 제2 구동 전압이 상기 출력 라인 상에 프리충전되게 하는 단계와; 상기 출력 기간 중 제1 기간에서 상기 제1 제어 스위치를 경유한 상기 비교기의 출력에 따라 상기 출력 스위치를 통해 상기 출력 전압이 상기 입력 전압*상기 제1 및 제2 캐패시터의 용량 비(이하, Vin*(C1/C2))에 수렴하게 하는 단계와; 상기 출력 기간 중 제2 기간에서 상기 제2 제어 스위치를 경유한 상기 비교기의 출력에 따라 상기 옵셋 제거 스위치를 통해 상기 출력 전압과 상기 Vin*(C1/C2) 사이의 옵셋 전압을 제거하는 단계와; 상기 출력 기간 중 제3 기간에서 상기 제2 제어 스위치를 경유한 상기 비교기의 출력에 따라 상기 옵셋 제거부의 전류 경로를 차단하여 상기 Vin*(C1/C2)과 동일한 출력 전압이 상기 출력 라인 상에서 다음 리셋 기간 이전까지 유지되게 하는 단계를 포함한다.

상기 제1 기간은 상기 출력 스위치가 P형 트랜지스터를 이용하여 상기 제1 구동 전압 공급 라인과 상기 출력 라인 사이의 충전 경로를 형성하는 단계를 포함한다.

상기 제2 기간은 상기 옵셋 제거 스위치부가 N형 트랜지스터를 이용하여 상기 출력 라인과 상기 제2 구동 전압 공급 라인 사이의 방전 경로를 형성하는 단계를 포함한다.

그리고, 본 발명의 구동 방법은 상기 리셋 기간과 상기 제2 및 제3 기간에서 상기 출력 스위치의 제어 전극에 상기 제1 구동 전압을 공급하여 그 출력 스위치를 턴-오프시키는 단계와; 상기 리셋 기간과 상기 제1 기간에서 상기 옵셋 제거 스위치의 제어 전극에 상기 제2 구동 전압을 공급하여 그 옵셋 제거 스위치를 턴-오프시키는 단계를 더 포함한다.

상기 목적들 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면을 참조한 실시 예에 대한 상세한 설명을 통하여 명백하게 드러나게 될 것이다.

우선, 본 발명의 바람직한 실시 예들에 대한 상세할 설명에 앞서서 본 발명과 관련된 선원 발명을 먼저 살펴보기로 한다.

도 4는 본 출원인에 의해 국내 특허 출원 제2003-46067호로 출원되어진 선원 발명의 아날로그 버퍼를, 도 5는 그의 구동 파형을 도시한 것이다.

도 5에 도시된 아날로그 버퍼(34)는 제1 및 제2 인버터(53, 55), 입력 라인과 제1 인버터(53) 사이에 직렬 접속된 캐패시터(52), 입력 라인과 캐패시터(52) 사이에 접속된 입력 스위치(51), 제1 인버터(53)의 입출력단 사이에 접속된 초기화 스위치(55), 입력 라인과 아날로그 버퍼(34)의 출력 라인 사이에 접속된 피드백 스위치(56), 고전위 전압(VDD) 공급 라인과 출력 라인 사이에 직렬 접속된 제1 및 제2 출력 스위치(57, 58)를 구비한다. 예를 들면, 제1 및 제2 출력 스위치(57, 58)는 PMOS 트랜지스터로 구현된다. 그리고, 아날로그 버퍼(34)의 출력 라인, 즉 데이터 라인에는 입력 전압(Vin) 저전위 전압(GND 또는 VL)을 프리차징하기 위한 프리차지 스위치(42)가 병렬 접속된다.

리셋 기간에서 도 6과 같은 리셋 펄스(RESET)에 의해 프리차지 스위치(42), 입력 스위치(51), 초기화 스위치(55)가 턴-온되고, 피드백 스위치(56)와 제2 출력 스위치(58)는 턴-오프된다. 이에 따라, 제1 인버터(53)는 중간 전압(Vm)으로 초기화되어 캐패시터(52)는 입력 스위치(51)를 통해 공급된 입력 전압(Vin)과 중간 전압(Vm)의 차전압을 충전한다. 동시에, 데이터 라인은 저전위 전압, 즉 그라운드 전압(GND) 또는 입력 전압(Vin) 보다 작은 전압(VL)이으로 초기화된다. 이때, 턴-오프된 제2 출력 스위치(58)는 제1 출력 스위치(57)을 통해 공급되는 전압과 프리차지 스위치(42)를 통해 공급되는 저전위 전압(GND 또는 VL)이 충돌하는 것을 방지한다.

이어서, 출력 기간 리셋 펄스(RESET)에 의해 프리차지 스위치(42), 입력 스위치(51), 초기화 스위치(55)가 턴-오프되고, 피드백 스위치(56)와 제2 출력 스위치(58)는 턴-온된다. 이에 따라, 고전위 전압(VDD) 라인으로부터 제1 및 제2 출력 스위치(57, 58)을 경유하여 데이터 라인에 충전되는 출력 전압(Vout)이 피드백되어 캐패시터(52)와 제1 인버터(53)를 구성으로 하는 비교기에서 입력 전압(Vin)과 비교된다. 그리고, 제1 인버터(53)는 피드백된 출력 전압(Vout)이 입력 전압(Vin) 보다 작은 경우 하이 논리의 전압을, 제2 인버터(54)는 로우 논리의 전압(Vn)을 출력하여 제1 출력 스위치(57)를 통해 고전위 전압(VDD)이 공급될 수 있게 한다. 그 다음, 출력 전압(Vout)이 입력 전압(Vin)과 동일해지게 되면 제1 인버터(53)는 로우 논리의 전압을, 제2 인버터(54)는 하이 논리의 전압(Vn)을 출력하여 제1 출력 스위치(57)을 턴-오프시킴으로써 충전을 완료시킨다.

이와 같이, 선원 발명의 아날로그 버퍼는 입력 전압(Vin)에 해당하는 출력 전압(Vout)이 데이터 라인에 충전 완료되면 전류 패스를 차단함으로써 소비 전력을 절감할 수 있는 장점을 갖는다.

그런데, 선원 발명의 아날로그 버퍼에서는 외부 변수에 따라 도 6과 같이 출력 전압(Vout)이 입력 전압(Vin) 보다 초과 충전되는 전압, 즉 옵셋(Offset) 전압 을 포함하게 되어 왜곡되는 경우가 발생될 수 있다. 여기서, 옵셋 전압이 발생되는 원인으로는 고전위 전압(VDD)이나, 저전위 전압의 변화, 인버터(53, 54)의 크기(즉, VTH)의 변화 및 불균일성 등을 들 수 있다. 예를 들어, 고전위 전압(VDD)이 높고 인버터(53, 54)의 크기가 작은 경우 도 6과 같이 출력 전압(Vout)이 입력 전압(Vin) 보다 초과 충전되는 경우가 발생하게 된다. 이는 높은 고전위 전압(VDD)으로부터 충전되는 출력 전압(Vout)의 라이징 타임이 감소하는 반면, 인버터(53, 54)는 느린 응답 시간으로 인하여 출력 전압(Vout)이 입력 전압(Vin) 보다 초과 충전된 이후에야 제1 출력 PMOS 트랜지스터(57)를 턴-오프시키기 때문이다.

이러한 초과 충전으로 인한 옵셋 전압을 제거하기 위하여, 본 발명에 따른 아날로그 버퍼는 옵셋 전압 제거부를 추가로 구비하게 된다. 이하, 본 발명의 바람직한 실시 예들을 도 7 내지 도 12를 참조하여 상세하게 설명하기로 한다.

도 7은 본 발명의 제1 실시 예에 따른 아날로그 버퍼, 즉 데이터 드라이버의 아날로그 버퍼를 도시한 것이다.

도 7에 도시된 데이터 드라이버의 아날로그 버퍼는 입력 전압(Vin)과 출력 전압(Vout)를 비교하는 비교기(20), 제1 제어 신호(CS1)에 따라 입력 전압(Vin)을 비교기(20)의 입력단으로 공급하는 입력 스위치(SW1), 제2 제어 신호(CS2)에 따라 출력 전압(Vout)을 비교기(20)의 입력단으로 피드백시키는 피드백 스위치(SW2), 고전위 전압(VDD) 공급 라인과 데이터 라인(DL) 사이에 접속되어 비교기(20)에 의해 제어되는 출력 스위치(SW6), 저전위 전압(VSS) 공급 라인과 데이터 라인(DL) 사이 에 접속되어 비교기(20)에 의해 제어되는 옵셋 제거 스위치(SW7), 제3 제어 신호(CS3)에 따라 비교기(20)의 출력단과 출력 스위치(SW6)의 제어 전극을 접속시키는 제1 제어 스위치(SW4)와, 제4 제어 신호(CS4)에 따라 비교기(20)의 출력단과 옵셋 제거 스위치(SW7)의 제어 전극 사이를 접속시키는 제2 제어 스위치(SW5), 제1 제어 신호(CS1)에 따라 데이터 라인(DL)을 입력 전압(Vin) 보다 낮은 전압(VL)으로 프리차징시키는 프리차지 스위치(SW8)를 구비한다.

그리고, 도 7에 도시된 아날로그 버퍼는 비교기(20)의 입력단에 직렬 접속된 캐패시터(C1), 피드백 스위치(SW2)와 비교기(20)의 입력단 사이에 접속된 제2 캐패시터(C2), 제2 제어 신호(CS2)에 따라 제1 캐패시터(C1)의 일측을 제2 저전위 전압(VL)으로 고정시키기 위한 제1 홀딩 스위치(SW9), 제1 제어 신호(CS2)에 따라 제2 캐패시터(C2)의 일측을 제2 저전위 전압(VL)으로 고정시키기 위한 제2 홀딩 스위치(SW10)를 구비한다. 여기서, 제1 및 제2 캐패시터(C1, C2)의 용량 비(C1/C2)에 따라 출력 전압(Vout)을 조절할 수 있게 된다. 다시 말하여, 도 7에 도시된 아날로그 버퍼의 출력 전압(Vout)은 입력 전압*제1 및 제2 캐패시터의 용량 비, 즉 Vin*(C1/C2)에 수렴하게 된다. 다만, 설명상의 편의를 위하여 제1 및 제2 캐패시터(C1, C2)의 용량이 동일하여 출력 전압(Vout)이 입력 전압(Vin)과 동일하게 출력되는 경우만을 상세히 살펴보기로 한다.

그리고, 데이터 라인(DL) 상에는 라인 저항(RL) 및 캐패시터(CL)가 존재하게 된다.

출력 스위치(SW6)는 비교기(20) 및 제1 제어 스위치(SW4)의 제어에 따라 출 력 기간(OPD) 중 충전 기간(C)에만 고전위 전압(VDD)을 데이터 라인(DL)으로 공급한다. 옵셋 제거 스위치(SW7)는 비교기(20) 및 제2 제어 스위치(SW5)의 제어에 따라 출력 기간(OPD) 중 방전 기간(D)에만 데이터 라인(DL) 상의 출력 전압(Vout)에 포함된 옵셋 전압을 저전위 전압(VSS) 공급 라인 쪽으로 방전시켜 제거한다.

이러한 구성을 갖는 아날로그 버퍼의 구동 방법을 도 8에 도시된 구동 파형을 참조하여 설명하기로 한다.

우선, 리셋 기간(RPD)에서 하이 상태의 제1 제어 신호(CS1)에 응답하여 입력 스위치(SW1), 초기화 스위치(SW3), 프리차지 스위치(SW8), 제2 홀딩 스위치(SW10)가 턴-온된다. 이에 따라, 비교기(20)가 중간 전압(VTH)으로 초기화되고, 제1 캐패시터(C1)에는 스위치(SW1)를 경유한 입력 전압(Vin)이 공급된다. 동시에, 데이터 라인(DL)은 턴-온된 프리차지 스위치(SW8)를 통해 입력 전압(Vin) 보다 낮은 전압, 예를 들면 제2 저전위 전압(VL)으로 프리차징된다. 이때, 비교기(20)의 불안정한 출력은 턴-오프된 제1 및 제2 제어 스위치(SW4, SW5)에 의해 차단되고, 출력 스위치(SW6) 및 옵셋 제거 스위치(SW7)는 제1 및 제2 제어 스위치(SW4, SW5)에 의해 턴-오프된다. 이 결과, 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin) 보다 상승하는 경우를 방지할 수 있게 된다.

그 다음, 출력 기간(OPD)에서 로우 상태의 제1 제어 신호(CS1)에 의해 입력 스위치(SW1), 초기화 스위치(SW3), 프리차지 스위치(SW8), 제2 홀딩 스위치(SW10)가 턴-오프되고, 하이 상태의 제2 제어 신호(CS2)에 의해 피드백 스위치(SW2) 및 제1 홀딩 스위치(SW9)가 턴-온된다. 이러한 출력 기간(OPD)은 데이터 라인(DL) 상 에 입력 전압(Vin)에 수렴하도록 출력 전압(Vout)을 충전하는 충전 기간(C)과, 입력 전압(Vin) 보다 초과 충전된 출력 전압(Vout)의 옵셋 전압을 제거하여 출력 전압(Vout)이 입력 전압(Vin)과 동일하게 유지되게 하는 방전 및 유지 기간(D)으로 구분된다.

우선, 충전 기간(C)에서 비교기(20)가 이전의 리셋 기간(RPD)에서 입력된 입력 전압(Vin)과 피드백된 출력 전압(Vout)을 비교하여 출력 전압(Vout)이 입력 전압(Vin) 보다 낮은 경우 로우 전압을 출력한다. 이때, 하이 상태의 제3 제어 신호(CS3)에 의해 제1 제어 스위치(SW4)가 턴-온, 로우 상태의 제4 제어 신호(CS4)에 의해 제2 제어 스위치(SW5)가 턴-오프, 턴-오프된 제2 제어 스위치(SW5)에 의해 옵셋 제거 스위치(SW7)는 턴-오프된다. 이에 따라, 비교기(20)로부터의 로우 전압은 턴-온된 제1 제어 스위치(SW4)를 통해 출력 스위치(SW6)를 턴-온시킴으로써 고전위 전압(VDD) 공급 라인으로부터 데이터 라인(DL) 쪽으로 충전 전류가 흐르게 된다. 이러한 충전 전류에 의해 출력 전압(Vout)은 상승하면서 입력 전압(Vin)으로 수렴하게 된다. 그리고, 비교기(20)는 출력 전압(Vout)이 입력 전압(Vin)과 같거나 높은 경우 제1 제어 스위치(SW4)를 경유하여 하이 전압을 출력하여 출력 스위치(SW6)를 턴-오프시킴으로써 충전 전류의 경로를 차단하여 데이터 라인(DL)의 충전을 중지시킨다.

이어서, 방전 및 유지 기간(D)에서 비교기(20)에서 출력된 하이 전압은 하이 상태의 제4 제어 신호(CS4)에 의해 턴-온된 제2 출력 스위치(SW5)를 경유하여 옵셋 제거 스위치(SW7)를 턴-온시킨다. 이때, 로우 상태의 제3 제어 신호(CS2)에 의해 제1 제어 스위치(SW4)가 턴-오프, 턴-오프된 제1 제어 스위치(SW4)에 의해 출력 스위치(SW6)는 턴-오프된다. 이에 따라, 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin) 보다 초과 충전되어 옵셋 전압이 발생된 경우, 그 옵셋 전압은 옵셋 제거 스위치(SW7)를 통한 방전 전류에 의해 방전하게 된다. 이에 따라, 옵셋 전압이 제거되어 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin)과 동일하거나 낮아지게 되면 비교기(20)는 턴-온된 제2 제어 스위치(SW5)를 경유하여 로우 전압을 출력함으로써 옵셋 제거 스위치(SW7)를 턴-오프시키고 방전 전류의 경로를 차단한다. 이 결과, 데이터 라인(DL)은 입력 전압(Vin)과 동일한 출력 전압(Vout)을 다음의 리셋 기간(RPD) 이전까지 유지하게 된다.

이와 같이, 도 7에 도시된 아날로그 버퍼는 옵셋 제거 스위치(SW7)에 의해 출력 전압(Vout)의 옵셋 전압을 제거함으로써 외부 변수에 관계없이 안정된 출력 전압(Vout)을 공급할 수 있을 뿐만 아니라 출력 전압(Vout)의 편차를 최소화할 수 있게 된다. 또한, 도 7에 도시된 아날로그 버퍼는 출력 전압(Vout)이 입력 전압(Vin)과 동일해지게 되면, 즉 도 8과 같이 서로 다른 입력 전압(Vin1, Vin2, Vin3) 각각과 동일한 출력 전압(Vout1, Vout2, Vout3)이 데이터 라인(DL)에 충전 완료되면, 출력 스위치(SW6) 및 옵셋 제거 스위치(SW7)가 모두 턴-오프되어 전류 패스가 차단되므로 소비 전력을 최소화할 수 있게 된다. 그리고, 도 9에 도시된 아날로그 버퍼는 데이터 라인(DL)의 충전 경로에 하나의 출력 스위치(SW6), 방전 경로에 하나의 옵셋 제거 스위치(SW7)만을 구비함으로써 충전 시간 및 방전 시간을 단축할 수 있게 된다.

또한, 도 7에 도시된 아날로그 버퍼는 제1 및 제2 캐패시터(C1, C2)의 용량 비(C1/C2)에 따라 출력 전압(Vout)을 조절할 수 있게 된다. 다시 말하여, 비교기(20) 입력단의 캐패시터(C1) 용량을 디지털 데이터를 이용하여 조절하는 경우 아날로그 버퍼는 디지털-아날로그 변환(이하, DAC) 기능도 수행할 수 있게 된다. 예를 들면, 다수의 캐패시터가 제1 캐패시터(C1)와 함께 입력 라인과 제1 인버터(22) 사이에 병렬로 접속되게 하고, 다수의 캐패시터 각각과 직렬로 디지털 데이터의 각 비트에 따라 제어되는 입력 스위치가 접속되게 한다. 그리고, 입력 스위치(SW1)을 포함하는 다수의 입력 스위치들을 데이터의 각 비트에 따라 제어함으로써 비교기(20) 입력단의 캐패시터 용량을 조절하여 출력 전압을 조절하게 된다. 이러한 DAC 기능을 포함하는 아날로그 버퍼가 데이터 드라이버에 구성되는 경우, 아날로그 버퍼의 이전단에 구비되는 메인 DAC부와 함께 DAC 기능을 수행하게 된다. 이 경우, 메인 DAC부는 화소 데이터들 중 상위 비트들을 아날로그 신호로 변환하고, DAC 기능을 포함하는 아날로그 버퍼는 하위 비트들(LSB)을 아날로그 신호로 변환한다. 이를 위하여, 입력 전압(Vin) 및 제2 저전위 전압(VL)은 상기 상위 비트들에 의해 선택된 다수의 감마 전압 레벨들 중 하위 비트들(LSB)에 의해 세분화되어질 감마 전압을 포함하는 상한치 감마 전압과 하한치 감마 전압으로 설정될 수 있다.

이렇게 하위비트들에 따라 비교기(20) 입력단의 캐패시터의 용량을 조절하는 아날로그 버퍼의 DAC부는 본 출원인에 의해 국내특허출원 제2003-100654호의 도 12를 통해 제안한 바와 같다.

도 9는 도 7에 도시된 아날로그 버퍼의 상세 회로 구성을 도시한 것이다.

도 7에 도시된 비교기(20)는 도 9에 도시된 바와 같이 입출력단 사이에 직렬 접속된 짝수개, 즉 제1 및 제2 인버터(22, 24)와, 제1 및 제2 인버터(22, 24) 각각의 입출력단 사이에 접속된 초기화 스위치(SW3)와, 제1 및 제2 인버터(22, 24) 사이에 접속된 커플링 캐패시터(CD)를 구비한다. 여기서, 커플링 캐패시터(CD)는 공정 오차에 따라 제1 및 제2 인버터(22, 24) 각각의 중간 전압(VTH) 간에 편차를 충전함으로써 그로 인한 출력 전압(Vout)의 편차를 최소화할 수 있게 된다.

도 7에 도시된 출력 스위치(SW6)는 PMOS 트랜지스터(PT1)를, 옵셋 제거 스위치(SW7)는 NMOS 트랜지스터(NT1)를, 제1 제어 스위치(SW4)는 제1 CMOS 트랜지스터(CT1)를, 제2 제어 스위치(SW5)는 제2 COMS 트랜지스터(CT2)를 구비한다. 여기서, 제1 COMS 트랜지스터(CT1)는 제3 제어 신호(CS3)에 의해 제어되는 NMOS 트랜지스터와, 반전된 제3 제어 신호(/CS3)에 의해 제어되는 PMOS 트랜지스터가 병렬 접속되어 구성된다. 그리고, 제2 COMS 트랜지스터(CT2)는 제4 제어 신호(CS4)에 의해 제어되는 NMOS 트랜지스터와, 반전된 제4 제어 신호(/CS4)에 의해 제어되는 PMOS 트랜지스터가 병렬 접속되어 구성된다.

이러한 구성을 갖는 아날로그 버퍼를 도 10에 도시된 구동 파형을 참조하여 설명하기로 한다.

우선, 리셋 기간(RPD)에서 하이 상태의 제1 제어 신호(CS1)에 응답하여 입력 스위치(SW1), 초기화 스위치(SW3), 프리차지 스위치(SW8), 제2 홀딩 스위치(SW10)가 턴-온된다. 이에 따라, 비교기(20)가 중간 전압(VTH)으로 초기화되고, 제1 캐 패시터(C1)에는 스위치(SW1)를 경유한 입력 전압(Vin)이 공급된다. 동시에, 데이터 라인(DL)은 턴-온된 프리차지 스위치(SW8)를 통해 입력 전압(Vin) 보다 낮은 제2 저전위 전압(VL)으로 프리차징된다. 이때, 비교기(20)의 불안정한 출력은 로우 상태의 제3 및 제4 제어 신호(CS3, CS4)에 의해 턴-오프된 제1 및 제2 COMS 트랜지스터(CT1, CT2) 각각에 의해 차단되고, PMOS 트랜지스터(PT1) 및 NMOS 트랜지스터(NT1)는 제1 및 제2 COMS 트랜지스터(CT1, CT2) 각각에 의해 턴-오프된다. 이 결과, 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin) 보다 상승하는 경우를 방지할 수 있게 된다.

그 다음, 출력 기간(OPD)에서 로우 상태의 제1 제어 신호(CS1)에 의해 입력 스위치(SW1), 초기화 스위치(SW3), 프리차지 스위치(SW8), 제2 홀딩 스위치(SW10)가 턴-오프되고, 하이 상태의 제2 제어 신호(CS2)에 의해 피드백 스위치(SW2) 및 제1 홀딩 스위치(SW9)가 턴-온된다. 이러한 출력 기간(OPD)은 데이터 라인(DL) 상에 입력 전압(Vin)에 수렴하도록 출력 전압(Vout)을 충전하는 충전 기간(C)과, 입력 전압(Vin) 보다 초과 충전된 출력 전압(Vout)의 옵셋 전압을 제거하여 출력 전압(Vout)이 입력 전압(Vin)과 동일하게 유지되게 하는 방전 및 유지 기간(D)으로 구분된다.

우선, 충전 기간(C)에서 비교기(20)가 이전의 리셋 기간(RPD)에서 입력된 입력 전압(Vin)과 피드백된 출력 전압(Vout)을 비교하여 출력 전압(Vout)이 입력 전압(Vin) 보다 낮은 경우 로우 전압을 출력한다. 이때, 하이 상태의 제3 제어 신호(CS3)에 의해 제1 COMS 트랜지스터(CT1)가 턴-온, 로우 상태의 제4 제어 신호(CS4)에 의해 제2 CMOS 트랜지스터(CT2)가 턴-오프된다. 이에 따라, 비교기(20)로부터의 로우 전압은 턴-온된 제1 CMOS 트랜지스터(CT1)를 통해 PMOS 트랜지스터(PT1)를 턴-온시킴으로써 고전위 전압(VDD) 공급 라인으로부터 데이터 라인(DL) 쪽으로 충전 전류가 흐르게 된다. 이러한 충전 전류에 의해 출력 전압(Vout)은 상승하면서 입력 전압(Vin)으로 수렴하게 된다. 그리고, 비교기(20)는 출력 전압(Vout)이 입력 전압(Vin)과 같거나 높아지는 경우 턴-온된 제1 CMOS 트랜지스터(CT1)를 경유하여 하이 전압을 출력하여 PMOS 트랜지스터(PT1)를 턴-오프시킴으로써 충전 전류의 경로를 차단하여 데이터 라인(DL)의 충전을 중지시킨다.

이어서, 방전 및 유지 기간(D)에서 비교기(20)에서 출력된 하이 전압은 하이 상태의 제4 제어 신호(CS4)에 의해 턴-온된 제2 CMOS 트랜지스터(CT2)를 경유하여 NMOS 트랜지스터(NT1)를 턴-온시킨다. 이때, 로우 상태의 제3 제어 신호(CS2)에 의해 제1 CMOS 트랜지스터(CT1)가 턴-오프, 턴-오프된 제1 CMOS 트랜지스터(CT1)에 의해 PMOS 트랜지스터(PT1)는 턴-오프된다. 이에 따라, 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin) 보다 초과 충전되어 옵셋 전압이 발생된 경우, 그 옵셋 전압은 NMOS 트랜지스터(NT1)를 통한 방전 전류에 의해 방전하게 된다. 이에 따라, 옵셋 전압이 제거되어 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin)과 동일하거나 낮아지게 되면 비교기(20)는 턴-온된 제2 COMS 트랜지스터(CT2)를 경유하여 로우 전압을 출력함으로써 NMOS 트랜지스터(NT2)를 턴-오프시키고 방전 전류의 경로를 차단한다. 이 결과, 데이터 라인(DL)은 입력 전압(Vin)과 동일한 출력 전압(Vout)을 다음의 리셋 기간(RPD) 이전까지 유지하게 된 다.

도 11은 도 7에 도시된 아날로그 버퍼의 다른 상세 회로를 도시한 것이다.

도 11에 도시된 아날로그 버퍼는 도 9에 도시된 아날로그 버퍼와 대비하여 제1 및 제2 인버터(22, 24) 사이에 커플링 캐패시터(CD)를 제거하고, 제2 인버터(24)의 입출력단 사이에 초기화 스위치(SW3) 대신 발진 방지용 캐패시터(COS)를 구비하는 것을 제외하고는 동일한 구성 요소들을 구비한다. 이에 따라, 중복되는 구성 요소들 및 그의 동작에 대한 상세한 설명은 생략하기로 한다.

도 12는 본 발명의 제2 실시 예에 따른 아날로그 버퍼를 도시한 회로도이고, 도 13은 그의 구동 파형도이다.

도 12에 도시된 아날로그 버퍼는 도 7에 도시된 아날로그 버퍼와 대비하여 출력 스위치(SW6)의 제어 전극을 제3 제어 신호(CS3)에 따라 고전위 전압(VDD)으로 고정시키기 위한 제3 홀딩 스위치(SW11)와, 옵셋 제거 스위치(SW7)의 제어 전극을 제4 제어 신호(CS4)에 따라 저전위 전압(VSS)으로 고정시키기 위한 제4 홀딩 스위치(SW12)를 추가로 구비하는 것을 제외하고는 동일한 구성 요소들을 구비한다. 따라서, 중복되는 구성 요소들에 대한 상세한 설명은 생략하기로 한다.

제3 홀딩 스위치(SW11)는 출력 스위치(SW6)가 턴-오프되는 기간, 즉 리셋 기간(RPD) 및 출력 기간(OPD) 중 방전 및 유지 기간(D)에서 확실하게 턴-오프되도록 출력 스위치(SW6)의 제어 전극에 고전위 전압(VDD)를 공급한다. 다시 말하여, 제3 홀딩 스위치(SW11)는 출력 스위치(SW6)의 제어 전극이 턴-오프 기간에서 플로팅되는 것을 방지하여 출력 전압(Vout)의 불안정해지는 것을 방지할 수 있게 된다.

제4 홀딩 스위치(SW12)는 옵셋 제거 스위치(SW7)가 턴-오프되는 기간, 즉 리셋 기간(RPD) 및 출력 기간(OPD) 중 충전 기간(C)에서 확실하게 턴-오프되도록 옵셋 제거 스위치(SW7)의 제어 전극에 저전위 전압(VDD)를 공급한다. 다시 말하여, 제4 홀딩 스위치(SW12)는 옵셋 제거 스위치(SW7)의 제어 전극이 턴-오프 기간에서 플로팅되는 것을 방지하여 출력 전압(Vout)의 불안정해지는 것을 방지할 수 있게 된다.

우선, 리셋 기간(RPD)에서 하이 상태의 제1 제어 신호(CS1)에 응답하여 입력 스위치(SW1), 초기화 스위치(SW3), 프리차지 스위치(SW8), 제1 홀딩 스위치(SW10)가 턴-온된다. 이에 따라, 비교기(20)가 중간 전압(VTH)으로 초기화되고, 제1 캐패시터(C1)에는 입력 스위치(SW1)를 경유한 입력 전압(Vin)이 공급된다. 동시에, 데이터 라인(DL)은 턴-온된 프리차지 스위치(SW8)를 통해 입력 전압(Vin) 보다 낮은 전압(VL)으로 프리차징된다. 이때, 출력 스위치(SW6)는 그의 게이트 전극에 로우 상태의 제3 제어 신호(CS3)에 의해 턴-온된 제1 홀딩 스위치(SW9)를 통해 고전위 전압(VDD)이 공급되므로 확실히 턴-오프된다. 또한, 옵셋 제거 스위치(SW7)는 그의 게이트 전극에 하이 상태의 제4 제어 신호(CS4)에 의해 턴-온된 제2 홀딩 스위치(SW10)를 통해 저전위 전압(VSS)이 공급되므로 확실히 턴-오프된다. 이 결과, 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin) 보다 상승하는 경우를 방지할 수 있게 된다.

우선, 충전 기간(C)에서 비교기(20)가 이전의 리셋 기간(RPD)에서 입력된 입력 전압(Vin)과 피드백된 출력 전압(Vout)을 비교하여 출력 전압(Vout)이 입력 전압(Vin) 보다 낮은 경우 로우 전압을 출력한다. 이때, 하이 상태의 제3 제어 신호(CS3)에 의해 제1 제어 스위치(SW4)가 턴-온, 제1 홀딩 스위치(SW9)는 턴-오프되고, 하이 상태를 유지하는 제4 제어 신호(CS4)에 의해 제2 제어 스위치(SW5)는 턴-오프, 제2 홀딩 스위치(SW10)는 턴-온 상태를 유지한다. 그리고, 턴-온 상태를 유지하는 제2 홀딩 스위치(SW10)를 통해 공급된 저전위 전압(VSS)에 의해 옵셋 제거 스위치(SW7)는 확실히 턴-오프된 상태를 유지한다. 이에 따라, 비교기(20)로부터의 로우 전압은 턴-온된 제1 제어 스위치(SW4)를 통해 출력 스위치(SW6)를 턴-온시킴으로써 고전위 전압(VDD) 공급 라인으로부터 데이터 라인(DL) 쪽으로 충전 전류가 흐르게 된다. 이러한 충전 전류에 의해 출력 전압(Vout)은 상승하면서 입력 전압(Vin)으로 수렴하게 된다. 그리고, 비교기(20)는 출력 전압(Vout)이 입력 전 압(Vin)과 같거나 높아지는 경우 턴-온된 제1 제어 스위치(SW4)를 경유하여 하이 전압을 출력하여 출력 스위치(SW6)를 턴-오프시킴으로써 충전 전류의 경로를 차단하여 데이터 라인(DL)의 충전을 중지시킨다.

이어서, 방전 및 유지 기간(D)에서 비교기(20)에서 출력된 하이 전압은 하이 상태의 제4 제어 신호(CS4)에 의해 턴-온된 제2 제어 스위치(SW5)를 경유하여 옵셋 제거 스위치(SW7)를 턴-온시킨다. 이때, 로우 상태의 제3 제어 신호(CS2)에 의해 제1 제어 스위치(SW4)가 턴-오프, 제3 홀딩 스위치(SW11)는 턴-온, 로우 상태의 제4 제어 신호(CS4)에 의해 제4 홀딩 스위치(SW12)가 턴-오프된다. 그리고, 턴-온된 제3 홀딩 스위치(SW11)를 통해 공급된 고전위 전압(VDD)에 의해 출력 스위치(SW6)는 턴-오프된다. 이에 따라, 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin) 보다 초과 충전되어 옵셋 전압이 발생된 경우, 그 옵셋 전압은 옵셋 제거 스위치(SW7)를 통한 방전 전류에 의해 방전하게 된다. 이에 따라, 옵셋 전압이 제거되어 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin)과 동일하거나 낮아지게 되면 비교기(20)는 제2 제어 스위치(SW5)를 경유하여 로우 전압을 출력함으로써 옵셋 제거 스위치(SW7)를 턴-오프시키고 방전 전류의 경로를 차단한다. 이 결과, 데이터 라인(DL)은 입력 전압(Vin)과 동일한 출력 전압(Vout)을 다음의 리셋 기간(RPD) 이전까지 유지하게 된다.

도 14는 도 12에 도시된 아날로그 버퍼의 상세 회로 구성을 도시한 것이다.

도 12에 도시된 비교기(20)는 도 14에 도시된 바와 같이 입출력단 사이에 직렬 접속된 짝수개, 즉 제1 및 제2 인버터(22, 24)와, 제1 및 제2 인버터(22, 24) 각각의 입출력단 사이에 접속된 초기화 스위치(SW3)와, 제1 및 제2 인버터(22, 24) 사이에 접속된 커플링 캐패시터(CD)를 구비한다. 여기서, 커플링 캐패시터(CD)는 공정 오차에 따라 제1 및 제2 인버터(22, 24) 각각의 중간 전압(VTH) 간에 편차를 충전함으로써 그로 인한 출력 전압(Vout)의 편차를 최소화할 수 있게 된다.

도 12에 도시된 출력 스위치(SW6)는 제1 PMOS 트랜지스터(PT1)를, 옵셋 제거 스위치(SW7)는 제1 NMOS 트랜지스터(NT1)를, 제1 제어 스위치(SW4)는 제2 NMOS 트랜지스터(NT2)를, 제2 제어 스위치(SW5)는 제2 POMS 트랜지스터(PT2)를, 제3 홀딩 스위치(SW11)는 제3 PMOS 트랜지스터(PT3)를, 제4 홀딩 스위치(SW12)는 제3 NMOS 트랜지스터(NT3)를 구비한다.

이러한 구성을 갖는 아날로그 버퍼를 도 15에 도시된 구동 파형을 참조하여 설명하기로 한다.

우선, 리셋 기간(RPD)에서 하이 상태의 제1 제어 신호(CS1)에 응답하여 입력 스위치(SW1), 초기화 스위치(SW3), 프리차지 스위치(SW8), 제2 홀딩 스위치(SW10)가 턴-온된다. 이에 따라, 비교기(20)가 중간 전압(VTH)으로 초기화되고, 제1 캐패시터(C1)에는 스위치(SW1)를 경유한 입력 전압(Vin)이 공급된다. 동시에, 데이터 라인(DL)은 턴-온된 프리차지 스위치(SW8)를 통해 입력 전압(Vin) 보다 낮은 제2 저전위 전압(VL)으로 프리차징된다. 이때, 제1 PMOS 트랜지스터(PT1)는 그의 게이트 전극에 로우 상태의 제3 제어 신호(CS3)에 의해 턴-온된 제3 PMOS 트랜지스터(PT3)를 통해 고전위 전압(VDD)이 공급되므로 확실히 턴-오프된다. 또한, 제1 NMOS 트랜지스터(NT1)는 그의 게이트 전극에 하이 상태의 제4 제어 신호(CS4)에 의 해 턴-온된 제3 NMOS 트랜지스터(NT3)를 통해 저전위 전압(VSS)이 공급되므로 확실히 턴-오프된다. 이 결과, 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin) 보다 상승하는 경우를 방지할 수 있게 된다.

우선, 충전 기간(C)에서 비교기(20)가 이전의 리셋 기간(RPD)에서 입력된 입력 전압(Vin)과 피드백된 출력 전압(Vout)을 비교하여 출력 전압(Vout)이 입력 전압(Vin) 보다 낮은 경우 로우 전압을 출력한다. 이때, 하이 상태의 제3 제어 신호(CS3)에 의해 제2 NOMS 트랜지스터(NT2)가 턴-온, 제3 PMOS 트랜지스터(PT3)는 턴-오프되고, 하이 상태를 유지하는 제4 제어 신호(CS4)에 의해 제2 PMOS 트랜지스터(PT2)가 턴-오프, 제3 NMOS 트랜지스터(NT3)는 턴-온 상태를 유지한다. 그리고, 턴-온 상태를 유지하는 제3 NMOS 트랜지스터(NT3)를 통해 공급된 저전위 전압(VSS)에 의해 제1 NMOS 트랜지스터(NT1)는 확실히 턴-오프된 상태를 유지한다. 이에 따라, 비교기(20)로부터의 로우 전압은 턴-온된 제2 NMOS 트랜지스터(NT1)를 통해 제1 PMOS 트랜지스터(PT1)를 턴-온시킴으로써 고전위 전압(VDD) 공급 라인으로부터 데이터 라인(DL) 쪽으로 충전 전류가 흐르게 된다. 이러한 충전 전류에 의해 출력 전압(Vout)은 상승하면서 입력 전압(Vin)으로 수렴하게 된다. 그리고, 비교기(20)는 출력 전압(Vout)이 입력 전압(Vin)과 같거나 높아지는 경우 턴-온된 제2 NMOS 트랜지스터(NT2)를 경유하여 하이 전압을 출력하여 제1 PMOS 트랜지스터(PT1)를 턴-오프시킴으로써 충전 전류의 경로를 차단하여 데이터 라인(DL)의 충전을 중지시킨다.

이어서, 방전 및 유지 기간(D)에서 비교기(20)에서 출력된 하이 전압은 하이 상태의 제4 제어 신호(CS4)에 의해 턴-온된 제2 PMOS 트랜지스터(PT2)를 경유하여 제1 NMOS 트랜지스터(NT1)를 턴-온시킨다. 이때, 로우 상태의 제3 제어 신호(CS3)에 의해 제2 NMOS 트랜지스터(NT2)가 턴-오프, 제3 PMOS 트랜지스터(PT3)는 턴-온, 로우 상태의 제4 제어 신호(CS4)에 의해 제3 NMOS 트랜지스터(NT3)가 턴-오프된다. 그리고, 턴-온된 제3 PMOS 트랜지스터(PT3) 통해 공급된 고전위 전압(VDD)에 의해 제1 PMOS 트랜지스터(PT1)는 턴-오프된다. 이에 따라, 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin) 보다 초과 충전되어 옵셋 전압이 발생된 경우, 그 옵셋 전압은 턴-온된 제1 NMOS 트랜지스터(NT1)를 통한 방전 전류에 의해 방전하게 된다. 이에 따라, 옵셋 전압이 제거되어 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin)과 동일하거나 낮아지게 되면 비교기(20)는 턴-온된 제2 PMOS 트랜지스터(PT2)를 경유하여 로우 전압을 출력함으로써 제1 NMOS 트랜지스터(NT1)를 턴-오프시키고 방전 전류의 경로를 차단한다. 이 결과, 데이터 라인(DL)은 입력 전 압(Vin)과 동일한 출력 전압(Vout)을 다음의 리셋 기간(RPD) 이전까지 유지하게 된다.

도 16은 도 12에 도시된 아날로그 버퍼의 다른 상세 회로를 도시한 것이다.

도 16에 도시된 아날로그 버퍼는 도 14에 도시된 아날로그 버퍼와 대비하여 제1 및 제2 인버터(22, 24) 사이에 커플링 캐패시터(CD)를 제거하고, 제2 인버터(24)의 입출력단 사이에 초기화 스위치(SW3) 대신 발진 방지용 캐패시터(COS)를 구비하는 것을 제외하고는 동일한 구성 요소들을 구비한다. 이에 따라, 중복되는 구성 요소들 및 그의 동작에 대한 상세한 설명은 생략하기로 한다.

상술한 바와 같이, 본 발명에 따른 아날로그 버퍼 및 그의 구동 방법은 옵셋 제거 스위치에 의해 출력 전압의 옵셋 전압을 제거함으로써 외부 변수에 관계없이 안정된 출력 전압을 공급할 수 있을 뿐만 아니라 출력 전압의 편차를 최소화할 수 있게 된다.

또한, 본 발명에 따른 아날로그 버퍼 및 그의 구동 방법은 출력 전압이 입력 전압과 동일해지게 되면 출력 스위치 및 옵셋 제거 스위치가 모두 턴-오프되어 전류 경로가 차단되므로 소비 전력을 최소화할 수 있게 된다.

또한, 본 발명에 따른 아날로그 버퍼 및 그의 구동 방법은 데이터 라인의 충전 경로에 하나의 출력 스위치, 방전 경로에 하나의 옵셋 제거 스위치만을 구비함으로써 충전 시간 및 방전 시간을 단축할 수 있게 된다.

또한, 본 발명에 따른 아날로그 버퍼 및 그의 구동 방법은 출력 스위치 및 옵셋 제거 스위치를 각각의 턴-오프 구간에서 제어 전극이 플로팅되는 것을 방지하여 확실하게 턴-오프시킴으로써 출력 전압이 불안정해지는 것을 방지할 수 있게 된다.

나아가, 본 발명에 따른 아날로그 버퍼 및 그의 구동 방법은 입력 라인에 접속되는 제1 캐패시터와 피드백 라인에 접속되는 제2 캐패시터의 용량 비에 따라 출력 전압을 조절할 수 있게 된다. 이때, 입력 라인측의 제1 캐패시터 용량을 디지털 데이터에 따라 가변시키는 경우 DAC 기능도 병행할 수 있게 되므로 데이터 드라이버의 회로 구성을 단순화시킬 수 있게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims

제1 제어 신호에 응답하여 리셋 기간에서 입력 전압을 공급하는 입력 스위치와;

제2 제어 신호에 응답하여 출력 기간에서 출력 전압을 피드백시키는 피드백 스위치와;

상기 출력 기간에서 입력 전압과 피드백된 출력 전압을 비교하는 비교기와;

상기 비교기의 출력에 따라 제1 구동 전압을 이용하여 상기 출력 기간에서 출력 라인 상의 상기 출력 전압이 상기 입력 전압으로 수렴하게 하는 출력 스위치와;

상기 비교기의 출력에 따라 제2 구동 전압을 이용하여 상기 출력 기간에서 상기 출력 전압과 상기 입력 전압간의 옵셋 전압을 상기 출력 라인 상에서 제거하는 옵셋 제거 스위치와;

제3 제어 신호에 응답하여 상기 비교기의 출력을 상기 출력 기간 중 제1 기간에만 상기 출력 스위치의 제어 전극으로 공급하는 제1 제어 스위치와;

제4 제어 신호에 응답하여 상기 비교기의 출력을 상기 출력 기간 중 제2 기간에만 상기 옵셋 제거 스위치의 제어 전극으로 공급하는 제2 제어 스위치와;

상기 제1 제어 신호에 응답하여 상기 리셋 기간에서 상기 출력 라인의 전압을 제3 구동 전압으로 프리차징 시키기 위한 프리차지 스위치와;

상기 입력 스위치와 상기 비교기의 입력단 사이에 접속된 제1 캐패시터와;

상기 피드백 스위치와 상기 비교기의 입력단 사이에 직렬 접속된 제2 캐패시터를 구비하고,

상기 제1 및 제2 캐패시터의 용량 비(C1/C2)에 따라 상기 출력 전압을 가변시키는 것을 특징으로 하는 아날로그 버퍼.
제 1 항에 있어서,

상기 제2 제어 신호에 따라 상기 제1 캐패시터의 입력단을 상기 제3 구동 전압으로 고정시키기 위한 제1 홀딩 스위치와;

상기 제1 제어 신호에 따라 상기 제2 캐패시터의 일측을 상기 제3 구동 전압으로 고정시키기 위한 제2 홀딩 스위치를 추가로 구비하는 것을 특징으로 하는 아날로그 버퍼.
제 2 항에 있어서,

상기 비교기는

상기 입력 스위치에 직렬 접속된 짝수개의 인버터를 구비하는 것을 특징으로 하는 아날로그 버퍼.
제 3 항에 있어서,

상기 짝수개의 인버터 중 출력단의 인버터는 그의 입출력단 사이에 발진 방지용 캐패시터를 추가로 구비하는 것을 특징으로 하는 아날로그 버퍼.
제 3 항에 있어서,

상기 짝수개의 인버터 사이에 접속된 커플링 캐패시터를 추가로 구비하는 것을 특징으로 하는 아날로그 버퍼.
제 3 항에 있어서,

상기 짝수개의 인버터 중 적어도 하나의 인버터의 그의 입출력단 사이에 접속되어 상기 제1 제어 신호에 따라 제어되는 초기화 스위치를 추가로 구비하는 것을 특징으로 하는 아날로그 버퍼.
제 1 항에 있어서,

상기 출력 스위치는 상기 제1 구동 전압 공급 라인과 상기 출력 라인 사이의 충전 경로와, 그 충전 경로를 상기 제1 제어 스위치를 경유한 상기 비교기의 출력에 따라 제어하는 제어 전극을 갖는 P형 트랜지스터를,

상기 옵셋 제거 스위치는 상기 출력 라인과 상기 제2 구동 전압 공급 라인 사이의 방전 경로와, 그 방전 경로를 경유한 상기 비교기의 출력에 따라 제어하는 제어 전극을 갖는 N형 트래지스터를 구비하는 것을 특징으로 하는 아날로그 버퍼.
제 1 항에 있어서,

상기 제1 제어 스위치는 제1 CMOS 트랜지스터를, 상기 제2 제어 스위치는 제2 CMOS 트랜지스터를 구비하는 것을 특징으로 하는 아날로그 버퍼.
제 1 항에 있어서,

상기 제1 제어 스위치는 제2 NMOS 트랜지스터를, 상기 제2 제어 스위치는 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 아날로그 버퍼.
제 2 항에 있어서,

상기 출력 스위치의 턴-오프 기간에서 그의 제어 전극이 상기 제1 구동 전압으로 고정되게 하는 제3 홀딩 스위치와;

상기 옵셋 제거 스위치의 턴-오프 기간에서 그의 제어 전극이 상기 제2 구동 전압으로 고정되게 하는 제4 홀딩 스위치를 추가로 구비하는 것을 특징으로 하는 아날로그 버퍼.
제 10 항에 있어서,

상기 제1 홀딩 스위치는 상기 제2 제어 신호에 의해 제어되는 제3 PMOS 트랜지스터를, 상기 제2 홀딩 스위치는 상기 제1 제어 신호에 의해 제어되는 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 아날로그 버퍼.
제 10 항에 있어서,

상기 출력 스위치의 턴-오프 기간은 상기 리셋 기간 및 상기 출력 기간의 제2 기간을,

상기 옵셋 제거 스위치의 턴-오프 기간은 상기 리셋 기간 및 상기 출력 기간의 제1 기간을 포함하는 것을 특징으로 하는 아날로그 버퍼.
제 1 항에 있어서,

상기 제3 구동 전압은 상기 입력 전압 보다 낮은 전압으로 설정된 것을 특징으로 하는 아날로그 버퍼.
제 1 항에 있어서,

상기 옵셋 제거 스위치는 상기 제2 기간 중 상기 출력 전압이 상기 입력 전압과 동일해지게 되면 상기 제2 제어 스위치를 경유한 상기 비교기의 제어에 따라 턴-오프되어 상기 출력 전압이 다음의 리셋 기간 이전까지 유지되게 하는 것을 특징으로 하는 아날로그 버퍼.
제 1 항에 있어서,

상기 제1 구동 전압으로는 고전위 전압이, 상기 제2 구동 전압으로는 저전위 전압이 공급되는 것을 특징으로 하는 아날로그 버퍼.
상기 제 1 항에 기재된 아날로그 버퍼의 구동 방법에 있어서,

상기 리셋 기간에서 상기 입력 전압이 초기화된 비교기의 입력단에 공급되고, 상기 프리차지 스위치를 통해 상기 제2 구동 전압이 상기 출력 라인 상에 프리차지되게 하는 단계와;

상기 출력 기간 중 제1 기간에서 상기 제1 제어 스위치를 경유한 상기 비교기의 출력에 따라 상기 출력 스위치를 통해 상기 출력 전압이 상기 입력 전압*상기 제1 및 제2 캐패시터의 용량 비(이하, Vin*(C1/C2))에 수렴하게 하는 단계와;

상기 출력 기간 중 제2 기간에서 상기 제2 제어 스위치를 경유한 상기 비교기의 출력에 따라 상기 옵셋 제거 스위치를 통해 상기 출력 전압과 상기 Vin*(C1/C2) 사이의 옵셋 전압을 제거하는 단계와;

상기 출력 기간 중 제3 기간에서 상기 제2 제어 스위치를 경유한 상기 비교기의 출력에 따라 상기 옵셋 제거부의 전류 경로를 차단하여 상기 Vin*(C1/C2)과 동일한 출력 전압이 상기 출력 라인 상에서 다음 리셋 기간 이전까지 유지되게 하는 단계를 포함하는 것을 특징으로 하는 아날로그 버퍼의 구동 방법.
제 16 항에 있어서

상기 제1 기간은

상기 출력 스위치가 P형 트랜지스터를 이용하여 상기 제1 구동 전압 공급 라인과 상기 출력 라인 사이의 충전 경로를 형성하는 단계를 포함하는 것을 특징으로 하는 아날로그 버퍼의 구동 방법.
제 16 항에 있어서,

상기 제2 기간은

상기 옵셋 제거 스위치가 N형 트랜지스터를 이용하여 상기 출력 라인과 상기 제2 구동 전압 공급 라인 사이의 방전 경로를 형성하는 단계를 포함하는 것을 특징으로 하는 아날로그 버퍼의 구동 방법.
제 16 항에 있어서

상기 리셋 기간과 상기 제2 및 제3 기간에서 상기 출력 스위치의 제어 전극에 상기 제1 구동 전압을 공급하여 그 출력 스위치를 턴-오프시키는 단계와;

상기 리셋 기간과 상기 제1 기간에서 상기 옵셋 제거 스위치의 제어 전극에 상기 제2 구동 전압을 공급하여 그 옵셋 제거 스위치를 턴-오프시키는 단계를 더 포함하는 것을 특징으로 하는 아날로그 버퍼의 구동 방법.