KR101073135B1 - Method for forming fine pattern in semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 본 발명에 의한 반도체 소자의 미세 패턴 형성 방법은, 피식각층 상에 식각 정지막 및 희생막을 순차적으로 형성하는 단계; 상기 식각 정지막에서 식각이 정지되도록 상기 희생막을 선택적으로 식각하여 희생막 패턴을 형성하는 단계; 상기 희생막 패턴의 양측벽에 스페이서를 형성하는 단계; 상기 희생막 패턴 및 상기 스페이서에 의해 노출되는 상기 식각 정지막 상에 보호막을 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 상기 보호막을 제거하는 단계; 및 상기 스페이서를 식각 베리어로 상기 식각 정지막 및 상기 피식각층을 순차적으로 식각하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 미세 패턴 형성 방법은, 한번의 포토리소그라피 공정 수행으로도 더블 패터닝 기술과 같은 정도의 미세 패턴을 구현할 수 있어 패턴의 선폭 균일성 확보 및 비용 절감이 가능하다. The present invention relates to a method for forming a fine pattern of a semiconductor device, the method of forming a fine pattern of a semiconductor device according to the present invention comprises the steps of sequentially forming an etch stop film and a sacrificial film on the etched layer; Forming a sacrificial layer pattern by selectively etching the sacrificial layer to stop etching in the etch stop layer; Forming spacers on both sidewalls of the sacrificial layer pattern; Forming a passivation layer on the etch stop layer exposed by the sacrificial layer pattern and the spacer; Removing the sacrificial layer pattern; Removing the protective film; And sequentially etching the etch stop layer and the etched layer using the spacer as an etch barrier. The method of forming a fine pattern of a semiconductor device according to the present invention as described above includes double patterning even after performing a single photolithography process. The fine pattern of the same degree as the technology can be implemented to secure the line width uniformity of the pattern and reduce the cost.

미세 패턴, 더블 패터닝, 오버레이, 희생막, 스페이서, 단차, 보호막 Fine pattern, double patterning, overlay, sacrificial layer, spacer, step, protective film

Description

반도체 소자의 미세 패턴 형성 방법{METHOD FOR FORMING FINE PATTERN IN SEMICONDUCTOR DEVICE}METHOD FOR FORMING FINE PATTERN IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.TECHNICAL FIELD This invention relates to the manufacturing technique of a semiconductor element. Specifically, It is related with the manufacturing method of the fine pattern of a semiconductor element.

반도체 소자가 고집적화됨에 따라 패턴의 미세화는 필수적으로 요구되고 있으나, 현재까지 개발된 노광 장비의 해상도(resolution) 한계로 인하여 40nm 이하의 미세 패턴을 갖는 소자를 구현하는 것은 어려운 실정이다.As semiconductor devices are highly integrated, pattern refinement is indispensable. However, due to the resolution limit of exposure equipment developed to date, it is difficult to implement a device having a fine pattern of 40 nm or less.

이러한 문제를 해결하기 위하여 최근 2번의 포토리소그라피(photolithography) 공정을 이용하여 미세 패턴을 형성하는 더블 패터닝(double patterning) 기술이 제안되었다. 이하, 도1a 내지 도1d를 참조하여 더블 패터닝 기술을 좀더 상세히 설명하기로 한다.In order to solve this problem, a double patterning technique for forming a fine pattern using two photolithography processes has recently been proposed. Hereinafter, the double patterning technique will be described in more detail with reference to FIGS. 1A to 1D.

도1a 내지 도1d는 종래 기술에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 공정 단면도이다.1A to 1D are cross-sectional views illustrating a method of forming a fine pattern of a semiconductor device according to the prior art.

도1a에 도시된 바와 같이, 피식각층(10) 상에 제1 하드마스크(11) 및 제2 하드마스크(12)를 순차적으로 형성한다.As shown in FIG. 1A, the first hard mask 11 and the second hard mask 12 are sequentially formed on the etched layer 10.

이어서, 제2 하드마스크(12) 상에 제1 포토레지스트를 도포하고, 노광 및 현상 공정으로 제1 포토레지스트를 패터닝하여 제1 포토레지스트 패턴(13)을 형성한다. 여기서, 제1 포토레지스트 패턴(13)은 노광 한계 수준의 선폭을 가질 수 있다.Subsequently, the first photoresist is applied on the second hard mask 12, and the first photoresist is patterned by an exposure and development process to form the first photoresist pattern 13. Here, the first photoresist pattern 13 may have a line width of an exposure limit level.

도1b에 도시된 바와 같이, 제1 포토레지스트 패턴(13)을 식각 베리어로 제2 하드마스크(12)를 식각하여 제2 하드마스크 패턴(12a)을 형성한다. 여기서, 제1 포토레지스트 패턴(13)은 제2 하드마스크 패턴(12a) 형성 과정에서 제거되거나, 또는 후속 공정으로 별도로 제거될 수 있다.As shown in FIG. 1B, the second hard mask 12 is etched using the first photoresist pattern 13 as an etching barrier to form a second hard mask pattern 12a. Here, the first photoresist pattern 13 may be removed in the process of forming the second hard mask pattern 12a or may be separately removed in a subsequent process.

도1c에 도시된 바와 같이, 제2 하드마스크 패턴(12a)이 형성된 결과물의 전체 구조 상에 제2 포토레지스트를 도포하고, 노광 및 현상 공정으로 제2 포토레지스트를 패터닝하여 제2 하드마스크 패턴(12a) 사이에 제2 포토레지스트 패턴(14)을 형성한다. 제2 포토레지스트 패턴(14)도 노광 한계 수준의 선폭을 가질 수 있다.As shown in FIG. 1C, a second photoresist is coated on the entire structure of the resultant on which the second hard mask pattern 12a is formed, and the second photoresist is patterned by an exposure and development process to form a second hardmask pattern ( The second photoresist pattern 14 is formed between 12a). The second photoresist pattern 14 may also have a line width of an exposure limit level.

도1d에 도시된 바와 같이, 제2 하드마스크 패턴(12a) 및 제2 포토레지스트 패턴(14)을 식각 베리어로 제1 하드마스크(11)를 식각하여 제1 하드마스크 패턴(11a)을 형성한다. 여기서, 제2 하드마스크 패턴(12a) 및 제2 포토레지스트 패턴(14)은 제1 하드마스크 패턴(11a) 형성 과정에서 제거되거나, 또는 후속 공정으로 별도로 제거될 수 있다. As shown in FIG. 1D, the first hard mask 11 is etched using the second hard mask pattern 12a and the second photoresist pattern 14 as an etch barrier to form the first hard mask pattern 11a. . Here, the second hard mask pattern 12a and the second photoresist pattern 14 may be removed in the process of forming the first hard mask pattern 11a or separately removed in a subsequent process.

이어서, 본 도면에는 도시되지 않았으나, 제1 하드마스크 패턴(11a)을 식각 베리어로 피식각층(10)을 식각하여 피식각층(10) 패턴을 형성한다. Subsequently, although not shown in the drawing, the etching target layer 10 is etched using the first hard mask pattern 11a as an etching barrier to form the etching target layer 10 pattern.

이와 같이, 2번의 포토리소그라피 공정을 이용하여 피식각층 패턴을 형성하기 때문에, 노광 장비의 한계에도 불구하고 미세 선폭을 갖는 피식각층 패턴을 형성할 수 있다.As described above, since the etching target layer pattern is formed by using the two photolithography processes, the etching target layer pattern having a fine line width can be formed despite the limitation of the exposure equipment.

그러나, 이러한 더블 패터닝 기술은 다음과 같은 문제점을 갖는다.However, this double patterning technique has the following problems.

피식각층 패턴의 선폭 균일성(uniformity)을 확보하기 위해서는 제1 포토레지스트 패턴(13)과 제2 포토레지스트 패턴(14)의 오버레이 정확도(overlay accuracy)가 확보되어야 한다. 이는 다시 말하면, 제2 포토레지스트 패턴(14)이 제1 포토레지스트 패턴(13) 사이의 스페이스(space)를 거의 동일 부분으로 양분하는 위치에 형성되어야 함을 의미한다. 그러나, 현재의 노광 장비로는 이들 위치를 정확히 제어하기가 어려운 문제점이 있다. In order to secure the line width uniformity of the etched layer pattern, an overlay accuracy of the first photoresist pattern 13 and the second photoresist pattern 14 should be secured. In other words, this means that the second photoresist pattern 14 should be formed at a position dividing the space between the first photoresist pattern 13 into approximately equal parts. However, current exposure equipment has a problem that it is difficult to accurately control these positions.

또한, 두번의 포토리소그라피 공정을 수행하는 것은 비용 증가의 원인이 된다.In addition, carrying out two photolithography processes causes increased costs.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 한번의 포토리소그라피 공정 수행으로도 더블 패터닝 기술과 같은 정도의 미세 패턴을 구현할 수 있어 패턴의 선폭 균일성 확보 및 비용 절감이 가능한 반도체 소자의 미세 패턴 형성 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems of the prior art, and can implement a fine pattern of the same degree as the double patterning technology even after performing a single photolithography process, thereby ensuring the uniformity of the line width and reducing the cost of the semiconductor. It is an object of the present invention to provide a method for forming a fine pattern of a device.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 미세 패턴 형성 방법은, 피식각층 상에 식각 정지막 및 희생막을 순차적으로 형성하는 단계; 상기 식각 정지막에서 식각이 정지되도록 상기 희생막을 선택적으로 식각하여 희생막 패턴을 형성하는 단계; 상기 희생막 패턴의 양측벽에 스페이서를 형성하는 단계; 상기 희생막 패턴 및 상기 스페이서에 의해 노출되는 상기 식각 정지막 상에 보호막을 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 상기 보호막을 제거하는 단계; 및 상기 스페이서를 식각 베리어로 상기 식각 정지막 및 상기 피식각층을 순차적으로 식각하는 단계를 포함한다.The method of forming a fine pattern of a semiconductor device of the present invention for achieving the above object comprises the steps of sequentially forming an etch stop film and a sacrificial film on the etched layer; Forming a sacrificial layer pattern by selectively etching the sacrificial layer to stop etching in the etch stop layer; Forming spacers on both sidewalls of the sacrificial layer pattern; Forming a passivation layer on the etch stop layer exposed by the sacrificial layer pattern and the spacer; Removing the sacrificial layer pattern; Removing the protective film; And sequentially etching the etch stop layer and the etched layer using the spacer as an etch barrier.

상술한 본 발명에 의한 반도체 소자의 미세 패턴 형성 방법은, 한번의 포토리소그라피 공정 수행으로도 더블 패터닝 기술과 같은 정도의 미세 패턴을 구현할 수 있어 패턴의 선폭 균일성 확보 및 비용 절감이 가능하다. In the method of forming a fine pattern of a semiconductor device according to the present invention described above, even after performing a single photolithography process, a fine pattern having the same degree as a double patterning technology can be realized, thereby ensuring uniformity of line width and cost reduction.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. do.

도2a 내지 도2g는 본 발명의 일실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 공정 단면도이다.2A to 2G are cross-sectional views illustrating a method of forming a fine pattern of a semiconductor device in accordance with an embodiment of the present invention.

도2a에 도시된 바와 같이, 피식각층(20) 상에 하드마스크(21)를 형성한다. 이때, 하드마스크(21)는 후속 피식각층(20) 식각시 식각 베리어로 작용하는 것으로서 비정질 탄소막으로 이루어지는 것이 바람직하다.As shown in FIG. 2A, a hard mask 21 is formed on the etched layer 20. In this case, the hard mask 21 acts as an etching barrier during the subsequent etching of the etching layer 20, and is preferably made of an amorphous carbon film.

이어서, 하드마스크(21) 상에 식각 정지막(22)을 형성한다. 식각 정지막(22)은 질화막 또는 SiON막으로 이루어지는 것이 바람직하다. 이때, 식각 정지막(22)은 후속 희생막 식각시 또는 후속 스페이서 식각시 식각 정지를 위한 것이다. 아울러, 후속 하드마스크(21)의 식각시 식각 베리어로 작용한다.Subsequently, an etch stop layer 22 is formed on the hard mask 21. The etch stop film 22 is preferably made of a nitride film or a SiON film. In this case, the etch stop layer 22 is for etch stop during subsequent sacrificial film etching or subsequent spacer etching. In addition, it acts as an etching barrier during the subsequent etching of the hard mask 21.

이어서, 식각 정지막(22) 상에 희생막(23)을 형성한다. 이때, 희생막(23)은 하부 레이어(본 명세서에서는 식각 정지막(22))의 식각시 식각 마진을 확보할 수 있는 정도의 두께를 갖도록 형성되어야 하며, 바람직하게는 500~2000Å 정도의 두께를 갖도록 형성된다. 또한, 희생막(23)으로 습식 식각으로 쉽게 제거되는 SiO2 계 열의 막(예를 들어, TEOS막, HARP막, SOD막 또는 SOG막)을 이용하는 것이 바람직하다.Subsequently, a sacrificial layer 23 is formed on the etch stop layer 22. In this case, the sacrificial layer 23 should be formed to have a thickness enough to secure an etching margin during the etching of the lower layer (in the present specification, the etch stop layer 22), and preferably, a thickness of about 500˜2000 μs. It is formed to have. In addition, it is preferable to use a SiO 2 series film (eg, a TEOS film, a HARP film, an SOD film, or an SOG film) that is easily removed by wet etching as the sacrificial film 23.

이어서, 희생막(23) 상에 포토레지스트를 도포한 후, 노광 및 현상 공정을 수행하여 포토레지스트 패턴(24)을 형성한다. 이때, 포토레지스트 패턴(24)의 라인/스페이스 비는 1:2.5 ~ 1:3.5 정도가 되는 것이 바람직하다. 본 명세서에서는 도시되지 않았으나, 포토레지스트 패턴(24)의 하부에는 반사방지막(미도시됨)이 개재될 수도 있다.Subsequently, after the photoresist is applied on the sacrificial layer 23, the photoresist pattern 24 is formed by performing exposure and development processes. At this time, the line / space ratio of the photoresist pattern 24 is preferably about 1: 2.5 to 1: 3.5. Although not shown in the present specification, an anti-reflection film (not shown) may be interposed below the photoresist pattern 24.

도2b에 도시된 바와 같이, 포토레지스트 패턴(24)을 식각 베리어로 희생막(23)을 식각하여 희생막 패턴(23a)을 형성한다. 이때, 본 명세서에서는 도시되지 않았으나, 포토레지스트 패턴(24)과 희생막(23) 사이에 소정 하드마스크를 개재시켜 희생막(23)의 식각을 수행할 수도 있다. 이는, 포토레지스트 패턴(24)을 식각 베리어로 하는 희생막(23)의 식각시 발생할 수 있는 희생막 패턴(23a)의 변형(deformation) 등 패턴 불량을 방지하기 위함이다. 이와 같이 포토레지스트 패턴(24)과 희생막(23) 사이에 개재되는 소정 하드마스크(미도시됨)는 폴리실리콘막으로 이루어지는 것이 바람직하다. 희생막(23)의 식각은 CXFY계의 주 식각 가스에 산소를 첨가하여 수행되는 것이 바람직하다.As shown in FIG. 2B, the sacrificial layer 23 is etched using the photoresist pattern 24 as an etching barrier to form the sacrificial layer pattern 23a. At this time, although not shown in the present specification, the sacrificial layer 23 may be etched through a predetermined hard mask between the photoresist pattern 24 and the sacrificial layer 23. This is to prevent pattern defects such as deformation of the sacrificial layer pattern 23a that may occur during the etching of the sacrificial layer 23 using the photoresist pattern 24 as an etching barrier. As described above, the predetermined hard mask (not shown) interposed between the photoresist pattern 24 and the sacrificial film 23 is preferably made of a polysilicon film. Etching of the sacrificial layer 23 is preferably performed by adding oxygen to the main etching gas of the C X F Y system.

이어서, 포토레지스트 패턴(24)을 제거한다.Next, the photoresist pattern 24 is removed.

도2c에 도시된 바와 같이, 희생막 패턴(23a)을 포함하는 결과물의 전면에 스페이서용 물질막(25)을 증착하고, 도2d에 도시된 바와 같이, 이 스페이서용 물질 막(25)에 대해 스페이서 식각(spacer etch)을 수행하여 희생막 패턴(23a)의 양측벽에 스페이서(25a)를 형성한다. As shown in Fig. 2C, a spacer material film 25 is deposited on the entire surface of the resultant including the sacrificial film pattern 23a, and as shown in Fig. 2D, the spacer material film 25 is shown in Figs. Spacer etching is performed to form spacers 25a on both sidewalls of the sacrificial layer pattern 23a.

이때, 스페이서(25a)는 후속 피식각층 패턴 형성을 위한 식각시 식각 베리어로 작용하기 때문에, 피식각층 패턴의 선폭을 균일하게 하기 위해서는 스페이서(25a)의 측면이 수직 프로파일(vertical profile)에 가깝고 스페이서(25a)의 폭이 일정하게 형성되는 것이 바람직하다. 따라서, 스페이서용 물질막(25)으로는 스텝 커버리지(step coverage)가 상대적으로 높은 물질(예를 들어, 폴리실리콘)을 이용하여야 하며, 바람직하게는 스텝 커버리지가 0.9 이상인 물질을 이용하여야 한다. 또한, 스페이서용 물질막(25)의 증착은 스텝 커버리지 특성이 상대적으로 우수한 방식, 예를 들어, ALD(Atomic Layer Deposition) 방식으로 수행되는 것이 바람직하다. At this time, since the spacer 25a acts as an etching barrier during etching for forming a subsequent etched layer pattern, in order to make the line width of the etched layer pattern uniform, the side surface of the spacer 25a is close to the vertical profile and the spacer ( It is preferable that the width of 25a) is formed uniformly. Therefore, a material having a relatively high step coverage (eg, polysilicon) should be used as the material film 25 for the spacer, and preferably, a material having a step coverage of 0.9 or more. In addition, the deposition of the material layer 25 for the spacer is preferably performed in a relatively excellent step coverage characteristics, for example, ALD (Atomic Layer Deposition) method.

또한, 스페이서용 물질막(25)의 증착은 하부 레이어(예를 들어, 하드마스크(21))에 대한 어택을 방지하기 위하여 550℃ 이하의 온도에서 수행되는 것이 바람직하다. In addition, the deposition of the material layer 25 for the spacer is preferably performed at a temperature of 550 ° C. or less to prevent attack on the lower layer (eg, the hard mask 21).

스페이서 식각 공정은 BCl3, C2F6 또는 Ar 가스의 플라즈마를 이용하여 수행하되, 하부의 식각 정지막(22)에 대한 어택(attack)을 최소화하기 위하여 과도 식각시에는 HBr 가스 베이스에서 수행되도록 한다.The spacer etching process may be performed using a plasma of BCl 3 , C 2 F 6, or Ar gas, but may be performed on an HBr gas base during excessive etching to minimize an attack on the lower etch stop layer 22. do.

상기의 도2c 및 도2d의 공정을 수행한 후, 스페이서(25a)를 이용한 피식각층 식각을 진행하기 위해서는 희생막 패턴(23a)이 제거되어야 한다. 그러나, 희생막 패턴(23a)의 제거시(특히, 습식 식각 방식을 통한 제거시), 노출된 식각 정지막(22) 부분(도2d의 "A" 참조)이 필연적으로 어택(attack)을 받아 손실되고, 그에 따라 희생막 패턴(23a)의 제거후 식각 정지막(22)에는 희생막 패턴(23a)이 있던 부분(도2d의 "B" 참조)과 희생막 패턴(23a) 제거시 손실된 부분(A) 사이에 단차가 생기게 된다. 이러한 식각 정지막(22)에 발생한 단차는 후속 식각 정지막(22) 식각으로 형성되는 식각 정지막 패턴(22a)의 선폭을 일정하게 조절하는 것을 어렵게 하고, 결과적으로 피식각층(20) 패턴의 선폭 균일성 확보에 악영향을 준다. 따라서, 도2d의 공정 이후 희생막 패턴(23a)의 제거를 수행하기 전에 다음의 도2e의 공정을 수행한다.After performing the processes of FIGS. 2C and 2D, the sacrificial layer pattern 23a needs to be removed in order to etch the layer to be etched using the spacer 25a. However, when the sacrificial film pattern 23a is removed (particularly, by the wet etching method), the exposed etch stop film 22 portion (see “A” in FIG. 2D) inevitably receives an attack. Therefore, after the sacrificial layer pattern 23a is removed, the etch stop layer 22 is lost when the sacrificial layer pattern 23a (see "B" in FIG. 2D) and the sacrificial layer pattern 23a are removed. There is a step between the portions (A). The step generated in the etch stop layer 22 makes it difficult to constantly adjust the line width of the etch stop layer pattern 22a formed by the etching of the subsequent etch stop layer 22, and consequently, the line width of the etched layer 20 pattern. It adversely affects the uniformity. Therefore, the following process of FIG. 2E is performed before removing the sacrificial film pattern 23a after the process of FIG. 2D.

도2e에 도시된 바와 같이, 희생막 패턴(23a) 및 스페이서(25a)를 포함하는 결과물의 전체 구조 상에 소정 물질막을 형성하고 희생막 패턴(23a)이 드러날 때까지 이 물질막에 대해 에치백(etch back) 또는 CMP(Chemical Mechanical Polishing)를 수행함으로써, 희생막 패턴(23a) 및 스페이서(25a)에 의해 노출되는 식각 정지막(22) 상에 보호막(26)을 형성한다. 이 보호막(26)은 후속 희생막 패턴(23a)의 제거시 식각 정지막(22)을 보호하여 그 손실을 방지하는 작용을 한다. As shown in Fig. 2E, a material film is formed on the entire structure of the resultant product including the sacrificial film pattern 23a and the spacer 25a and etched back to the material film until the sacrificial film pattern 23a is revealed. By performing (etch back) or chemical mechanical polishing (CMP), the passivation layer 26 is formed on the etch stop layer 22 exposed by the sacrificial layer pattern 23a and the spacer 25a. The protective layer 26 serves to protect the etch stop layer 22 when the subsequent sacrificial layer pattern 23a is removed to prevent loss thereof.

이때, 상기 보호막(26)은 스페이서(25a) 사이의 좁은 공간을 매립할 수 있어야 하므로, 보호막(26)을 이루는 상기 물질막은 포토레지스트막인 것이 바람직하고 그에 따라 상기 물질막의 형성은 코팅(coating) 방식으로 수행되는 것이 바람직하다.In this case, since the protective film 26 should be able to fill a narrow space between the spacers 25a, the material film constituting the protective film 26 is preferably a photoresist film, so that the formation of the material film is coated. It is preferably carried out in a manner.

도2f에 도시된 바와 같이, 습식 또는 건식 식각 방식으로 희생막 패턴(23a) 을 제거한다. 특히, 희생막 패턴(23a)의 제거는 하부의 식각 정지막(22)에 대한 식각 선택비가 높은 조건으로 수행되는 것이 바람직하다. 예를 들어, 희생막 패턴(23a)이 SiO2 계열의 막으로 이루어지고 식각 정지막(22)이 질화막으로 이루어진 경우 HF 케미컬을 이용한 습식 식각 방식으로 희생막 패턴(23a)을 제거할 수 있다. As shown in FIG. 2F, the sacrificial layer pattern 23a is removed by a wet or dry etching method. In particular, the removal of the sacrificial layer pattern 23a may be performed under the condition that the etch selectivity with respect to the lower etch stop layer 22 is high. For example, when the sacrificial layer pattern 23a is formed of an SiO 2 based layer and the etch stop layer 22 is formed of a nitride layer, the sacrificial layer pattern 23a may be removed by a wet etching method using HF chemical.

도2g에 도시된 바와 같이, 보호막(26)을 제거한다. 전술한 바와 같이, 보호막(26)이 포토레지스트막으로 이루어진 경우에는 O2 플라즈마를 이용하는 포토레지스트 스트립 공정으로 용이하게 보호막(26)을 제거할 수 있다. As shown in Fig. 2G, the protective film 26 is removed. As described above, when the protective film 26 is made of a photoresist film, the protective film 26 can be easily removed by a photoresist strip process using O 2 plasma.

이어서, 스페이서(25a)를 식각 베리어로 식각 정지막(22)을 식각하여 식각 정지막 패턴(22a)을 형성한다. 이때, 식각 정지막(22)의 식각은 CHF3 또는 CF4 가스를 주 식각 가스로 하는 플라즈마를 이용하여 수행된다. Subsequently, the etch stop layer 22 is etched using the spacer 25a as an etch barrier to form an etch stop layer pattern 22a. In this case, etching of the etch stop layer 22 is performed using a plasma having CHF 3 or CF 4 gas as the main etching gas.

이어서, 하드마스크(21)를 식각하여 하드마스크 패턴(21a)을 형성한다. 이때, 하드마스크(21)의 식각은 N2/O2 가스를 베이스로 하는 플라즈마를 이용하여 수행된다.Subsequently, the hard mask 21 is etched to form the hard mask pattern 21a. At this time, etching of the hard mask 21 is performed using a plasma based on N 2 / O 2 gas.

이어서, 본 명세서에서는 도시되지 않았으나, 적어도 하드마스크 패턴(21a)을 식각 베리어로 피식각층(20)을 식각하여 미세 선폭을 갖는 피식각층(20) 패턴을 형성할 수 있다. Subsequently, although not shown in the present specification, the etching target layer 20 may be etched using at least the hard mask pattern 21a as an etching barrier to form the etching target layer 20 pattern having a fine line width.

이와 같이, 희생막 패턴(23a)의 양측벽에 자기정렬된(self-aligned) 스페이서(25a)를 이용하여 피식각층(20) 패턴을 형성할 수 있기 때문에, 한번의 포토리소그라피 공정으로 미세 선폭을 갖는 피식각층(20) 패턴 형성이 가능하여 종래의 더 블 패터닝 기술에서 발생하는 오버레이의 문제 및 비용 증가의 문제가 발생하지 않는다. 아울러, 스페이서(25a) 형성 후 희생막 패턴(23a)을 제거하기 전에 노출된 식각 정지막(22)을 보호하는 보호막(26)을 형성함으로써, 희생막 패턴(23a)의 제거시 노출된 식각 정지막(22)의 손실을 방지하여 식각 정지막(22)의 단차 발생을 최소화여 결과적으로 피식각층(20) 패턴의 선폭 균일성을 개선할 수 있다.As such, since the pattern of the etched layer 20 may be formed by using the spacers 25a that are self-aligned on both sidewalls of the sacrificial layer pattern 23a, the fine line width may be reduced by one photolithography process. It is possible to form the etched layer 20 having a pattern so that the problem of the overlay and the cost increase that occur in the conventional double patterning technology does not occur. In addition, the protective layer 26 is formed to protect the exposed etch stop layer 22 after the spacer 25a is formed and before the sacrificial layer pattern 23a is removed, thereby exposing the etch stop when the sacrificial layer pattern 23a is removed. The loss of the film 22 may be prevented to minimize the generation of the stepped portion of the etch stop film 22, thereby improving the line width uniformity of the pattern of the etched layer 20.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도1a 내지 도1d는 종래 기술에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 공정 단면도.1A to 1D are cross-sectional views illustrating a method of forming a fine pattern of a semiconductor device according to the prior art.

도2a 내지 도2g는 본 발명의 일실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 공정 단면도.2A to 2G are cross-sectional views illustrating a method of forming a fine pattern of a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

20 : 피식각층 21 : 하드마스크20: etching layer 21: hard mask

22 : 식각 정지막 23 : 희생막22: etching stop film 23: sacrificial film

24 : 포토레지스트 패턴 25a : 스페이서24 photoresist pattern 25a spacer

26 : 보호막26: protective film

Claims (24)

피식각층 상에 식각 정지막 및 희생막을 순차적으로 형성하는 단계;Sequentially forming an etch stop layer and a sacrificial layer on the etched layer; 상기 식각 정지막에서 식각이 정지되도록 상기 희생막을 선택적으로 식각하여 희생막 패턴을 형성하는 단계;Forming a sacrificial layer pattern by selectively etching the sacrificial layer to stop etching in the etch stop layer; 상기 희생막 패턴의 양측벽에 스페이서를 형성하는 단계;Forming spacers on both sidewalls of the sacrificial layer pattern; 상기 희생막 패턴 및 상기 스페이서에 의해 노출되는 상기 식각 정지막 상에 보호막을 형성하는 단계;Forming a passivation layer on the etch stop layer exposed by the sacrificial layer pattern and the spacer; 상기 보호막이 형성된 상태에서 상기 희생막 패턴을 제거하는 단계;Removing the sacrificial layer pattern while the protective layer is formed; 상기 보호막을 제거하는 단계; 및Removing the protective film; And 상기 스페이서를 식각 베리어로 상기 식각 정지막 및 상기 피식각층을 순차적으로 식각하는 단계Sequentially etching the etch stop layer and the etched layer using the spacer as an etch barrier 를 포함하는 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device comprising a. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,The method of claim 1, 상기 피식각층과 상기 식각 정지막 사이에는 제1 하드마스크가 개재되는A first hard mask is interposed between the etched layer and the etch stop layer. 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 상기 제1 하드마스크는 비정질 탄소막으로 이루어지는The first hard mask is made of an amorphous carbon film 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제1항에 있어서,The method of claim 1, 상기 식각 정지막은 SiON막 또는 질화막으로 이루어지는The etch stop film is made of a SiON film or a nitride film 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서,The method of claim 1, 상기 희생막은 500~2000Å의 두께를 갖는The sacrificial film has a thickness of 500 ~ 2000Å 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제1항에 있어서,The method of claim 1, 상기 희생막은 SiO2계열의 막으로 이루어지는The sacrificial film is made of a SiO 2 series film 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제6항에 있어서,The method of claim 6, 상기 희생막은 TEOS막, HARP막, SOD막 또는 SOG막으로 이루어지는The sacrificial film is made of a TEOS film, HARP film, SOD film or SOG film 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제1항에 있어서,The method of claim 1, 상기 희생막 패턴 형성 단계는,The sacrificial film pattern forming step, 상기 희생막 상의 제2 하드마스크 패턴을 이용하여 수행되는The second hard mask pattern is formed on the sacrificial layer. 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제8항에 있어서,The method of claim 8, 상기 제2 하드마스크 패턴은 폴리실리콘막으로 이루어지는The second hard mask pattern is made of a polysilicon film 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제6항에 있어서,The method of claim 6, 상기 희생막 패턴 형성 단계는,The sacrificial film pattern forming step, 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제1항에 있어서,The method of claim 1, 상기 스페이서 형성 단계는,The spacer forming step, 상기 희생막 패턴을 포함하는 결과물의 전면에 스페이서용 물질막을 증착하는 단계; 및Depositing a material layer for a spacer on the entire surface of the resultant including the sacrificial layer pattern; And 상기 스페이서용 물질막에 대해 스페이서 식각을 수행하는 단계를 포함하는Performing spacer etching on the spacer material layer; 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 제11항에 있어서,The method of claim 11, 상기 스페이서용 물질막은 스텝 커버리지가 0.9이상인The spacer material layer has a step coverage of 0.9 or more. 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제11항에 있어서,The method of claim 11, 상기 스페이서용 물질막은 폴리실리콘막인The material film for the spacer is a polysilicon film 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 was abandoned when the registration fee was paid. 제11항에 있어서,The method of claim 11, 상기 스페이서용 물질막 증착 단계는,The material layer deposition step of the spacer, ALD 방식으로 수행되는Performed in the ALD manner 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 was abandoned upon payment of a registration fee. 제11항에 있어서,The method of claim 11, 상기 스페이서용 물질막 증착 단계는,The material layer deposition step of the spacer, 550℃ 이하의 온도에서 수행되는Performed at a temperature of 550 ° C. or less 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 was abandoned upon payment of a setup registration fee. 제11항 또는 제13항에 있어서,The method according to claim 11 or 13, 상기 스페이서 식각 단계는,The spacer etching step, BCl3, C2F6 또는 Ar 가스의 플라즈마를 이용하여 수행되는Carried out using a plasma of BCl 3 , C 2 F 6 or Ar gas 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 has been abandoned due to the setting registration fee. 제16항에 있어서,The method of claim 16, 상기 스페이서 식각 단계는,The spacer etching step, HBr 가스 베이스의 과도 식각을 포함하는Involving transient etching of HBr gas base 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.Claim 18 was abandoned upon payment of a set-up fee. 제1항에 있어서,The method of claim 1, 상기 보호막 형성 단계는,The protective film forming step, 상기 희생막 패턴 및 상기 스페이서를 포함하는 결과물의 전체 구조 상에 상기 보호막용 물질막을 형성하는 단계; 및Forming a material layer for the passivation layer on the entire structure of the resultant layer including the sacrificial layer pattern and the spacer; And 상기 희생막 패턴이 드러날 때까지 상기 보호막용 물질막에 대해 에치백 또는 CMP 공정을 수행하는 단계를 포함하는Performing an etch back or CMP process on the protective material layer until the sacrificial layer pattern is revealed. 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.Claim 19 was abandoned upon payment of a registration fee. 제1항에 있어서,The method of claim 1, 상기 보호막은 포토레지스트막으로 이루어지는The protective film is made of a photoresist film 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.Claim 20 was abandoned upon payment of a registration fee. 제18항에 있어서,The method of claim 18, 상기 보호막용 물질막 형성 단계는,The forming of the protective film for the protective film, 포토레지스트막의 코팅으로 수행되는Performed by coating a photoresist film 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.Claim 21 has been abandoned due to the setting registration fee. 제1항에 있어서,The method of claim 1, 상기 희생막 패턴 제거 단계는, The sacrificial film pattern removing step, 습식 또는 건식 식각으로 수행되는Performed by wet or dry etching 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.Claim 22 is abandoned in setting registration fee. 제6항에 있어서,The method of claim 6, 상기 희생막 패턴 제거 단계는,The sacrificial film pattern removing step, HF 케미컬을 이용하는 습식 식각으로 수행되는Performed by wet etching with HF chemical 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.Claim 23 was abandoned upon payment of a set-up fee. 제19항에 있어서,The method of claim 19, O2 플라즈마를 이용하는 포토레지스트 스트립 공정으로 수행되는Performed by a photoresist strip process using an O 2 plasma 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.Claim 24 is abandoned in setting registration fee. 제1항 또는 제4항에 있어서,The method according to claim 1 or 4, 상기 식각 정지막의 식각은 CHF3 또는 CF4 가스를 주 식각 가스로 하는 플라즈마를 이용하여 수행되는The etching of the etch stop layer is performed using a plasma having CHF 3 or CF 4 gas as the main etching gas. 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device.
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