KR101067088B1 - Printed circuit board and a fabricating method of the same - Google Patents
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Abstract
본 발명은 인쇄회로기판 및 그 제조방법에 관한 것으로, 상부 절연층의 일면에 제1 상부 회로층이 매립되고, 타면에 상기 제1 상부 회로층과 상부 비아를 통해 연결된 제2 상부 회로층이 형성된 상부기판; 하부 절연층의 일면에 제1 하부 회로층이 매립되고, 타면에 상기 제1 하부 회로층과 하부 비아를 통해 연결된 제2 하부 회로층이 형성되되, 상기 제2 하부 회로층이 상기 제2 상부 회로층과 마주하도록 배치된 하부기판; 및 상기 제2 상부 회로층과 상기 제2 하부 회로층을 전기적으로 연결하면서, 상기 상부기판 및 상기 하부기판을 부착연결하는 연결부재를 포함하는 것을 특징으로 하며, 리드타임을 감소시킬 수 있는 인쇄회로기판 및 그 제조방법을 제공한다.The present invention relates to a printed circuit board and a method of manufacturing the same, wherein a first upper circuit layer is embedded on one surface of an upper insulating layer, and a second upper circuit layer connected to the first upper circuit layer and an upper via is formed on the other surface thereof. Upper substrate; A first lower circuit layer is embedded in one surface of a lower insulating layer, and a second lower circuit layer connected to the first lower circuit layer and a lower via is formed on the other surface thereof, wherein the second lower circuit layer is the second upper circuit. A lower substrate disposed to face the layer; And a connection member electrically connecting the second upper circuit layer and the second lower circuit layer to attach and connect the upper substrate and the lower substrate, wherein the printed circuit can reduce lead time. Provided are a substrate and a method of manufacturing the same.
코어리스, 상부판, 하부기판, 연결부재, 솔더볼, 범프, 도전볼 Coreless, Upper Board, Lower Board, Connecting Member, Solder Ball, Bump, Conductive Ball
Description
본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다. The present invention relates to a printed circuit board and a method of manufacturing the same.
일반적으로, 인쇄회로기판은 각종 열경화성 합성수지로 이루어진 보드의 일면 또는 양면에 동박으로 배선한 후 보드 상에 IC 또는 전자부품들을 배치 고정하고 이들 간의 전기적 배선을 구현하여 절연체로 코팅한 것이다. In general, a printed circuit board is wired on one or both sides of a board made of various thermosetting synthetic resins with copper foil, and then an IC or an electronic component is disposed and fixed on the board and coated with an insulator by implementing electrical wiring therebetween.
최근, 전자산업의 발달에 전자 부품의 고기능화, 경박단소화에 대한 요구가 급증하고 있고, 이러한 전자부품을 탑재하는 인쇄회로기판 또한 고밀도 배선화 및 박판이 요구되고 있다. In recent years, with the development of the electronic industry, the demand for high functionalization and light weight reduction of electronic components is rapidly increasing, and printed circuit boards on which such electronic components are mounted also require high density wiring and thin plates.
특히, 통상의 빌드업(build-up) 배선 기판은 빌드업층을 코어기판상에 형성하고, 이 코어기판이 형성되어 있는 상태로 제품으로 사용되기 때문에, 배선 기판 전체의 두께가 커져 버린다는 문제가 있었다. 배선기판의 두께가 큰 경우, 배선의 길이가 길어져 신호처리시간이 많이 소요되고, 결국 고밀도 배선화의 요구에 역행하게 되는 문제가 있었다. In particular, since a normal build-up wiring board is formed on a core board and used as a product in a state where the core board is formed, there is a problem that the thickness of the entire wiring board becomes large. there was. In the case where the thickness of the wiring board is large, the length of the wiring is long, so that a large amount of signal processing time is required, and eventually there is a problem that it is contrary to the demand for high-density wiring.
이러한 문제점을 해결하기 위하여, 코어기판을 갖지 않는 코어리스 기판이 제안되고 있으며, 도 1 내지 도 5에는 종래기술에 따른 코어리스 기판의 제조방법을 공정순서대로 도시한 공정단면도가 도시되어 있다. 이하, 이를 참조하여 종래기술에 따른 코어리스 기판의 제조방법에 대해 설명하기로 한다.In order to solve this problem, a coreless substrate having no core substrate has been proposed, and a process cross-sectional view showing a method of manufacturing a coreless substrate according to the prior art in a process order is shown in FIGS. 1 to 5. Hereinafter, a method of manufacturing a coreless substrate according to the prior art will be described with reference to this.
먼저, 도 1에 도시된 바와 같이, 제조공정 중 코어리스 기판을 지지하기 위한 메탈 캐리어(10)를 준비한다. First, as shown in FIG. 1, a
다음, 도 2에 도시된 바와 같이, 메탈 캐리어(12)의 일면에 메탈 베리어(metal barrier)(14)를 형성하고, 그 위로 회로패턴(16)을 형성한다.Next, as shown in FIG. 2, a
다음, 도 3에 도시된 바와 같이, 회로패턴(16) 상에 절연층(20)을 적층하고, 비아(22)를 포함하는 회로층(24)을 형성하여 빌드업층(18)을 제조한다. 이때, 빌드업층(18)은 각층별로 빌드업 공법을 진행함으로써 형성된다. Next, as shown in FIG. 3, the
다음, 도 4에 도시된 바와 같이, 메탈 캐리어(12) 및 메탈 베리어(14)를 제거한다. Next, as shown in FIG. 4, the
마지막으로, 도 5에 도시한 바와 같이, 빌드업층(18)의 상/하 최외층에 솔더 레지스트층(26a, 26b)을 적층하여 코어리스 기판(10)을 제조한다.Finally, as shown in FIG. 5, the
그러나, 종래기술에 따른 제조방법에 의해 코어리스 기판(10)을 제조하는 경우, 원하는 층수만큼 빌드업 공법이 진행되어야 하기 때문에 리드타임(lead time)이 길어지는 문제점이 있었다. 예를 들어, 도면에 도시된 바와 같이, 6층 구조의 코어리스 기판(10)을 제조하는 경우, 6번의 빌드업 공법이 순차적으로 진행되어야 하기 때문에, 제조수율이 현저히 떨어지는 문제를 초래하였다. However, when manufacturing the
뿐만 아니라, 순차적 빌드업 공법을 적용하는 경우, 하부층은 상부층을 형성하는 과정에서 계속 고온과 고압의 제조환경을 노출될 수 밖에 없기 때문에, 재질의 변질, 회로패턴(16)과 회로층(24)의 신뢰성 저하, 휨발생과 같은 문제가 발생할 확률이 높아질 수 밖에 없었다. In addition, when the sequential build-up method is applied, the lower layer has to expose the manufacturing environment of high temperature and high pressure in the process of forming the upper layer, so that the material is deteriorated, the
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 리드타임을 감소시킬 수 있는 인쇄회로기판 및 그 제조방법을 제공하기 위한 것이다. The present invention has been made to solve the above problems, an object of the present invention is to provide a printed circuit board and a method for manufacturing the same that can reduce the lead time.
본 발명의 바람직한 실시예에 따른 인쇄회로기판은, 상부 절연층의 일면에 제1 상부 회로층이 매립되고, 타면에 상기 제1 상부 회로층과 상부 비아를 통해 연결된 제2 상부 회로층이 형성된 상부기판; 하부 절연층의 일면에 제1 하부 회로층이 매립되고, 타면에 상기 제1 하부 회로층과 하부 비아를 통해 연결된 제2 하부 회로층이 형성되되, 상기 제2 하부 회로층이 상기 제2 상부 회로층과 마주하도록 배치된 하부기판; 및 상기 제2 상부 회로층과 상기 제2 하부 회로층을 전기적으로 연결하면서, 상기 상부기판 및 상기 하부기판을 부착연결하는 연결부재를 포함하는 것을 특징으로 한다.In the printed circuit board according to the preferred embodiment of the present invention, a first upper circuit layer is embedded in one surface of an upper insulating layer, and a second upper circuit layer connected to the first upper circuit layer and an upper via is formed on the other surface. Board; A first lower circuit layer is embedded in one surface of a lower insulating layer, and a second lower circuit layer connected to the first lower circuit layer and a lower via is formed on the other surface thereof, wherein the second lower circuit layer is the second upper circuit. A lower substrate disposed to face the layer; And a connection member electrically connecting the second upper circuit layer and the second lower circuit layer to attach and connect the upper substrate and the lower substrate.
여기서, 상기 상부 비아 및 상기 하부 비아는 서로 대향하는 형상을 갖는 것을 특징으로 한다.Here, the upper via and the lower via is characterized in that it has a shape opposite to each other.
또한, 상기 상부 비아는 상기 제1 상부 회로층이 형성된 방향으로 폭이 좁아지는 형상을 가지며, 상기 하부 비아는 상기 제1 하부 회로층이 형성된 방향으로 폭이 좁아지는 형상을 갖는 것을 특징으로 한다.In addition, the upper via has a shape in which the width is narrowed in the direction in which the first upper circuit layer is formed, and the lower via has a shape in which the width is narrowed in the direction in which the first lower circuit layer is formed.
또한, 상기 연결부재는 솔더볼인 것을 특징으로 한다.In addition, the connection member is characterized in that the solder ball.
또한, 상기 연결부재는, 상기 제2 상부 회로층 또는 상기 제2 하부 회로층에 형성되어 상기 제2 상부 회로층 및 상기 제2 하부 회로층을 전기적으로 연결하는 범프; 및 상기 범프가 관통하도록 상기 상부기판 및 상기 하부기판 사이에 개재되는 연결 절연층을 포함하는 것을 특징으로 한다.In addition, the connection member may include: a bump formed on the second upper circuit layer or the second lower circuit layer to electrically connect the second upper circuit layer and the second lower circuit layer; And a connection insulating layer interposed between the upper substrate and the lower substrate to penetrate the bumps.
또한, 상기 연결부재는 상기 상부기판 및 상기 하부기판 사이에 개재되되, 내부에 상기 제2 상부 회로층과 상기 제2 하부 회로층을 전기적으로 연결하는 도전볼이 포함된 절연필름인 것을 특징으로 한다.In addition, the connection member is interposed between the upper substrate and the lower substrate, it characterized in that the insulating film containing a conductive ball for electrically connecting the second upper circuit layer and the second lower circuit layer therein. .
또한, 상기 제1 상부 회로층이 형성된 상기 상부 절연층에 형성된 상부 솔더 레지스트층; 및 상기 제1 하부 회로층이 형성된 상기 하부 절연층에 형성된 하부 솔더 레지스트층을 더 포함하는 것을 특징으로 한다.In addition, an upper solder resist layer formed on the upper insulating layer formed with the first upper circuit layer; And a lower solder resist layer formed on the lower insulating layer on which the first lower circuit layer is formed.
본 발명의 바람직한 실시예에 따른 인쇄회로기판의 제조방법은, (A) 제1 캐리어의 일면 또는 양면에 제1 상부 회로층을 형성하고, 상기 제1 상부 회로층이 함침되도록 상부 절연층을 적층한 후, 상기 상부 절연층에 층간연결을 위한 상부 비아를 포함하는 제2 상부 회로층을 형성하여 상부기판을 제조하는 단계; (B) 제2 캐리어의 일면 또는 양면에 제1 하부 회로층을 형성하고, 상기 제1 하부 회로층이 함침되도록 하부 절연층을 적층한 후, 상기 하부 절연층에 층간연결을 위한 하부 비아를 포함하는 제2 하부 회로층을 형성하여 하부기판을 제조하는 단계; 및 (C) 상기 제1 캐리어 및 상기 제2 캐리어를 제거하고, 상기 상부기판의 제2 상부 회로층과 상기 하부기판의 제2 하부 회로층이 마주하도록 배치한 후, 연결부재로 상기 제 2 상부 회로층과 상기 제2 하부 회로층을 전기적으로 연결하면서 상기 상부기판 및 상기 하부기판을 부착연결하는 단계를 포함하는 것을 특징으로 한다.In a method of manufacturing a printed circuit board according to a preferred embodiment of the present invention, (A) a first upper circuit layer is formed on one or both surfaces of a first carrier, and an upper insulating layer is laminated so that the first upper circuit layer is impregnated. Thereafter, forming a second upper circuit layer including an upper via for interconnection in the upper insulating layer to manufacture an upper substrate; (B) forming a first lower circuit layer on one or both surfaces of the second carrier, stacking a lower insulating layer to impregnate the first lower circuit layer, and then including lower vias for interlayer connection to the lower insulating layer. Manufacturing a lower substrate by forming a second lower circuit layer; And (C) removing the first carrier and the second carrier, arranging the second upper circuit layer of the upper substrate and the second lower circuit layer of the lower substrate to face each other, and then connecting the second upper part with a connecting member. And attaching and connecting the upper substrate and the lower substrate while electrically connecting the circuit layer and the second lower circuit layer.
이때, 상기 (C) 단계 이후에, (D) 상기 제1 상부 회로층이 형성된 상부 절연층에 상부 솔더 레지스트층을 형성하고, 상기 제1 하부 회로층이 형성된 하부 절연층에 하부 솔더 레지스트층을 형성하는 단계를 포함하는 것을 특징으로 한다.In this case, after step (C), (D) an upper solder resist layer is formed on an upper insulating layer on which the first upper circuit layer is formed, and a lower solder resist layer is formed on a lower insulating layer on which the first lower circuit layer is formed. It characterized by comprising the step of forming.
또한, 상기 (A) 단계 및 상기 (B) 단계에서, 상기 제1 캐리어의 일면 또는 양면에는 상부 솔더 레지스트층이 형성되고, 상기 제1 상부 회로층은 상기 상부 솔더 레지스트층에 형성되며, 상기 제2 캐리어의 일면 또는 양면에는 하부 솔더 레지스트층이 형성되고, 상기 제1 하부 회로층은 상기 하부 솔더 레지스트층에 형성된 것을 특징으로 한다.Further, in steps (A) and (B), an upper solder resist layer is formed on one or both surfaces of the first carrier, and the first upper circuit layer is formed on the upper solder resist layer. A lower solder resist layer is formed on one or both surfaces of the two carriers, and the first lower circuit layer is formed on the lower solder resist layer.
또한, 상기 (C) 단계에서, 상기 연결부재는 솔더볼인 것을 특징으로 한다.In addition, in the step (C), the connection member is characterized in that the solder ball.
또한, 상기 (C) 단계는, (C1) 상기 제1 캐리어 및 상기 제2 캐리어를 제거하는 단계; (C2) 상기 제2 상부 회로층 또는 상기 제2 하부 회로층에 범프를 인쇄하는 단계; 및 (C3) 상기 상부기판 및 상기 하부기판 사이에 연결 절연층을 배치하고, 상기 상부기판 및 상기 하부기판을 가압하여 상기 연결 절연층을 관통하는 범프를 통해 상기 제2 상부 회로층 및 상기 제2 하부 회로층을 전기적으로 연결하면서, 상기 상부기판 및 상기 하부기판을 부착연결하는 단계를 포함하는 것을 특징으로 하는 한다.In addition, step (C) may include: (C1) removing the first carrier and the second carrier; (C2) printing bumps on the second upper circuit layer or the second lower circuit layer; And (C3) disposing a connection insulating layer between the upper substrate and the lower substrate, pressurizing the upper substrate and the lower substrate, and passing the second upper circuit layer and the second through a bump to penetrate the connection insulating layer. And electrically attaching the upper substrate and the lower substrate while electrically connecting the lower circuit layer.
또한, 상기 (C3) 단계에서, 상기 연결 절연층을 반경화 상태인 것을 특징으로 한다.Further, in the step (C3), the connection insulating layer is characterized in that the semi-cured state.
또한, 상기 (C) 단계는, (C1) 상기 제1 캐리어 및 상기 제2 캐리어를 제거하는 단계; (C2) 상기 상부기판 및 상기 하부기판 사이에 내부에 도전볼이 포함된 절연필름을 배치하는 단계; 및 (C3) 상기 상부기판 및 상기 하부기판을 가압하여 상기 제2 상부 회로층 및 상기 제2 하부 회로층을 상기 도전볼을 통해 전기적으로 연결하면서, 상기 상부기판 및 상기 하부기판을 부착연결하는 단계를 포함하는 것을 특징으로 한다.In addition, step (C) may include: (C1) removing the first carrier and the second carrier; (C2) disposing an insulating film including a conductive ball therebetween between the upper substrate and the lower substrate; And (C3) attaching and connecting the upper substrate and the lower substrate by pressing the upper substrate and the lower substrate to electrically connect the second upper circuit layer and the second lower circuit layer through the conductive balls. Characterized in that it comprises a.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로부터 더욱 명백해질 것이다. The features and advantages of the present invention will become more apparent from the following detailed description based on the accompanying drawings.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.Prior to this, terms and words used in the present specification and claims should not be construed in a conventional and dictionary sense, and the inventor may appropriately define the concept of a term in order to best describe its invention The present invention should be construed in accordance with the spirit and scope of the present invention.
본 발명에 따르면, 상부기판 및 하부기판을 각각 빌드업 공정에 의해 형성한 상태에서 연결부재로 부착하여 다층 구조의 인쇄회로기판을 제조하기 때문에, 종래와 같이 순차적 일괄 빌드업 공정을 적용하던 경우에 비해 빌드업 공정 시간을 줄임으로써 리드타임을 축소시킬 수 있게 된다. According to the present invention, since the upper substrate and the lower substrate are attached to the connection member in the state formed by the build-up process, respectively, to manufacture a printed circuit board having a multi-layer structure. By reducing the build-up process time, the lead time can be reduced.
또한, 본 발명에 따르면, 최외층에 노출되는 제1 상부 회로층 및 제1 하부 회로층이 절연층에 매립된 구조를 갖기 때문에, 절연층으로부터 분리되는 문제를 최소화하여 신뢰성이 향상된다. Further, according to the present invention, since the first upper circuit layer and the first lower circuit layer exposed to the outermost layer have a structure embedded in the insulating layer, the problem of separation from the insulating layer is minimized, thereby improving reliability.
또한, 본 발명에 따르면, 연결부재로 솔더볼, 범프, 또는 도전볼을 사용하여 상부기판 및 하부기판을 연결하기 때문에, 구조 및 공정이 단순화된다. Further, according to the present invention, since the upper substrate and the lower substrate are connected using solder balls, bumps, or conductive balls as the connecting members, the structure and the process are simplified.
또한, 본 발명에 따르면, 솔더 레지스트층이 캐리어에 적층된 상태에서 빌드업 공정이 수행된 후, 캐리어가 제거되기 때문에 솔더 레지스트층의 표면 균일도가 향상된다. 따라서, 솔더 레지스트층에 패드부를 노출시키는 오픈부를 가공하고, 이 오픈부에 솔더볼을 형성하기 위해 스크린 프린팅 공정을 수행하더라도, 솔더 레지스트층이 균일한 표면을 갖기 때문에 메탈 마스크와의 사이에 공간이 발생하지 않아 도포되는 솔더의 양이 균일해지고, 리플로우(reflow) 공정 및 코이닝(coining) 공정을 수행하더라도 솔더볼의 높이 및 직경의 균일도가 향상되게 된다. In addition, according to the present invention, after the build-up process is performed in a state where the solder resist layer is laminated on the carrier, the carrier uniformity is improved, thereby improving the surface uniformity of the solder resist layer. Therefore, even if a screen printing process is performed to process the open portion exposing the pad portion to the solder resist layer and to form the solder balls on the open portion, a space is generated between the metal mask because the solder resist layer has a uniform surface. Therefore, the amount of solder applied is uniform, and even the reflow process and the coining process may improve the uniformity of the height and diameter of the solder ball.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. The objects, specific advantages and novel features of the present invention will become more apparent from the following detailed description and the preferred embodiments associated with the accompanying drawings. In the present specification, in adding reference numerals to the components of each drawing, it should be noted that the same components as possible, even if displayed on different drawings have the same number as possible. In addition, in describing the present invention, if it is determined that the detailed description of the related known technology may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 6은 본 발명의 바람직한 제1 실시예에 따른 인쇄회로기판의 단면도이다. 이하, 이를 참조하여 본 실시예에 따른 인쇄회로기판(100a)에 대해 설명하기로 한다. 도면에는 예시로서 6층 구조를 갖는 인쇄회로기판(100a)을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 6 is a cross-sectional view of a printed circuit board according to a first exemplary embodiment of the present invention. Hereinafter, the printed
도 6에 도시한 바와 같이, 본 실시예에 따른 인쇄회로기판(100a)은 일면에 양각패턴을 갖고 타면에 음각패턴을 갖는 상부기판(120) 및 하부기판(130)의 양각패턴이 서로 마주보도록 배치된 상태에서, 연결부재(140a)에 의해 서로 연결된 구조를 갖는다. As shown in FIG. 6, the printed
여기서, 상부기판(120)은 상부 절연층(124)의 일면에 제1 상부 회로층(122)이 매립되고, 타면에 제1 상부 회로층(122)과 상부 비아(126)를 통해 연결된 제2 상부 회로층(128)이 형성된 구조를 갖는다. 이때, 상부 비아(126)는 제1 상부 회로층(122)이 형성된 방향으로 폭이 좁아지는 형상을 갖는다. Here, the
하부기판(130)은, 하부 절연층(134)의 일면에 제1 하부 회로층(132)이 매립되고, 타면에 제1 하부 회로층(132)과 하부 비아(136)를 통해 연결된 제2 하부 회로층(138)이 형성된 구조를 갖는다. 이때, 하부기판(130)은 제2 하부 회로층(138)이 제2 상부 회로층(128)과 마주하도록 배치된다. 또한, 하부 비아(136)는 제1 하부 회로층(132)이 형성된 방향으로 폭이 좁아지는 형상을 가지며, 상부 비아(126)와 대응되는 형상, 즉 상하를 기준으로 반대되는 형상을 갖는다. In the
연결부재(140a)는 상부기판(120)과 하부기판(130) 사이에 개재되어 제2 상부 회로층(128)과 제2 하부 회로층(138)을 전기적으로 연결하면서, 상부기판(120) 및 하부기판(130)을 부착연결하는 것으로서, 솔더볼이 사용된다. 이때, 솔더볼은 제2 상부 회로층(128)과 제2 하부 회로층(138)이 외부로부터 커버하도록 형성된다. The connecting
한편, 제1 상부 회로층(122)을 외부로부터 보호하기 위해 상부 절연층(124)에는 상부 솔더 레지스트층(150a)이 형성되고, 제1 하부 회로층(132)을 외부로부터 보호하기 위해 하부 절연층(134)에는 하부 솔더 레지스트층(150b)이 형성되는 것이 바람직하다. Meanwhile, an upper solder resist
도 7 내지 도 8은 본 발명의 바람직한 제2 내지 제3 실시예에 따른 인쇄회로기판의 단면도이다. 제2 내지 제3 실시예에 따른 인쇄회로기판(100b, 100c)은 제1 실시예에서 상부기판(120) 및 하부기판(130)의 연결 구조를 제외하고는 이전 실시예와 동일하므로, 대응되는 구성요소에 대해서는 동일한 참조번호를 부여하고 중복되는 부분에 대한 설명은 생략하기로 한다. 7 to 8 are cross-sectional views of the printed circuit board according to the second to third embodiments of the present invention. Since the printed
도 7에 도시한 바와 같이, 본 발명의 바람직한 제2 실시예에 따른 인쇄회로기판(100b)은, 연결부재(140b)가 제2 상부 회로층(128) 또는 제2 하부 회로층(138)에 형성되어 제2 상부 회로층(128) 및 제2 하부 회로층(138)을 전기적으로 연결하는 범프(142b)와 상기 범프(142b)를 관통하도록 상부기판(120) 및 하부기판(130) 사이에 개재되는 연결 절연층(144b)을 포함하여 구성되는 것을 특징으로 한다.As shown in FIG. 7, in the printed
본 실시예에서, 범프(142b)는 예를 들어, Ag, Pd, Pt, Ni, Ag/Pd와 같은 도 전성 페이스트로 형성되어 제2 상부 회로층(128) 또는 제2 하부 회로층(138)의 전기적 연결 신뢰성을 보장하며, 연결 절연층(144b)은 상부기판(120)과 하부기판(130)의 부착 신뢰성을 보장하게 된다. In this embodiment, the
도 8에 도시한 바와 같이, 본 발명의 바람직한 제3 실시예에 따른 인쇄회로기판(100c)은, 연결부재(140c)가 상부기판(120) 및 하부기판(130) 사이에 개재되되, 내부에 제2 상부 회로층(128) 과 제2 하부 회로층(138)을 전기적으로 연결하는 도전볼(142c)이 포함된 절연필름(144c)인 것을 특징으로 한다. As shown in FIG. 8, the printed
본 실시예에서, 도전볼(142c)은 제2 상부 회로층(128) 또는 제2 하부 회로층(138)의 전기적 연결 신뢰성을 보장하며, 절연필름(144c)은 상부기판(120)과 하부기판(130)의 부착 신뢰성을 보장하게 된다. 연결부재(140c)는 상부기판(120)과 하부기판(130)을 부착연결함에 있어 도전볼(142c)의 두께만큼 두께상승을 초래할 뿐이므로, 연결부재(140c)에 의핸 인쇄회로기판의 두께상승을 최소화할 수 있게 된다. In the present embodiment, the
도 9 내지 도 12는 도 6에 도시된 인쇄회로기판의 제조방법을 공정순서대로 도시한 공정단면도이다. 이하, 이를 참조하여 본 실시예에 따른 인쇄회로기판(100a)의 제조방법에 대한 설명하기로 한다.9 to 12 are cross-sectional views illustrating a method of manufacturing the printed circuit board shown in FIG. Hereinafter, a method of manufacturing the printed
먼저, 도 9에 도시한 바와 같이, 캐리어(110a, 110b)에 빌드업 공정을 수행 하여 상부기판(120) 및 하부기판(130)을 제조한다. First, as shown in FIG. 9, the
구체적으로, 상부기판(120)은 상부기판(120)은 인쇄회로기판(100a)에서 상층(예를 들어, 1층 내지 3층)이 되는 부분으로서, 제1 캐리어(110a)의 일면 또는 양면에 제1 상부 회로층(122)을 형성한 후, 제1 상부 회로층(122)이 상부 절연층(124)의 일면에 함침되도록 상부 절연층(124)을 가압 적층하고, 상부 절연층(124)에 층간연결을 위한 상부 비아(126)를 포함하는 제2 상부 회로층(128)을 형성함으로써 제조된다. 이러한 공정에 의해 제조되는 상부기판(120)은 상부 절연층(124)의 일면에 제1 상부 회로층(122)이 매립되고(음각패턴), 상부 절연층(124)의 타면에 상부 비아(126)를 통해 제1 상부 회로층(122)과 전기적으로 연결되는 제2 상부 회로층(128)(양각패턴)이 형성된 구조를 갖는다. Specifically, the
한편, 하부기판(130)은 인쇄회로기판(100a)에서 하층(예를 들어, 4층 내지 6층)이 되는 부분으로서, 설계기준에 따른 패턴 구조를 갖되, 상부기판(120)과 동일한 제조공정에 의해 동일한 구조를 갖도록 형성된다. 즉, 하부기판(130)은 제2 캐리어(110b)의 일면 또는 양면에 제1 하부 회로층(132)을 형성한 후, 제1 하부 회로층(132)이 하부 절연층(134)의 일면에 함침되도록 하부 절연층(134)을 가압 적층하고, 하부 절연층(134)에 층간연결을 위한 하부 비아(136)를 포함하는 제2 하부 회로층(138)을 형성함으로써 제조되어, 하부 절연층(134)의 일면에 제1 하부 회로층(132)이 매립되고(음각패턴), 하부 절연층(134)의 타면에 하부 비아(136)를 통해 제1 하부 회로층(132)과 전기적으로 연결되는 제2 하부 회로층(138)(양각패턴)이 형성된 구조를 갖는다. On the other hand, the
여기서, 캐리어(110a, 110b)는 일정강도를 가짐으로써 제조공정 중에 코어리스 구조를 갖는 기판이 휘는 문제를 방지하기 위해 지지체 기능을 수행할 수 있는 어떠한 재질도 사용될 수 있다.Here, the
예를 들어, 캐리어(110a, 110b)는 구리(Cu), 알루미늄(Al), 또는 철(Fe)과 같은 금속으로된 메탈 베이스부의 일면 또는 양면에 티탄(Ti)과 같은 이종의 메탈 베리어층이 진공 증착, 스퍼티링, 또는 이온 도금과 같은 건식 성막법에 의해 형성된 구조를 가질 수 있다. 여기서, 메탈 베리어층은 후술하는 공정에서 제거될 때, 제1 상부 회로층(122) 및 제1 하부 회로층(132)이 함께 제거되지 않도록 제1 상부 회로층(122) 및 제1 하부 회로층(132)과 다른 식각용액에 의해 제거되는 재질이 사용되는 것이 바람직하다.For example, the
다음, 도 10에 도시한 바와 같이, 제1 캐리어(110a) 및 제2 캐리어(110b)를 상부기판(120) 및 하부기판(130)으로부터 제거하고, 하부기판(130)의 제2 하부 회로층(138)에 연결부재(140a)로서 솔더볼을 형성한 후, 상부기판(120)의 제2 상부 회로층(128)과 하부기판(130)의 제2 하부 회로층(138)이 서로 마주하도록 상부기판(120)과 하부기판(130)을 배치한다. Next, as shown in FIG. 10, the
한편, 도 10에는 하부기판(130)의 제2 하부 회로층(138)에 솔더볼이 형성되는 것으로 도시되어 있으나, 상부기판(120)의 제2 상부 회로층(128)에 솔더볼이 형성되거나, 제2 상부 회로층(128)과 제2 하부 회로층(138)에 모두 솔더볼이 형성되는 것 또한 가능하다 할 것이다. Meanwhile, although solder balls are formed on the second
마지막으로, 도 11에 도시한 바와 같이, 상부기판(120)과 하부기판(130)을 가압하여 연결부재(140a)를 통해 제2 상부 회로층(128)과 제2 하부 회로층(138)을 전기적으로 연결하면서, 상부기판(120)과 하부기판(130)을 부착연결한다. Finally, as shown in FIG. 11, the second
이때, 연결부재(140a)는 가압력에 의해 제2 상부 회로층(128)과 제2 하부 회로층(138)을 외부로부터 커버하도록 변형되며, 그 접합력에 의해 제2 상부 회로층(128)과 제2 하부 회로층(138)을 전기적으로 연결하면서 상부기판(120)과 하부기판(130)을 부착연결하게 된다. At this time, the connecting
한편, 도 12에 도시한 바와 같이, 외부에 노출된 제1 상부 회로층(122)과 제1 하부 회로층(132)을 외부환경으로부터 보호하기 위해 상부 절연층(124)에 상부 솔더 레지스트층(150a)을 형성하고, 하부 절연층(134)에 하부 솔더 레지스트층(150b)을 형성하는 것이 바람직하다. Meanwhile, as shown in FIG. 12, the upper solder resist
도 13 내지 도 15는 도 6에 도시된 인쇄회로기판의 변형 제조방법을 공정순서대로 도시한 공정단면도이다. 이하, 이를 참조하여 본 실시예에 따른 인쇄회로기판(100a)의 제조방법에 대한 설명하기로 한다.13 to 15 are cross-sectional views illustrating a method of manufacturing a strain of the printed circuit board shown in FIG. Hereinafter, a method of manufacturing the printed
먼저, 도 13에 도시한 바와 같이, 상부 솔더 레지스트층(150a)이 일면 또는 양면에 형성된 제1 캐리어(110a)에 상부기판(120)을 형성하고, 하부 솔더 레지스트층(150b)이 일면 또는 양면에 형성된 제2 캐리어(110b)에 하부기판(130)을 형성한 다. First, as shown in FIG. 13, the
이때, 제1 상부 회로층(122)은 상부 솔더 레지스트층(150a)에 형성되며, 제1 하부 회로층(132)은 하부 솔더 레지스트층(150b)에 형성된다. In this case, the first
한편, 본 단계에서는 제1 및 제2 캐리어(110a, 110b)에 상부 및 하부 솔더 레지스트층(150b)을 적층되기 때문에, 상부 및 하부 솔더 레지스트층(150b)의 표면 균일성을 향상시킬 수 있게 된다. 또한, 상부 및 하부 솔더 레지스트층(150b)에 제1 상부 회로층(122) 및 제1 하부 회로층(132)이 형성되기 때문에, 제1 및 제2 캐리어(110a, 110b)에 메탈 베리어층이 필요없게 된다. 이는, 상부 및 하부 솔더 레지스트층(150b)이 제1 및 제2 캐리어(110a, 110b)를 제거하는 과정에서 제1 상부 회로층(122) 및 제1 하부 회로층(132)에 제거되는 문제를 방지하기 때문이다. Meanwhile, in this step, since the upper and lower solder resist
다음, 도 14에 도시한 바와 같이,제1 캐리어(110a) 및 제2 캐리어(110b)를 상부기판(120) 및 하부기판(130)으로부터 제거하고, 하부기판(130)의 제2 하부 회로층(138)에 연결부재(140a)로서 솔더볼을 형성한 후, 상부기판(120)의 제2 상부 회로층(128)과 하부기판(130)의 제2 하부 회로층(138)이 서로 마주하도록 상부기판(120)과 하부기판(130)을 배치한다. Next, as shown in FIG. 14, the
마지막으로, 도 15에 도시한 바와 같이, 상부기판(120)과 하부기판(130)을 가압하여 연결부재(140a)를 통해 제2 상부 회로층(128)과 제2 하부 회로층(138)을 전기적으로 연결하면서, 상부기판(120)과 하부기판(130)을 부착연결한다. Finally, as shown in FIG. 15, the second
도 16 내지 도 18은 도 7에 도시된 인쇄회로기판의 제조방법을 공정순서대로 도시한 공정단면도이다. 이하, 이를 참조하여 본 실시예에 따른 인쇄회로기판(100b)의 제조방법에 대한 설명하기로 한다. 본 실시예에서 상부기판(120) 및 하부기판(130)의 제조방법은 도 9에 의한 제조공정에 의해 수행되므로, 이 부분에 대한 설명은 생략하기로 한다.16 to 18 are cross-sectional views illustrating a method of manufacturing the printed circuit board shown in FIG. Hereinafter, a method of manufacturing the printed
먼저, 도 16에 도시한 바와 같이, 하부기판(130)의 제2 하부 회로층(138)에 범프(142b)를 인쇄한 후, 하부 절연층(134)에 반경화 상태의 연결 절연층(144b)을 적층하여 범프(142b)를 관통하도록 형성한 후, 상부기판(120)의 제2 상부 회로층(128)과 하부기판(130)의 제2 하부 회로층(138)이 서로 마주하도록 상부기판(120)과 하부기판(130)을 배치한다. First, as shown in FIG. 16, the
다음, 도 17에 도시한 바와 같이, 상부기판(120)과 하부기판(130)을 가압하여 범프(142b)를 통해 제2 상부 회로층(128)과 제2 하부 회로층(138)을 연결하면서, 상부기판(120)과 하부기판(130)을 부착연결한다. Next, as shown in FIG. 17, while pressing the
한편, 도 18에 도시한 바와 같이, 외부에 노출된 제1 상부 회로층(122)과 제1 하부 회로층(132)을 외부환경으로부터 보호하기 위해 상부 절연층(124)에 상부 솔더 레지스트층(150a)을 형성하고, 하부 절연층(134)에 하부 솔더 레지스트 층(150b)을 형성하는 것이 바람직하다.Meanwhile, as shown in FIG. 18, the upper solder resist layer (124) is disposed on the upper insulating
본 실시예를 설명함에 있어, 연결 절연층(144b)을 하부기판(130)에 적층한 상태에서, 상부기판(120) 및 하부기판(130)이 가압되는 것으로 도시 및 기술하였으나, 상부기판(120), 연결 절연층(144b), 및 범프(142b)가 인쇄된 하부기판(130)을 배치한 상태에서 일괄 적층하는 것 또한 가능하다 할 것이다. 또한, 본 실시예는, 도 13 내지 도 15에 도시한 바와 같이, 제1 캐리어(110a) 및 제2 캐리어(110b)에 상부 솔더 레지스트층(150a) 및 하부 솔더 레지스트층(150b)을 미리 적층한 상태에서 상부기판(120) 및 하부기판(130)이 형성되고, 추가적인 솔더 레지스트층 형성 공정이 형성되는 것 또한 가능하다 할 것이다. In the present embodiment, although the
도 19 내지 도 21은 도 8에 도시된 인쇄회로기판의 제조방법을 공정순서대로 도시한 공정단면도이다. 이하, 이를 참조하여 본 실시예에 따른 인쇄회로기판(100c)의 제조방법에 대한 설명하기로 한다. 본 실시예에서 상부기판(120) 및 하부기판(130)의 제조방법은 도 9에 의한 제조공정에 의해 수행되므로, 이 부분에 대한 설명은 생략하기로 한다.19 to 21 are cross-sectional views illustrating a method of manufacturing the printed circuit board shown in FIG. 8 in the order of a process. Hereinafter, a description will be given of a manufacturing method of the printed
먼저, 도 19에 도시한 바와 같이, 제2 상부 회로층(128)과 제2 하부 회로층(138)이 서로 마주하도록 배치하고, 그 사이에 도전볼(142c)이 포함된 절연필름(144c)을 배치한다. First, as shown in FIG. 19, the second
다음, 도 20에 도시한 바와 같이, 상부기판(120)과 하부기판(130)을 가압하여 도전볼(142c)을 통해 제2 상부 회로층(128)과 제2 하부 회로층(138)을 전기적 연결하면서, 상부기판(120) 및 하부기판(130)을 부착연결한다. Next, as shown in FIG. 20, the
한편, 도 21에 도시한 바와 같이, 외부에 노출된 제1 상부 회로층(122)과 제1 하부 회로층(132)을 외부환경으로부터 보호하기 위해 상부 절연층(124)에 상부 솔더 레지스트층(150a)을 형성하고, 하부 절연층(134)에 하부 솔더 레지스트층(150b)을 형성하는 것이 바람직하다.Meanwhile, as shown in FIG. 21, the upper solder resist
본 실시예는, 도 13 내지 도 15에 도시한 바와 같이, 제1 캐리어(110a) 및 제2 캐리어(110b)에 상부 솔더 레지스트층(150a) 및 하부 솔더 레지스트층(150b)을 미리 적층한 상태에서 상부기판(120) 및 하부기판(130)이 형성되고, 추가적인 솔더 레지스트층 형성 공정이 형성되는 것 또한 가능하다 할 것이다. 13 to 15, the upper solder resist
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 인쇄회로기판 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다. Although the present invention has been described in detail through specific embodiments, this is for explaining the present invention in detail, and the printed circuit board and the manufacturing method thereof according to the present invention are not limited thereto, and the technical field of the present invention is related to the present invention. It will be apparent that modifications and improvements are possible by those skilled in the art.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다. . All simple modifications and variations of the present invention fall within the scope of the present invention, and the specific scope of protection of the present invention will be apparent from the appended claims. .
도 1 내지 도 5는 종래기술에 따른 코어리스 기판의 제조방법을 공정순서대로 도시한 공정단면도이다. 1 to 5 are process cross-sectional views showing a method of manufacturing a coreless substrate according to the prior art in the order of a process.
도 6은 본 발명의 바람직한 제1 실시예에 따른 인쇄회로기판의 단면도이다. 6 is a cross-sectional view of a printed circuit board according to a first exemplary embodiment of the present invention.
도 7은 본 발명의 바람직한 제2 실시예에 따른 인쇄회로기판의 단면도이다. 7 is a cross-sectional view of a printed circuit board according to a second exemplary embodiment of the present invention.
도 8은 본 발명의 바람직한 제3 실시예에 따른 인쇄회로기판의 단면도이다. 8 is a cross-sectional view of a printed circuit board according to a third exemplary embodiment of the present invention.
도 9 내지 도 12는 도 6에 도시된 인쇄회로기판의 제조방법을 공정순서대로 도시한 공정단면도이다. 9 to 12 are cross-sectional views illustrating a method of manufacturing the printed circuit board shown in FIG.
도 13 내지 도 15는 도 6에 도시된 인쇄회로기판의 변형 제조방법을 공정순서대로 도시한 공정단면도이다.13 to 15 are cross-sectional views illustrating a method of manufacturing a strain of the printed circuit board shown in FIG.
도 16 내지 도 18은 도 7에 도시된 인쇄회로기판의 제조방법을 공정순서대로 도시한 공정단면도이다. 16 to 18 are cross-sectional views illustrating a method of manufacturing the printed circuit board shown in FIG.
도 19 내지 도 21은 도 8에 도시된 인쇄회로기판의 제조방법을 공정순서대로 도시한 공정단면도이다. 19 to 21 are cross-sectional views illustrating a method of manufacturing the printed circuit board shown in FIG. 8 in the order of a process.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
120 : 상부기판 122 : 제1 상부 회로층120: upper substrate 122: first upper circuit layer
124 : 상부 절연층 126 : 상부 비아124 top insulating
128 : 제2 상부 회로층 130 : 하부기판128: second upper circuit layer 130: lower substrate
132 : 제1 하부 회로층 134 : 하부 절연층132: first lower circuit layer 134: lower insulating layer
136 : 하부 비아 138 : 제2 하부 회로층 136: lower via 138: second lower circuit layer
150a, 150b : 솔더 레지스트층 150a, 150b: solder resist layer
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0696620A (en) * | 1991-12-04 | 1994-04-08 | Toagosei Chem Ind Co Ltd | Anisotropic conductive material, method for connecting circuit using same, and electric circuit substrate |
KR20060061227A (en) * | 2004-12-01 | 2006-06-07 | 신꼬오덴기 고교 가부시키가이샤 | Method of manufacturing a circuit substrate and method of manufacturing a structure for mounting electronic parts |
KR20090071386A (en) * | 2007-12-27 | 2009-07-01 | 신꼬오덴기 고교 가부시키가이샤 | Electronic apparatus |
KR20090094983A (en) * | 2008-03-04 | 2009-09-09 | 삼성전기주식회사 | A metal core package and a multilayer printed circuit board including the metal core package and a fabricating method of the same |
-
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- 2009-09-10 KR KR1020090085526A patent/KR101067088B1/en not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0696620A (en) * | 1991-12-04 | 1994-04-08 | Toagosei Chem Ind Co Ltd | Anisotropic conductive material, method for connecting circuit using same, and electric circuit substrate |
KR20060061227A (en) * | 2004-12-01 | 2006-06-07 | 신꼬오덴기 고교 가부시키가이샤 | Method of manufacturing a circuit substrate and method of manufacturing a structure for mounting electronic parts |
KR20090071386A (en) * | 2007-12-27 | 2009-07-01 | 신꼬오덴기 고교 가부시키가이샤 | Electronic apparatus |
KR20090094983A (en) * | 2008-03-04 | 2009-09-09 | 삼성전기주식회사 | A metal core package and a multilayer printed circuit board including the metal core package and a fabricating method of the same |
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