KR101064467B1 - 핀 전계 효과 트랜지스터 제조 시스템 및 방법 - Google Patents

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Abstract

핀 전계 효과 트랜지스터를 제조하기 위한 시스템 및 방법이 제공된다. 구체적으로, 일 실시예에서, 기판(160) 상에 질화물 층(164)을 퇴적하는 단계(134); 상기 질화물 층(164) 상에 포토리소그라피 마스크를 퇴적하여 벽의 위치를 정의하는 단계(136); 상기 질화물 층(164)을 에칭하여 상기 벽을 형성하는 단계(138); 상기 포토리소그라피 마스크를 제거하는 단계(140); 상기 벽에 인접하게 스페이서 층을 퇴적하는 단계(142); 상기 스페이서 층을 에칭하여, 상기 벽에 인접하는 스페이서(170)를 형성하는 단계(144)-상기 스페이서(170) 및 상기 벽은 상기 기판(160)의 제1 부분을 커버함-; 및 상기 스페이서(170)에 의해 커버되지 않은 상기 기판(160)의 제2 부분을 에칭하여 트렌치(171)를 형성하는 단계를 포함하는 방법이 제공된다.
핀 전계 효과 트랜지스터, 트렌치, 스페이서, 포토리소그라피 마스크, 벽

Description

핀 전계 효과 트랜지스터 제조 시스템 및 방법{SYSTEM AND METHOD FOR FABRICATING A FIN FIELD EFFECT TRANSISTOR}
본 발명의 실시예들은 일반적으로 전자 장치들에 관한 것으로서, 구체적으로는 핀(fin) 전계 효과 트랜지스터("FET") 및 그 제조 프로세스에 관한 것이다.
본 섹션은 아래에 설명 및/또는 청구되는 본 발명의 다양한 양태와 관련될 수 있는 다양한 기술 양태를 독자에게 소개하는 것을 의도한다. 본 설명은 본 발명의 다양한 양태의 보다 나은 이해를 돕기 위한 배경 정보를 독자에게 제공하는 데 도움이 될 것으로 믿어진다. 따라서, 이러한 진술들은 종래 기술의 인정으로서가 아니라 그러한 관점에서 읽혀져야 한다는 것을 이해해야 한다.
집적 회로는 사실상 어느 전자 장치에서나 발견될 수 있다. 예를 들어, 마이크로프로세서 및 디지털 메모리 칩과 같은 집적 회로가 컴퓨터, 셀 폰 및 마이크로웨이브 오븐과 같은 제품 내에 존재한다. 과반세기 전의 이들의 최초 도입 이후, 집적 회로들은 점점 더 작아지고, 점점 더 고밀도로 채워졌다. 밀도의 증가는 보다 작은 칩이 보다 큰 칩과 동일한 기능을 수행할 수 있는 능력을 포함하는 다양한 이익을 제공한다. 또한, 보다 작은 크기는 전력 소비를 줄이면서 성능을 향상시킨다. 구체적으로, 보다 작은 크기에서는 전기 경로들이 더 짧아져서, 보다 낮 은 전력의 로직이 빠른 스위칭 속도로 사용될 수 있다. 그러나, 칩들 상에서 점점 더 작은 구조 크기를 달성하고, 따라서 보다 작은 칩들을 제조하는 것은 적어도 부분적으로는 표준 제조 기술들의 물리적 한계에 도달하는 것으로 인해 점점 더 어렵고 비용이 증가하게 되었다. 따라서, 비용은 물론 크기를 더 줄이기 위해 새롭고 개량된 프로세스들이 꾸준히 제안되고 있다.
통상적으로, 집적 회로 제조 프로세스는 적어도 3개의 주요 프로세스, 즉 1) 패터닝, 2) 재료 추가 및 3) 재료 제거 프로세스를 포함한다. 패터닝 프로세스는 주로 포토리소그라피 마스크 또는 다른 형태의 마스크를 이용하여 달성된다. 패터닝 프로세스를 통해, 결국에는 집적 회로의, 트랜지스터 및 트레이스와 같은, 컴포넌트들로서 기능하는 다양한 영역이 정의된다. 재료 추가 프로세스는 기판 상부에 재료를 퇴적하거나 성장시켜 다수의 층을 형성하는 것을 포함한다. 재료 제거 프로세스는 일반적으로 에칭 프로세스를 포함한다. 마스크에 의해 정의된 영역들 내의 재료를 제거하여 다양한 구조를 형성하는 것은 에칭 프로세스를 통해 이루어진다.
핀 전계 효과 트랜지스터("finFET")는 기판으로부터 대체로 수직으로 연장하는 핀(예를 들어, 높고 얇은 반도체 부재) 주위에 형성되는 일종의 금속 산화물 반도체 FET("MOSFET")이다. 통상적으로, 게이트는 등각으로 정상에 대해 핀의 일측을 올라 핀의 타측 아래로 내려감으로써 핀을 가로지른다. 일반적으로, 소스 및 드레인은 핀 내의 게이트의 대향 측들에 배치된다. 동작에 있어서, 소스와 드레인 사이의 핀을 통하는 전류는 게이트에 선택적으로 급전함으로써 제어된다.
유리하게도, 핀 FET는 종래의 상보형 금속 산화물 반도체("CMOS") 트랜지스터보다 상당히 빠른 스위칭 시간 및 높은 전류 밀도를 가질 수 있다. 또한, 이 분야의 통상의 기술자들은 핀 FET가 또한 통상적으로 채널 전압에 대한 보다 큰 제어 및 쇼트 채널 효과에 대한 저항을 제공한다는 것을 알 것이다. 불리하게도, 핀 FET를 제조하는 데 사용되는 반복 단계들의 수는 종래의 CMOS 프로세스들의 수를 초과할 수 있으며, 집적 회로 제조에 있어서 제조 프로세스 내의 반복 단계들의 수는 통상적으로 제조 비용과 직접 상관된다. 따라서, 핀 FET를 제조하는 데 사용되는 단계들의 수를 줄이는 것이 바람직할 것이다.
본 발명의 이점들은 아래의 상세한 설명을 읽고 도면들을 참조할 때 명확해질 수 있다.
도 1은 본 발명의 일 실시예에 따른 프로세서 기반 시스템의 블록도.
도 2는 본 발명의 일 실시예에 따른 메모리 서브 시스템을 나타내는 도면.
도 3은 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 도면.
도 4는 본 발명의 일 실시예에 따른 제조 프로세스를 나타내는 흐름도.
도 5는 본 발명의 일 실시예에 따른 액티브 영역 준비 및 스페이서 형성을 위한 기술을 나타내는 흐름도.
도 6-14는 본 발명의 일 실시예에 따른 도 4 및 5의 제조 프로세스를 더 나타내는 도면들.
이하, 본 발명의 하나 이상의 구체적인 실시예가 설명된다. 이들 실시예의 간명한 설명을 제공하기 위한 노력에 있어서, 실제 구현의 모든 특징이 본 명세서에 설명되는 것은 아니다. 임의의 그러한 실제 구현의 개발에 있어서는, 임의의 엔지니어링 또는 설계 프로젝트에서와 같이, 개발자의 고유 목표들을 달성하기 위해서, 구현마다 다를 수 있는 시스템 관련 및 비즈니스 관련 제한들을 따르는 것과 같은 다양한 구현 고유 결정들이 행해져야 한다는 것을 알아야 한다. 더욱이, 이러한 개발 노력은 복잡하고 시간 소모적일 수 있지만, 그럼에도 본 개시의 이익을 갖는 통상의 기술자들에게는 설계, 제작 및 제조의 일상적인 작업일 것이라는 것을 이해해야 한다.
아래에 설명되는 실시예들의 일부는 핀 전계 효과 트랜지스터("FET")의 제조를 도울 수 있다. 후술하는 바와 같이, 일 실시예에 따르면, 핀 및 게이트를 포함하는 트랜지스터를 제조하는 방법이 제공되는데, 이 방법은 제1 에치를 수행하여 핀의 제1 벽을 형성하는 단계-상기 에치의 위치는 포토리소그라피 마스크에 의해 정의되지 않음-, 제2 에치를 수행하여 핀의 제2 벽을 형성하는 단계, 및 핀에 인접하게 게이트를 퇴적하는 단계를 포함하며, 게이트는 제2 에치 후에 퇴적된다. 따라서, 아래의 설명은 본 프로세스들의 실시예들에 따른 장치들 및 프로세스 흐름들을 기술한다. 장치 및 프로세스 흐름의 관점에서 이들 실시예를 다루기 전에, 본 발명의 실시예들에 따른 예시적인 시스템들이 설명된다.
도면들을 참조하면, 도 1은 일반적으로 참조 번호 10으로 지시되는 프로세서 기반 시스템의 일 실시예를 나타낸다. 후술하는 바와 같이, 시스템(10)은 본 발명의 실시예들에 따라 제조되는 다양한 전자 장치를 포함할 수 있다. 시스템(10)은 컴퓨터, 페이저, 셀룰러 폰, 퍼스널 오거나이저(organizer), 제어 회로 등과 같은 다양한 타입 중 임의 타입일 수 있다. 통상적인 프로세서 기반 시스템에서, 마이크로프로세서와 같은 하나 이상의 프로세서(12)가 시스템(10) 내의 시스템 기능들 및 요청들의 처리를 제어한다. 시스템(10)의 프로세서(12) 및 다른 서브 컴포넌트들은 후술하는 바와 같이 본 발명의 실시예들에 따라 제조되는 구조들을 포함할 수 있다.
시스템(10)은 통상적으로 전원(14)을 포함한다. 예를 들어, 시스템(10)이 포터블 시스템인 경우, 전원(14)은 이롭게도 연료 전지, 영구 배터리, 교체 가능 배터리, 및/또는 재충전 가능 배터리를 포함할 수 있다. 전원(14)은 또한 AC 어댑터를 포함할 수 있으며, 따라서 시스템(10)은 예를 들어 벽 콘센트 내에 플러그될 수 있다. 전원(14)은 또한 DC 어댑터를 포함할 수 있으며, 따라서 시스템(10)은 예를 들어 차량의 담배 라이터 내에 플러그될 수 있다.
시스템(10)이 수행하는 기능들에 따라 다양한 다른 장치들이 프로세서(12)에 결합될 수 있다. 예를 들어, 사용자 인터페이스(16)가 프로세서(12)에 결합될 수 있다. 사용자 인터페이스(16)는 예를 들어 버튼, 스위치, 키보드, 라이트 펜, 마우스, 디지타이저 및 스타일러스, 및/또는 음성 인식 시스템을 포함할 수 있다. 디스플레이(18)도 프로세서(12)에 결합될 수 있다. 디스플레이(18)는 예를 들어 LCD, SED 디스플레이, CRT 디스플레이, DLP 디스플레이, 플라즈마 디스플레이, OLED 디스플레이, LED, 및/또는 오디오 디스플레이를 포함할 수 있다. 또한, RF 서브 시스템/기저 대역 프로세서(20)도 프로세서(12)에 결합될 수 있다. RF 서브 시스템/기저 대역 프로세서(20)는 RF 수신기 및 RF 송신기(도시되지 않음)에 결합되는 안테나를 포함할 수 있다. 하나 이상의 통신 포트(22)도 프로세서(12)에 결합될 수 있다. 통신 포트(22)는 예를 들어 모뎀, 프린터, 컴퓨터와 같은 하나 이상의 주변 장치(24)에, 또는 근거리 네트워크, 원거리 네트워크, 인트라넷 또는 인터넷과 같은 네트워크에 결합되도록 적응될 수 있다.
프로세서(12)는 일반적으로 메모리에 저장된 소프트웨어 프로그램들을 이행함으로써 시스템(10)을 제어한다. 메모리는 다양한 프로그램을 저장하고 그 실행을 돕기 위해 프로세서(12)에 동작 가능하게 결합된다. 예를 들어, 프로세서(12)는 동적 랜덤 액세스 메모리("DRAM") 및/또는 정적 랜덤 액세스 메모리("SRAM")를 포함할 수 있는 휘발성 메모리(26)에 결합될 수 있다. 휘발성 메모리(26)는 통상적으로 대용량이며, 따라서 동적으로 로딩되는 애플리케이션들 및 데이터를 저장할 수 있다. 후술하는 바와 같이, 휘발성 메모리(26)는 본 발명의 실시예들에 따라 구성될 수 있다.
프로세서(12)는 비휘발성 메모리(28)에도 결합될 수 있다. 비휘발성 메모리(28)는 휘발성 메모리(26)와 함께 사용되는 EPROM 등의 판독 전용 메모리("ROM") 및/또는 플래시 메모리를 포함할 수 있다. ROM의 크기는 통상적으로 임의의 필요한 운영 체제, 애플리케이션 프로그램 및 고정 데이터를 저장하기에 충분할 만큼만 크도록 선택된다. 또한, 비휘발성 메모리(28)는 테이프 또는 디스크 드라이브 메모리와 같은 대용량 메모리를 포함할 수 있다. 후술하는 바와 같이, 다른 예로서, 비휘발성 메모리는 또한 본 발명의 실시예들에 따라 제조되는 전자 장치들을 포함할 수 있다.
도 2는 휘발성 메모리(26)와 같은 메모리 서브 시스템의 일부의 일 실시예의 블록도를 일반적으로 나타낸다. 일반적으로, 휘발성 메모리(26) 내의 저장 장치들에 대한 액세스를 돕기 위해 메모리 제어기(30)가 제공된다. 메모리 제어기(30)는 프로세서(12)와 같은 하나 이상의 프로세서를 통해, 주변 장치(24)와 같은 주변 장치들을 통해, 그리고/또는 다른 시스템들(도시되지 않음)을 통해 저장 장치들에 액세스하기 위한 요청들을 수신할 수 있다. 메모리 제어기(30)는 일반적으로 메모리 장치들에 대한 요청들의 실행을 돕고, 구성 정보를 포함하는 정보의 메모리 장치들과의 교환을 조정하는 역할을 한다.
메모리 서브 시스템은 복수의 슬롯(32-46)을 포함할 수 있다. 각각의 슬롯(32-46)은 듀얼 인라인 메모리 모듈("DIMM")과 같은 메모리 모듈을 하나 이상의 메모리 버스를 통해 메모리 제어기(30)에 동작 가능하게 결합하도록 구성된다. 일반적으로, 각각의 DIMM은 도 3을 참조하여 후술하는 바와 같이 데이터를 저장할 수 있는 DRAM 장치들과 같은 복수의 메모리 장치를 포함한다. 후술하는 바와 같이, 각각의 DIMM은 모듈의 각 측에 다수의 메모리 장치를 구비한다. 모듈의 각 측은 "랭크"로서 참조될 수 있다. 따라서, 각각의 예시적인 슬롯(32-46)은 2개의 랭크를 갖는 단일 DIMM을 수납하도록 구성된다. 예를 들어, 슬롯(32)은 랭크들(32A, 32B)을 갖는 DIMM을 수납하도록 구성되고, 슬롯(34)은 랭크들(34A, 34B)을 갖는 DIMM을 수납하도록 구성되는 등등이다. 본 실시예에서, 8개의 메모리 슬롯(32-46) 각각은 도 3과 관련하여 더 후술되는 바와 같이 각각의 랭크(32A/B-46A/B) 상에 8개의 개별 메모리 장치를 포함하는 모듈을 지원할 수 있다.
도 2를 다시 참조하면, 메모리 버스들은 DIMM들 상의 각각의 메모리 장치와 메모리 제어기(30) 사이의 데이터 교환을 돕기 위한 메모리 데이터 버스(48)를 포함할 수 있다. 메모리 데이터 버스(48)는 메모리 제어기(30)에서 메모리 장치로 각각 결합되는 복수의 단일 비트 메모리 버스 또는 전송 라인을 포함한다. 휘발성 메모리(26)의 일 실시예에서, 메모리 데이터 버스(48)는 64개의 개별 데이터 버스를 포함할 수 있다. 또한, 메모리 데이터 버스(48)는 ECC 에러 검출 및 교정에 사용될 수 있는 각각의 메모리 랭크(32A/B-46A/B)에 대한 하나 이상의 개별 버스를 포함할 수 있다. 이 분야의 기술자들이 알 수 있듯이, 메모리 데이터 버스(48)의 개별 버스들은 시스템(10)의 구성 및 성능에 따라 다를 것이다.
휘발성 메모리(26)는 또한, 예를 들어 커맨드 어드레스(CA), 행 어드레스 선택(RAS#), 열 어드레스 선택(CAS#), 기입 인에이블(WE#), 뱅크 어드레스(BA), 칩 선택(CS#), 클럭 인에이블(CKE) 및 온-다이 종료(ODT)와 같은 어드레스 정보가 대응 요청에 대해 전달될 수 있는 커맨드 버스(50)를 포함한다. 또한, 커맨드 버스(50)는 부트-업 시에 구성 정보의 교환을 용이하게 하는 데에도 사용될 수 있다. 메모리 데이터 버스(48)와 같이, 커맨드 버스(50)는 복수의 개별 커맨드 버스를 포함할 수 있다. 본 실시예에서, 커맨드 버스(50)는 20개의 개별 버스를 포함할 수 있다. 메모리 데이터 버스(48)와 관련하여 전술한 바와 같이, 시스템 구성에 따라 커맨드 버스(50)에 대해 다양한 실시예가 구현될 수 있다.
도 3은 메모리 슬롯들(32-46)(도 2) 중 하나에 삽입될 수 있는 DIMM과 같은 메모리 모듈(52)의 일 실시예를 나타낸다. 본 예시 도면에서, 메모리 모듈(52)의 일 측이 도시되며, 일반적으로 랭크(52A)로서 지시된다. 전술한 바와 같이, 메모리 모듈(52)은 2개의 랭크(52A, 52B)를 포함할 수 있다. 랭크(52A)는 정보를 저장하는 데 사용될 수 있는 DRAM 장치들과 같은 복수의 메모리 장치(56A-56H)를 포함한다. 메모리 모듈(52)의 제2 대향 측(52B, 도시되지 않음)도 다수의 메모리 장치를 포함한다는 것을 알 것이다. 메모리 모듈(52)은 메모리 슬롯들(32-46) 중 하나 내로의 메모리 모듈(52)의 기계적 결합을 돕기 위한 에지 커넥터(54)를 포함할 수 있다. 또한, 에지 커넥터(54)는 메모리 제어기(30)에서 메모리 장치들(56A-56H)(및 제2 랭크들 상의 메모리 장치들)로의 데이터 및 제어 신호들의 교환을 돕는 전기적 결합을 위한 메커니즘을 제공한다. 도 3의 실시예는 다양한 표준에 따라 이용될 수 있다. 예를 들어, 메모리 모듈(52)은 단일 데이터 레이트(SDR), 완전 버퍼링(FB)-DIMM, 더블 데이터 레이트(DDR) 및 더블 데이터 레이트 2(DDR2) 시스템(10)에서 사용될 수 있다.
메모리 장치들(56A-56H)는 트랜지스터 및 커패시터 또는 소정의 다른 메모리 요소를 각각 포함하는 셀들(도시되지 않음)의 어레이를 각각 포함할 수 있다. 소정 실시예들에서, 셀들의 적어도 일부는 본 발명의 실시예들에 따라 제조될 수 있다. 예를 들어, 하나 이상의 셀은 핀 FET 및 커패시터와 같은 메모리 요소를 포함할 수 있다.
따라서, 도 4는 본 발명의 실시예들에 따른 핀 FET를 제조하는 데 사용될 수 있는 제조 프로세스(100)의 일 실시예를 나타내는 흐름도이다. 도 4에 나타난 바와 같이, 예시적인 제조 프로세스(100)는 도 4의 블록 102 및 104로 지시되는 바와 같은 액티브 영역 준비 및 스페이서 형성으로 시작된다. 전술한 바와 같이, 도 4는 제조 프로세스의 일 실시예의 개요를 나타내는 흐름도이다. 도 5는 아래에 최초로 설명될 도 4로부터의 블록들 102 및 104와 관련된 추가 상세를 나타내는 흐름도이다. 또한, 도 4의 블록들 102 및 104는 도 4 및 5와 관련하여 설명되는 제조 프로세스 동안의 반도체 구조의 사시도를 나타내는 도 6A, 6B 및 7과 연계하여서도 설명된다.
따라서, 도 5의 블록 130으로 지시되고, 도 6A 및 6B에 도시된 바와 같이, 기판(160)을 제공함으로써 액티브 영역 준비가 시작될 수 있다. 기판(160)은 반도체 구조의 기초를 형성할 수 있다는 것을 알 것이다. 기판(160)은 단결정 또는 다결정 실리콘, 갈륨 아세나이드, 인듐 포스파이드, 또는 반도체 특성들을 갖는 기타 재료들과 같은 반도체 재료들을 포함할 수 있다. 대안으로 또는 추가로, 기판(160)은 예를 들어 플라스틱 또는 세라믹 작업 표면과 같이 전자 장치가 형성될 수 있는 비 반도체 표면을 포함할 수 있다. 기판(160)은 예를 들어 전체 웨이퍼, 다이싱된 웨이퍼의 일부, 또는 패키징된 전자 장치 내의 다이싱된 웨이퍼의 일부의 형태일 수 있다.
이어서, 액티브 영역 준비(102)를 위한 기술은 블록 132로 지시되는 바와 같이 기판(160)의 상부 및/또는 그에 인접하게 패드 산화물 층("PADOX")(162)을 성장 및/또는 형성하는 것으로 이어질 수 있다. 이 분야의 통상의 기술자들이 알듯이, 통상적으로 PADOX(162)는 반도체의 제조 동안 인접 층들을 분리하는 데 사용되는 얇은, 가열 성장된 산화물을 포함한다. 일 실시예에서, PADOX(162)는 약 50 옹스트롬("A")의 두께일 것이다.
이어서, 액티브 영역 준비(102)를 위한 기술은 블록 134로 지시되는 바와 같이 PADOX(162)의 상부 및/또는 그에 인접하게 질화물 층(164)을 퇴적하는 단계를 포함할 수 있다. 일 실시예에서, 질화물 층(164)은 약 500 내지 700 A의 두께를 갖는 실리콘 질화물 층을 포함할 수 있다. 그러나, 다른 실시예들에서는, 다른 적절한 타입의 질화물들 및/또는 다른 적절한 층 두께들이 기술(102)에서 사용될 수 있다. 예를 들어, 일 실시예에서, 질화물 층(164)은 후술하는 STI 에치를 해결하기 위해 퇴적되는 100A-200A 두께의 추가 질화물 섹션을 포함할 수 있다. 본 출원의 목적을 위해, "퇴적" 층은 하부 층 상에 반드시 위치할 필요는 없고 그 상부에 배치되는 것으로서 해석되어야 하는 반면(즉, 퇴적 층과 하부 층 사이에 중간 층들이 존재할 수 있다), 하부 층 "상에 직접 퇴적되는" 층은 하부 층 상에 직접 위치하는 것으로서 해석되어야 한다.
이어서, 기술(102)은 블록 136에 의해 지시되는 바와 같이 질화물 층(164) 상부에 그리고/또는 그에 인접하게 포토리소그라피 마스크(도 6A, 6B 또는 7에는 도시되지 않음)를 도포하는 단계를 포함할 수 있다. 일 실시예에서, 포토리소그라피 마스크는 복수의 벽(166)을 정의할 수 있는데, 이들의 형성은 후술한다. 일 실시예에서, 포토리소그라피 마스크는 약 200 이하의 폭 및 약 1500 이상의 길이를 갖는 벽들(166)을 정의할 수 있다. 포토리소그라피 마스크가 도포된 후, 기술(102)은 블록 138에 의해 지시되는 바와 같이 질화물 층(164) 및 PADOX(162)를 에칭하여 벽들(166)을 형성하는 단계를 포함할 수 있다. 일 실시예에서, 질화물 층 및 PADOX(162)의 에칭은 액티브 이온 에칭 또는 다른 적절한 형태의 이방성 에치와 같은 인시투(insitu) 에치를 수행하는 단계를 포함할 수 있다. 대안으로, 다른 적절한 형태의 웨트(wet) 및 드라이(dry) 에칭이 이용될 수 있다. 추가적으로, 소정 실시예들에서, 기술(102)은 또한 질화물 층(164) 및 PADOX(162)를 에칭하는 것과 연관하여 기판(160)의 소정 부분을 통해 에칭하는 단계를 포함할 수 있다. 예를 들어, 일 실시예에서, 기술(102)은 벽들(166) 아래가 아닌 영역들 내의 기판(160)으로부터 약 200A를 에칭하는 단계를 포함할 수 있다. 에칭이 완료된 후, 기술(102)은 블록 140에 의해 지시되는 바와 같이 포토리소그라피 마스크를 제거하는 단계를 포함할 수 있다. 블록 140 이후에 형성되는 반도체 구조의 일 실시예가 도 6에 도시되어 있다.
이어서, 스페이서 형성 기술(104)을 참조하면, 이 기술은 블록 142에 의해 지시되는 바와 같이 질화물 층(164) 및 기판(160)의 상부에 그리고/또는 그에 인접하게 스페이서 층을 퇴적함으로써 시작될 수 있다. 일 실시예에서, 스페이서 층의 퇴적은 약 300A의 두께로 테트라에틸 오소실리케이트 실리콘("TEOS")의 층을 퇴적하는 단계를 포함할 수 있다. 이 TEOS 층은 원자 층 화학 증착(Atomic Layer Chemical Deposition)을 이용하여 퇴적될 수 있다. 그러나, 다른 실시예들에서는 대체 프로세스들을 이용하여 TEOS 층을 퇴적할 수 있다. 예를 들어, 다른 실시예들에서는 플라즈마 강화 화학 기상 증착 또는 다른 적절한 화학 기상 증착 프로세스가 이용될 수 있다. 더욱이, 또 다른 실시예들에서는 다른 적절한 스페이서 재료들 및/또는 층 두께들이 기술(104)에서 사용될 수 있다. 스페이서 층을 퇴적한 후에, 기술(104)은 블록 144에 의해 지시되고 도 7에 도시된 바와 같이 스페이서 층을 에칭하여 스페이서(170)를 형성하는 단계를 포함할 수 있다. 다양한 실시예들에서, 스페이서 층의 에칭은 스톱 온 실리콘 에치(stop on silicon etch), 인시투 TEOS 실리콘 에치 또는 다른 적절한 타입의 에치를 수행하는 단계를 포함할 수 있다.
도 8과 관련하여 도 4를 다시 참조하면, 스페이서들(170)이 형성된 후, 기술(100)은 블록 106으로 지시되는 바와 같이 쉘로우 트렌치 분리("STI") 에치로 계속될 수 있다. 일 실시예에서, STI 에치는 기판(160) 내로 약 2000 내지 3000A를 에칭하여 하나 이상의 트렌치(171)를 형성하는 단계를 포함할 수 있다. 그러나, 대체 실시예들에서, STI 에치는 기판(160) 내로 다른 적절한 깊이로 에칭하는 단계를 포함할 수 있다. STI 에치 동안, 질화물 층(164) 및 스페이서(170)는 하드 마스크로서 기능하여, 질화물 층(164) 및 스페이서(170)에 의해 커버되는 기판(160)의 영역들을 STI 에칭으로부터 보호할 수 있다는 것을 알 것이다. 도 8은 STI 에치의 완료 후의 반도체 구조의 일 실시예를 나타낸다. 또한, 도 4 및 5에서는 STI 에치(블록 106) 및 스페이서 층 에치(블록 144)가 2개의 개별 블록으로 도시되어 있지만, 일 실시예에서 이들 두 에치는 함께 수행될 수 있다.
이어서, 기술(100)은 도 4의 블록 108에 의해 지시되고 도 9의 구조에 도시된 바와 같이 반도체 구조 상에 STI 충전 및 화학 기계 폴리시("CMP")를 수행하는 단계를 포함할 수 있다. 일 실시예에서, STI 충전은 STI 에치에 의해 에칭된 영역들을 스핀 온 유전체("SOD")(172)로 채우는 단계를 포함할 수 있다(도 9 참조). 그러나, 다른 실시예들에서는 다른 적절한 타입의 유전체가 STI 에치(106)에 의해 제거된 영역들을 채우는 데 사용될 수 있다. 또한, 블록 108에 의해 지시되는 바와 같이, SOD 충전이 적용된 후, 기술(100)은 또한 반도체 구조 상에 CMP를 수행하는 단계를 포함할 수 있다. 일 실시예에서, CMP는 SOD 충전물(172)의 상부가 질화물 층(164)의 상부와 대략 같은 높이가 될 때까지 SOD 충전물(172)을 폴리싱하는 스톱 온 질화물("SON") CMP를 포함할 수 있다. 즉, 반도체 구조의 상부는 CMP 장치 내의 폴리셔가 질화물 층(164)에 도달할 때까지 폴리싱될 수 있다. 도 9는 STI 충전 및 CMP 이후의 반도체 구조의 일 실시예를 나타낸다.
이어서, 기술(100)은 블록 110에 의해 지시되는 바와 같이 에치 레벨링 및 질화물 스트립을 포함할 수 있다. 일 실시예에서, 에치 레벨링은 암모니아, 플루오르화물 및 플루오르화 수소산의 혼합물을 이용하는 버퍼 산화물 에치를 포함할 수 있다. 그러나, 대체 실시예들에서는 다른 적절한 타입의 에치 레벨링이 사용될 수 있다. 유사하게, 일 실시예에서, 블록 110에 설명된 질화물 스트립은 끓는 인산을 이용하는 웨트 질화물 스트립을 포함할 수 있으나, 대체 실시예들에서는 다른 적절한 타입의 웨트 질화물 스트립이 기술(100)에서 이용될 수 있다. 도 10은 에치 레벨렝 및 질화물 스트립(블록 110) 이후의 예시적인 반도체 구조를 나타낸다. 도시된 바와 같이, 에치 레벨링 및 질화물 스트립은 질화물 층(164)을 제거하였으며, 질화물 층(164)에 대략 인접한 스페이서들(170)의 섹션을 제거하였다. 그러나, PADOX(162)에 인접한 스페이서들(170)의 하부는 질화물 스트립에 의해 제거되지 않았다.
에치 레벨링 및 질화물 스트립(블록 110) 후, 기술(100)은 블록 112에 의해 지시되는 바와 같이 상감(damascene) 프로세스를 포함할 수 있다. 일 실시예에서, 상감 프로세스는 포토리소그라피 마스크(174)를 도포하여, 반도체의 소스 및/또는 드레인에 대한 접촉 패드들이 될 반도체 구조의 영역과 같이 결국에는 핀의 일부가 되지 않을 반도체 구조의 부분들을 커버하는 단계를 포함할 수 있다(도 11A, 11B 및 12 참조). 상감 프로세스는 또한 산화물 에치(예컨대, 산화물 펀치)를 수행하여, (마스크(174)에 의해 보호되지 않는 곳에서) PADOX(162)를 제거한 후, 실리콘 에치를 수행하여 핀들(176)의 일측을 형성하는 단계를 포함할 수 있다. 예를 들어, 도 11A 및 11B에 도시된 바와 같이, 각각이 실리콘 에치에 의해 실질적으로 영향을 받지 않는 스페이서들(170) 및 SOD 충전물(172)은 상감 프로세스의 실리콘 에치 부분 동안 마스크로서 기능할 것이다. 이것은 채널들(178)이 핀들(176) 각각의 하나의 벽을 형성하는 결과를 낳는다. 채널들(178)의 깊이(즉, 실리콘 에치의 깊이)를 조정하여 핀들(176)의 높이를 변화시킬 수 있다. 다양한 실시예들에서, 핀들(176)의 높이는 500A와 2000A 사이에서 변할 수 있으며, 더 높은 핀들은 메모리 셀들 간의 보다 양호한 분리를 제공한다.
이어서, 포토리소그라피 마스크(174)가 그대로 있는 상태에서, 기술(100)은 블록 114에 의해 지시되는 바와 같이 STI 산화물 에치를 수행하여, 스페이서(170)의 나머지 부분을 제거하고, SOD 충전물(172)을 소정 깊이까지 제거하는 단계를 포함할 수 있다. 통상적으로, STI 산화물 에치의 깊이는 채널들(178)의 깊이로 대략 근사화될 것이다. 예를 들어, 도 12는 STI 산화물 에치가 스페이서들(170) 및 SOD 충전물(172)을 채널들(178)과 동일한 근사 깊이까지 제거한 후의 예시적인 반도체 구조를 나타낸다. 도 12에 도시된 바와 같이, 일 실시예에서, STI 산화물 에치는 기판(160)으로부터 위로 연장하는 하나 이상의 더블 핀(176)(즉, 2개의 핀)을 형성한다. 도 12에 도시된 바와 같이, 더블 핀의 핀들(176) 각각은 기판(160)으로부터 위로 연장하는 기판의 노출부(182)로부터 위로 연장하며, SOD(172)에 의해 기판(160)의 다른 노출부들(182)로부터 부분적으로 분리된다. 유사하게, 더블 핀 쌍 내의 핀들(176) 각각은 기판(160)으로부터 형성되는 동안 노출부들 중 하나로부터 위로 연장할 수 있으며, 채널(178)에 의해 더블 핀 내의 다른 핀(176)으로부터 부분적으로 분리될 수 있다.
이어서, 도 4의 블록 116에 의해 지시되고 도 13에 도시된 바와 같이, 포토리소그라피 마스크(174)가 제거될 수 있다. 마지막으로, 블록 118에 의해 지시되고 도 14A 및 14B에 도시된 바와 같이, 게이트가 형성될 수 있다. 일 실시예에서, 게이트의 형성은 핀들(176) 사이 및/또는 그 주위에 실리콘 및/또는 폴리실리콘(180)을 퇴적하는 단계를 포함할 수 있다. 핀들(176)은 기판(160)의 원 표면 아래에 리세스되므로, 게이트(180)와 핀들(176) 간의 근소한 오정렬은 핀 FET의 동작에 실질적으로 영향을 미치지 않을 것이다. 전술한 바와 같이, 일 실시예에서, 게이트(180)는 핀들(176)이 완전히 형성된 후에 퇴적된다. 마지막으로, 도 14A 및 14B에 또한 도시된 바와 같이, 게이트(180)의 상부 및/또는 그 근처에 텅스텐 실리사이드(182) 또는 다른 적절한 재료의 층이 퇴적되어, 핀 FET에 대한 랜딩 접촉 패드로서 작용할 수 있다. 더욱이, FINFET의 소스 및/또는 드레인에 대한 추가적인 접촉부들(184)도 도 4의 블록 118 동안에 형성될 수 있다.
본 발명은 다양한 변형 및 대안 형태들이 가능할 수 있지만, 특정 실시예들이 도면들에 예로서 도시되었고, 본 명세서에 상세히 설명되었다. 그러나, 본 발명은 개시되는 특정 형태들로 한정되는 것을 의도하지 않는다는 것을 이해해야 한다. 오히려, 본 발명은 아래에 첨부된 청구범위에 의해 정의되는 바와 같은 본 발명의 사상 및 범위 내에 있는 모든 변형, 균등물 및 대안들을 커버한다.

Claims (21)

  1. 핀(176) 및 게이트(180)를 포함하는 트랜지스터를 제조하는 방법으로서,
    포토리소그라피 마스크를 이용하지 않고서 상기 핀(176)의 제1 벽을 형성하기 위해 제1 에치(etch)를 수행하는 단계(112);
    상기 핀(176)의 제2 벽을 형성하기 위해 제2 에치를 수행하는 단계(114); 및
    상기 핀(176) 상에 게이트(180)를 퇴적하는 단계(118)
    를 포함하고,
    상기 게이트(180)는 상기 제2 에치 후에 퇴적되는 트랜지스터 제조 방법.
  2. 제1항에 있어서, 상기 제1 에치를 수행하는 단계는 상기 핀(176)의 상기 제1 벽을 기판의 상부면 아래에 리세스되도록 형성하는 것을 포함하는 트랜지스터 제조 방법.
  3. 제1항에 있어서, 상기 방법은 단일 게이트(180)를 포함하는 트랜지스터를 제조하는 단계를 포함하는 트랜지스터 제조 방법.
  4. 제1항에 있어서, 상기 제1 에치를 수행하는 단계는 상기 핀(176)과는 별개인 다른 핀의 제1 벽을 형성하는 트랜지스터 제조 방법.
  5. 트랜지스터 제조 방법에 있어서,
    기판(160) 상에 질화물 층(164)을 퇴적하는 단계(134);
    상기 질화물 층(164) 상에 포토리소그라피 마스크를 퇴적하여 벽의 위치를 정의하는 단계(136);
    상기 질화물 층(164)을 에칭하여 상기 벽을 형성하는 단계(138);
    상기 포토리소그라피 마스크를 제거하는 단계(140);
    상기 벽에 인접하게 스페이서 층을 퇴적하는 단계(142);
    상기 스페이서 층을 에칭하여, 상기 벽에 인접하는 스페이서(170)를 형성하는 단계(144) - 상기 스페이서(170) 및 상기 벽은 상기 기판(160)의 제1 부분을 커버함 -;
    상기 스페이서(170)에 의해 커버되지 않은 상기 기판(160)의 제2 부분을 에칭하여 트렌치(171)를 형성하는 단계;
    상기 트렌치(171)를 유전체로 채우는 단계;
    상기 질화물 층을 에칭하여 상기 기판의 상기 제 1 부분의 일부분을 노출하는 단계; 및
    상기 기판의 상기 제1 부분의 노출된 상기 일부분을 채널을 형성하기 위한 깊이로 에칭하는 단계
    를 포함하는 트랜지스터 제조 방법.
  6. 기판(160) 내의 트렌치(171);
    상기 트렌치(171)에 의해 부분적으로 정의되는 상기 기판(160)으로부터의 노출부(outcropping)(182) - 상기 노출부(182)는 에칭 프로세스에 의해 형성되는 채널(178)을 포함함 -;
    상기 트렌치(171)의 제1 측 상의 상기 노출부(182)의 상부면 상에 배열된 제1 스페이서(170); 및
    상기 트렌치(171)의 제2 측 상의 상기 노출부(182)의 상부면 상에 배열된 제2 스페이서(170)
    를 포함하고,
    상기 제1 스페이서(170) 및 상기 제2 스페이서(170)는 상기 에칭 프로세스 동안 상기 노출부(182)를 마스킹하도록 구성되는 반도체 구조물.
  7. 제6항에 있어서, 상기 채널(178)은 핀(176)의 벽을 정의하는 반도체 구조물.
  8. 제6항에 있어서, 상기 제1 스페이서(170)는 테트라에틸 오소실리케이트 실리콘을 포함하는 반도체 구조물.
  9. 제6항에 있어서, 상기 노출부(182)의 상부면은 상기 기판(160)의 상부면 아래에 리세스되는 반도체 구조물.
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KR1020097003577A 2006-08-22 2007-08-07 핀 전계 효과 트랜지스터 제조 시스템 및 방법 KR101064467B1 (ko)

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