KR101061674B1 - 비휘발성 스핀 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

비휘발성 스핀 메모리 소자 및 그 제조방법이 개시된다. 플로팅 게이트에 자성 반도체 양자점을 형성하고 자성 반도체 양자점 내에 전자의 스핀을 저장 및 소거함으로써 정보를 저장하는 스핀 메모리 소자를 제조할 수 있다. 자성 반도체 양자점의 형성은 전이금속을 포함하는 금속층, 고분자 전구체층을 순차 적층한 후 열처리를 함으로써 고분자막 내에 다수의 자성 반도체 양자점을 형성하게 된다. 메모리 소자의 동작에 있어 편극광을 조사하여 전자의 스핀을 자성 양자점내에 저장함으로써 전자의 전하 뿐만 아니라 전자의 스핀을 이용하는 스핀 메모리 소자를 제공하게 된다.
자성 양자점, 나노 부유게이트 메모리(NFGM), 스핀 메모리, 플렉시블

Description

비휘발성 스핀 메모리 소자 및 그 제조방법{NON-VOLATILE SPIN MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 상세하게는 플로팅 게이트에 형성된 자성 반도체 양자점에 전자의 스핀을 주입/소거함에 의하여 정보를 저장하는 비휘발성 스핀 메모리 소자에 관한 것이다.
최근 디지털 카메라, 휴대용 전화기, MP3 등의 성능향상과 함께 저장매체인 플래시 메모리 소자에 대한 수요가 급증하고 있다.
이는 플래시 메모리가 비휘발성, 저전력 소모 및 DRAM보다 우수한 집적도로 인해 비트 밀도(bit density) 및 비트 코스트(bit cost) 감소에 유리하기 때문이다.
그러나, 플래시 메모리의 저장 용량의 증가를 위해 소자의 크기가 작아짐에 따라 전하 트랩층으로부터 반도체 기판 또는 게이트 전극 방향으로 누설되는 누설 전류(leakage current)가 문제가 되고 있다.
이에 따라, 폴리실리콘 전하 트랩층을 나노 크기의 양자점(quantum dot)으로 대신하는 메모리 소자 기술이 개발되었는데 이러한 메모리 소자를 나노플로팅게이 트메모리(Nano-Floating Gate Memory: NFGM)라 한다.
나노 입자로 전하 트랩층을 형성할 경우, 메모리 소자의 동작시 2차원의 나노점 어레이에 전하가 저장되며 전자의 에너지 상태는 나노 결정의 퍼텐셜 우물에서 깊은 에너지에 존재하게 되며 이에 의해 누설전류를 감소시킬 수 있다.
본 발명은 고분자 절연막 내부에 자성 반도체 양자점을 구비함으로써 자성 반도체 양자점내에 전자의 스핀을 주입/소거함에 의해 정보를 저장할 수 있는 비휘발성 스핀 메모리 소자 및 그 제조방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 바람직한 실시예에 의한 비휘발성 스핀 메모리 소자는 기판 상에 형성된 터널 절연막, 상기 터널 절연막 상에 형성되며 적어도 하나의 자성 반도체 양자점을 포함하는 고분자 절연막, 상기 고분자 절연막 상에 형성되는 게이트 전극을 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명의 다른 실시예에 의한 비휘발성 스핀 메모리 소자의 제조방법은 기판 상에 터널 절연막을 형성하는 단계, 상기 터널 절연막 상에 적어도 하나의 자성 반도체 양자점을 포함하는 고분자 절연막을 형성하는 단계, 상기 고분자 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.
상기한 바와 같은 본 발명의 비휘발성 스핀 메모리 소자 및 그 제조방법에 따르면 다음과 같은 효과가 있다.
첫째, 플렉시블(flexible) 기판을 사용하여 소자를 제작함으로써 극한적인 변형에도 작동가능한 메모리 소자를 제공할 수 있다.
둘째, 고분자 절연막 내부에 형성된 자성 반도체 양자점에 전자의 스핀을 주입/소거함으로써 정보를 저장할 수 있는 스핀 기반의 비휘발성 메모리 소자를 제공할 수 있다.
본 발명의 효과는 이상에서 언급한 효과들에 제한되지 않으며, 언급되지 않은 또 다른 효과는 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 의한 비휘발성 스핀 메모리 소자에 대하여 상세히 설명하기로 한다. 참고로 본 발명을 설명함에 있어서 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불 필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 비휘발성 스핀 메모리 소자의 구조를 나타낸 사시도 및 단면 A-A'에 따른 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 비휘발성 메모리 소자는 기판(10) 상에 형성된 터널 절연막(40), 상기 터널 절연막(40) 상에 형성되며 적어도 하나의 자성 반도체 양자점(70)을 포함하는 고분자 절연막(65), 상기 고분자 절연막(65) 상에 형성되는 게이트 전극(80)을 포함한다.
기판(10)은 소자를 지지하기 위한 것으로, 소자 제조공정에 유리한 폴리카보네이트(polycarbonate: PC), 폴리아릴레이트(polyarylate: PAR), 폴리에테르술폰(polyethersulphone: PES) 및 폴리이미드(polyimide: PI) 중 선택된 적어도 하나로 이루어질 수 있다.
다만, 기판(10)의 재질은 상기 재질에 한정되는 것은 아니며 광투과성 수지 기판이라면 어느 것이나 가능하며 외부에서 인가되는 변형에도 소자의 기능 수행이 가능하도록 플렉시블(flexible) 특성을 갖는다.
상기 기판(10)이 광투과성 수지 기판인 경우에, 상기 기판(10) 상에 서로 이격된 소오스/드레인 전극들(23, 25)이 배치될 수 있으며, 상기 소오스/드레인 전극들(23, 25) 사이의 기판(10) 상에 채널막(30)이 배치될 수 있다. 이 때, 상기 소오스/드레인 전극들(23, 25)은 상기 채널막(30)의 양단에 전기적으로 접속할 수 있다.
상기 소오스/드레인 전극(23, 25)은 ITO(Indium Tin Oxide), 고농도 도핑된 폴리실리콘 및 전도성 카본나노튜브(CNT: Carbon Nano Tube) 중 선택된 어느 하나가 사용될 수 있다.
상기 채널막(30)은 투명 반도체인 산화아연(ZnO) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으며 이 경우, 산화아연(ZnO) 또는 질화갈륨(GaN)은 물질의 형성상태에 관계없이 n형 반도체 박막으로 형성되므로 n형 채널을 형성하게 된다.
또한, 상기 채널막(30)은 폴리엔비닐카바졸(polyvinylcarbazole: PVK), 펜타센(pentacen) 및 폴리스티렌(polystyrene: PS) 중 선택된 적어도 하나로 이루어질 수 있다.
한편, 상기 기판(10)의 재질은 실리콘, 산화아연(ZnO) 등의 반도체 기판일 수 있으며, 이 경우 상기 채널막(10)은 상기 기판(10) 내에 형성될 수 있고, 또한 상기 소오스/드레인 전극들 또는 소오스/드레인 영역들은 기판에 이온 주입등의 방법으로 불순물을 도핑함으로써 상기 기판(10) 내에 형성될 수 있다.
터널 절연막(40)은 상기 채널막(30) 상부에 형성되며 산화알루미늄(Al2O3), 산화마그네슘(MgO), 이산화규소(SiO2), 산화지르코늄(ZrO2) 및 산화하프늄(HfO2) 중 선택된 적어도 하나가 될 수 있다.
상기 터널 절연막(40)의 두께는 2㎚~5㎚의 범위를 가질 수 있다. 터널 절연막(40)의 두께가 2㎚ 미만인 경우, 터널 절연막(40)을 직접 터널링하거나 풀-프렝켈(Poole-Frenkel) 효과로 인하여 저장된 전하가 채널로 누설될 수 있으며, 터널 절연막(40)의 두께가 5㎚를 초과하는 경우, 직접 터널링 효과보다는 파울러-노르드 하임(Fowler-Nordeim) 터널링으로 전하를 주입해야 하는데 이는 동작전압을 상승시킬 수 있기 때문이다.
자성 반도체 양자점(70)은 양자점이 형성하는 양자우물 구조내의 양자 준위에 전자의 스핀을 저장/소거 할 수 있는 물리학적 소단위체를 말한다.
자성 반도체 양자점(70)은 터널 절연막(40) 상에 형성된 고분자 절연막(65) 내에 적어도 하나 분포하며 양자 준위(quantum state)를 갖는 양자 우물(quantum well)을 형성하게 된다.
상기 자성 반도체 양자점(70)은 ZnMnO, NiO, Fe2O3 및 FeNiO 중 선택된 금속 산화물로 이루어지며 일 예로서 ZnMnO로 이루어질 수 있다.
또한, 상기 자성 양자점(70)의 크기는 3㎚~20㎚의 범위를 가진다.
고분자 절연막(65)은 상기 터널 절연막(40) 상에 형성되며, 상기 자성 반도체 양자점(70)은 상기 고분자 절연막(65) 내에, 일 예로서 상기 고분자 절연막(65)의 하부 영역 내에 분포될 수 있다. 상기 자성 반도체 양자점(70) 상에 위치하는 상기 고분자 절연막(65)의 상부 영역은 컨트롤 절연막 역할을 할 수 있다.
상기 고분자 절연막(65)의 재질은 BPDA-PDA(poly(p-phenylene biphenyl tetracarboximide)), PMDA-PDA (poly(p-phenylene pyromellitimide)), OPDA-PDA(poly(p-phenylene 3, 3", 4,4"-oxtdiphthalimide)) 및 6FDA-PDA (poly(p-phenylene4,4"-hexafluoro isopropylidene diphthalimide)) 중 적어도 하나 선택된 폴리이미드를 포함한다.
게이트 전극(80)은 상기 고분자 절연막(65) 상에 형성되며 ITO(Indium Tin Oxide), 고농도 도핑된 폴리실리콘 및 전도성 카본나노튜브(CNT: Carbon Nano Tube) 중 선택된 어느 하나로 이루어질 수 있다.
도 2a 내지 도 2e는 본 발명의 바람직한 다른 실시예에 의한 비휘발성 스핀 메모리 소자의 제조공정을 나타낸 공정도들이다.
도 2a를 참조하면, 기판(10) 제공 단계에서, 기판(10)은 소자를 지지하기 위한 것으로 소자 제조공정에 유리한 폴리카보네이트(polycarbonate: PC), 폴리아릴레이트(polyarylate: PAR), 폴리에테르술폰(polyethersulphone: PES) 및 폴리이미드(polyimide: PI) 중 선택된 적어도 하나로 이루어질 수 있다.
다만, 기판(10)의 재질은 상기 재질에 한정되는 것은 아니며 광투과성 수지 기판이라면 어느 것이나 가능하며 외부에서 인가되는 변형에도 소자의 기능 수행이 가능하도록 플렉시블(flexible) 특성을 갖는다.
도 2a를 참조하면, 상기 기판(10) 상에 소오스/드레인 전극(23, 25)이 형성된 것을 알 수 있다.
소오스/드레인 전극(23, 25)은 ITO(Indium Tin Oxide), 고농도 도핑된 폴리실리콘 및 전도성 카본나노튜브(CNT: Carbon Nano Tube) 중 선택된 어느 하나를 기판(10) 상에 물리적 기상증착법(physical vapor deposition), 화학적 기상증착법(chemical vapor deposition) 등의 방법으로 증착후 소오스/드레인 전극(23, 25)의 패턴된 마스크(미도시)를 사용하여 식각 공정을 실시하여 형성된다.
바람직하게는 상기 소오스/드레인 전극(23, 25) 형성시, 기판(10)의 손상 방 지를 위하여 리엑티브 이온 에칭(Reactive Ion Etching: RIE) 공정을 수행할 수 있다.
도 2b를 참조하면, 채널막(30)은 소오스/드레인 전극(23, 25)이 형성된 기판(10) 상에 투명 반도체인 산화아연(ZnO) 또는 질화갈륨(GaN) 등을 화학적 기상증착법, 물리적 기상증착법을 사용하여 형성할 수 있다.
산화아연(ZnO) 또는 질화갈륨(GaN) 층을 증착함에 의해 형성되는 상기 채널막(30)은 물질 상태에 관계없이 n형 반도체 박막으로 형성되며 이 경우 n채널 특성을 갖게 된다.
또한, 상기 채널막(30)은 폴리엔비닐카바졸(polyvinylcarbazole: PVK), 펜타센(pentacen) 및 폴리스티렌(polystyrene, PS) 중 선택된 적어도 하나를 스핀 코팅, 물리적 기상증착법 등을 이용하여 형성될 수 있다.
도 2c를 참조하면, 터널 절연막(40)은 산화알루미늄(Al2O3), 산화마그네슘(MgO), 이산화규소(SiO2), 산화지르코늄(ZrO2) 및 산화하프늄(HfO2) 중 선택된 적어도 하나를 화학적 기상증착법, 물리적 기상증착법, 원자층 적층법(Atomic Layer Deposition: ALD) 등을 이용하여 형성할 수 있다.
도 2d 및 도 2e를 참조하면, 자성 반도체 양자점(70)을 포함하는 고분자 절연막(65)은 먼저 상기 터널 절연막(40) 상에 전이금속을 포함하는 제1 금속층(53)을 물리적 기상증착법, 화학적 기상증착법 및 원자층 증착법등을 이용하여 형성할 수 있다.
이 경우, 상기 전이금속을 포함하는 제1 금속층(53)은 아연(Zn), 철(Fe), 니켈(Ni) 중 선택된 어느 하나가 사용되며 상기 제1 금속층(53)의 두께는 1㎚~10㎚의 범위를 가진다.
이는 상기 제1 금속층(53)의 두께가 1㎚ 미만인 경우, 상기 제1 금속 박막층을 형성하기 어렵고 아래 기술한 자성금속을 포함하는 제2 금속층(55) 물질의 과다한 이온이 상기 제1 금속층(53) 격자내에 침투하여 자성 반도체 양자점을 형성시킬 수 없다.
또한, 상기 제1 금속층(53)의 두께가 10㎚를 초과하는 경우 아래에 기술한 고분자 전구체와 화학적 반응이 충분히 일어나지 않을 뿐만 아니라 화학반응 후 양자점이 형성되지 않는다.
상기 제1 금속층(53)을 형성한 후, 자성금속을 포함하는 제2 금속층(55)을 형성하며 상기 제2 금속층(55)은 망간(Mn) 또는 니켈(Ni)이 사용되며 상기 제2 금속층(55)의 두께는 1㎚~3㎚의 범위를 가진다.
상기 제2 금속층(55)의 두께가 1㎚ 미만인 경우, 물리적으로 상기 제2 금속층(55)을 제어하기 어려우며 불충분한 고용도로 인하여 자성 반도체 나노 양자점이 형성되지 않는다.
상기 제2 금속층(55)의 두께가 2nm를 초과하는 경우, 고용도가 증가하고 고분자 전구체와 화학반응으로 형성되는 제1 금속 이온, 제2 금속이온 및 산소 이온들의 결합시 제2 금속 산화물만이 형성될 수 있다.
상기 자성금속을 포함하는 제2 금속층(55)을 형성후, 카르복시기를 갖는 고 분자 전구체층(60)을 스핀 코팅 등의 고분자 막질 형성방법을 이용하여 상기 제2 금속층(55) 상에 형성한다.
상기 카르복시기를 갖는 고분자 전구체는 폴리아믹산(polyamic acid) 을 포함한다.
제1 금속층(53), 제2 금속층(55) 및 고분자 전구체층(60)을 순차적으로 형성한 후, 열처리 공정을 실시한다.
도 2e에 도시된 바와 같이, 상기 열처리 공정에 의해 제1 금속층(53), 제2 금속층(55) 및 폴리아믹산이 화학반응을 하여 자성 반도체 양자점(70)을 형성하게 된다.
자성 반도체 양자점(70)은 양자점이 형성하는 양자우물 구조내의 양자 준위에 전자의 스핀을 저장/소거 할 수 있는 물리학적 소단위체를 말한다.
상기 자성 반도체 양자점(70)은 ZnMnO, NiO, Fe2O3, FeNiO 중 선택된 어느 하나로 구성되며 바람직하게는 ZnMnO로 구성된다.
한편, 상기 자성 반도체 양자점(70)을 구성하는 물질에 따라, 상기 적층되는 전이금속을 포함하는 금속층(53, 55)은 단층 혹은 이층이 될 수 있다.
또한, 상기 자성 반도체 양자점(70)의 크기는 3㎚~20㎚의 범위를 가진다.
고분자 절연막(65)의 형성은 제1 금속층(53), 제2 금속층(55) 및 카르복시기를 갖는 고분자 전구체가 열처리 과정 중 화학반응에 의해 자성 반도체 양자점(70)을 형성과 함께 이루어진다.
상기 고분자 절연막(65)은 내부에 자성 반도체 양자점(70)들이 분포하며 자성 반도체 양자점(70) 상부의 고분자 절연막(65) 영역은 컨트롤 절연막 역할을 할 수 있다.
도 2e를 참조하면, 게이트 전극(80)을 형성하는 단계는 상기 자성 반도체 양자점(70)을 포함하는 고분자 절연막(65) 상에 ITO, 고농도 도핑된 폴리실리콘 및 전도성 탄소나노튜브 중 선택된 어느 하나를 증착한 후 식각 공정을 통하여 게이트 전극(80)을 형성하는 것을 말한다.
도 3은 본 발명의 일 실시예에 의한 비휘발성 스핀 메모리 소자의 동작원리를 나타낸 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 의한 비휘발성 스핀 메모리 소자의 동작은, 게이트 전극(80)과 소오스/드레인 전극(23, 25)들 사이에 프로그램 전계를 인가한 상태에서 광학적으로 편광된 빛을 상기 메모리 소자에 조사하는 것을 포함한다. 이 때, 광학적으로 편광된 빛에 의해 자성 반도체 양자점(70)내에 스핀 정렬된 전자와 정공의 쌍을 생성한다. 이 후, 상기 정공은 프로그램 전계에 의해 상기 게이트 전극(80) 또는 채널막(30)으로 방출되고, 상기 전자는 자성 반도체 양자점(70)내에 트랩된다. 그 결과, 상기 비휘발성 스핀 메모리 소자에 정보가 저장될 수 있다.
이 후, 게이트 전극(80)에 소정 전압을 인가하여 상기 비휘발성 스핀 메모리 소자의 온(on) 또는 오프(off) 상태를 측정함으로써 상기 비휘발성 스핀 메모리 소 자에 저장된 정보를 읽을 수 있다. 이 때, 상기 자성 반도체 양자점(70) 내에 전자가 주입된 경우 상기 비휘발성 스핀 메모리 소자는 오프(off) 상태로 측정될 수 있다.
이후, 게이트 전극(80)과 소오스/드레인 전극(23, 25)들 사이에 소거 전계를 인가하여, 전자가 트랩된 자성 반도체 양자점(70)내로 정공을 주입한다. 그 결과, 전자와 정공의 재결합에 의해 자성 반도체 양자점(70)내에 트랩된 스핀 정렬된 전자가 소거되어 소자의 정보가 제거될 수 있다. 이 때, 전자와 상기 스핀 정렬된 전자의 재결합에 의해 광학적으로 편광된 빛이 발생될 수 있다.
이하, 본 발명의 이해를 돕기 위해 비휘발성 스핀 메모리 소자의 제조예를 제시한다. 다만, 하기의 제조예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 제조예에 의해 한정되는 것은 아니다.
<제조예 : 비휘발성 스핀 메모리 소자 제조예>
폴리카보네이트(polycarbonate: PC) 기판 상에 물리적 기상증착법을 이용하여 ITO(Indium Tin Oxide)막을 증착한 후, 이를 패터닝하여 소오스 및 드레인 전극들을 형성하였다.
이 경우, 식각 공정시 200℃ 에서 리엑티브 이온 에칭(RIE) 공정을 수행하였다.
소오스/드레인 전극이 형성된 기판 상에 화학적 기상증착법을 이용하여 산화 아연(ZnO)으로 이루어진 채널을 형성하였다. 이 경우, 산화아연(ZnO)의 채널은 n채널 특성을 갖는다.
이후에 채널 상부에 터널 절연막을 형성하였다. 터널 절연막은 이산화규소(SiO2)을 화학적 기상증착법을 이용하여 5㎚의 두께로 형성하였다.
아연(Zn) 박막층을 상기 터널 절연막 상에 화학적 기상증착법을 이용하여 5㎚의 두께로 형성하였다. 아연 박막층을 형성한 후 망간(Mn) 박막층을 화학 기상증착법을 이용하여 1㎚의 두께로 형성하였다.
망간 박막층 상에 폴리아믹산(polyamic acid)을 스핀코팅에 의하여 형성하였다. 폴리아믹산의 막을 형성한 후 130℃의 온도로 30분간 열처리를 실시하여 폴리이미드 전구체인 폴리아믹산 내에 존재하는 솔벤트를 제거한 후 400℃ 에서 60분간 큐어링(curing), 공정을 통하여 3㎚ 크기의 자성 반도체 나노 양자점을 형성하였다.
큐어링 공정이 끝난 후 게이트 형성을 위하여 투명 ITO를 증착한 후 식각 공정을 통하여 게이트를 형성하였다.
또한, p형 실리콘 기판에 포토 리소그래피법 및 이온 주입법에 의해 소스/드레인 전극을 형성한 후 터널 절연막 형성을 포함한 이후의 공정은 상술한 바와 동일하게 하여 메모리 소자를 제작하였다.
도 4 및 도 5는 본 발명의 제조예에 따라 형성된 ZnMnO 자성 반도체 양자점 의 고해상도 투과전자현미경 사진이다.
도 4에 나타낸 바와 같이, 400℃에서 1시간 동안 큐어링(curing) 한 경우 2층의 ZnMnO 자성 양자점이 형성되었음을 확인할 수 있다.
이 경우, Zn 박막의 두께는 5㎚, Mn 박막의 두께는 1㎚ 였다.
도 5의 확대한 고해상도 단면 투과전자현미경 사진에서 5nm 두께의 실리콘 산화막 상부에 ZnMnO 자성 양자점이 형성되었음을 확인할 수 있었으며 형성된 양자점은 평균 3㎚의 지름을 가지고 있다.
본 발명의 비휘발성 스핀 메모리 소자는 편극광을 조사하여 자성 양자점이 형성하는 양자 우물 구조의 양자 준위에 스핀 정렬된 전자를 저장하여 정보를 저장하고 게이트 전극에 펄스 전압을 인가하여 정보를 지움으로써 스핀 기반의 차세대 비휘발성 메모리 소자로 응용될 수 있다.
또한, 본 발명에 의한 비휘발성 메모리 소자는 플렉시블 기판을 사용함으로써 극한적인 변형에도 소자의 기능 수행이 가능한 메모리 소자를 제공할 수 있다.
상기와 같이, 본 발명에 의한 비휘발성 메모리 소자는 종래의 소자에서 주된 동작원으로 사용되었던 전하 뿐만 아니라 전자의 스핀을 동시에 이용함으로써 플렉시블 비휘발성 메모리 소자의 실현에 큰 가능성을 부여할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변경된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 비휘발성 스핀 메모리 소자의 사시도 및 단면 A-A'에 따른 단면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 의한 비휘발성 스핀 메모리 소자의 제조공정을 나타낸 도면들이다.
도 3은 본 발명의 일 실시예에 의한 비휘발성 스핀 메모리 소자의 동작원리를 나타낸 도면이다.
도 4는 고분자 절연막 내부에 2층의 자성 반도체 양자점(ZnMnO)이 형성된 것을 나타낸 고해상도 단면 투과전자현미경 사진이다.
도 5는 p-형 실리콘 기판 상에 형성된 터널 절연막 상부에 자성 반도체 양자점이 형성된 것을 나타낸 고해상도 단면 투과전자현미경 사진이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 기판 23 : 소오스/드레인 전극
25 : 드레인/소오스 전극 30 : 채널막
40 : 터널 절연막 53 : 제1 금속층
55 : 제2 금속층 60 : 고분자 전구체층
65 : 고분자 절연막 70 : 자성 반도체 양자점
80 : 게이트 전극

Claims (15)

  1. 기판 상에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성되며 적어도 하나의 자성 반도체 양자점을 포함하는 고분자 절연막; 및
    상기 고분자 절연막 상에 형성되는 게이트 전극을 포함하고,
    상기 적어도 하나의 자성 반도체 양자점에 광학적 편극광을 조사하여 전자의 스핀을 정렬시키고, 상기 자성 반도체 양자점 내에 상기 스핀 정렬된 전자를 저장하는 비휘발성 스핀 메모리 소자.
  2. 제 1 항에 있어서,
    상기 기판은 광투과성 수지 기판인 비휘발성 스핀 메모리 소자.
  3. 제 1 항에 있어서,
    상기 기판과 상기 터널 절연막 사이에 배치된 채널막; 및
    상기 기판 상에서 상기 채널막의 양단에 접속하는 소오스/드레인 전극들을 더 포함하는 비휘발성 스핀 메모리 소자.
  4. 제 2 항에 있어서,
    상기 기판은 폴리카보네이트(polycarbonate: PC), 폴리아릴레이트(polyarylate: PAR), 폴리에테르술폰(polyethersulphone: PES) 및 폴리이미드(polyimide: PI) 중 선택된 적어도 하나로 이루어진 것을 특징으로 하는 비휘발 성 스핀 메모리 소자.
  5. 제 3 항에 있어서,
    상기 채널막은 산화아연(ZnO), 질화갈륨(GaN), 펜타센(pentacen), 폴리엔비닐카바졸(polyvinyl carbazole: PVK) 및 폴리스티렌(polystyrene, PS) 중 선택된 적어도 하나로 이루어진 것을 특징으로 하는 비휘발성 스핀 메모리 소자.
  6. 제 1 항에 있어서,
    상기 터널 절연막은 Al2O3, MgO, SiO2, ZrO2 및 HfO2 중 선택된 적어도 하나로 이루어진 것을 특징으로 하는 비휘발성 스핀 메모리 소자.
  7. 제 1 항에 있어서,
    상기 터널 절연막은 두께가 2㎚~5㎚ 인 것을 특징으로 하는 비휘발성 스핀 메모리 소자.
  8. 제 1 항에 있어서,
    상기 자성 반도체 양자점은 ZnMnO, NiO, Fe2O3 및 FeNiO 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 비휘발성 스핀 메모리 소자.
  9. 제 1 항에 있어서,
    상기 고분자 절연막의 재질은 폴리이미드를 포함하는 것을 특징으로 하는 비휘발성 스핀 메모리 소자.
  10. 제 9 항에 있어서,
    상기 폴리이미드는 BPDA-PDA(poly(p-phenylene biphenyl tetracarboximide)), PMDA-PDA (poly(p-phenylene pyromellitimide)), OPDA-PDA(poly(p-phenylene 3, 3", 4,4"-oxtdiphthalimide)) 및 6FDA-PDA (poly(p-phenylene4,4"-hexafluoro isopropylidene diphthalimide)) 중 선택된 적어도 하나인 것을 특징으로 하는 비휘발성 스핀 메모리 소자.
  11. 기판 상에 터널 절연막을 형성하는 단계;
    상기 터널 절연막 상에 적어도 하나의 자성 반도체 양자점을 포함하는 고분자 절연막을 형성하는 단계; 및
    상기 고분자 절연막 상에 게이트 전극을 형성하는 단계를 포함하고,
    상기 적어도 하나의 자성 반도체 양자점에 광학적 편극광을 조사하여 전자의 스핀을 정렬시키고, 상기 자성 반도체 양자점 내에 상기 스핀 정렬된 전자를 저장하는 비휘발성 스핀 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 터널 절연막을 형성하기 전에, 상기 기판 상에 채널막 형성하는 단계; 및
    상기 채널막의 양단에 접속하는 소오스/드레인 전극들을 형성하는 단계를 더 포함하는 비휘발성 스핀 메모리 소자의 제조방법.
  13. 제 11 항에 있어서, 상기 자성 반도체 양자점을 포함하는 고분자 절연막을 형성하는 단계는,
    상기 터널 절연막 상에 전이금속을 포함하는 적어도 하나의 금속층 및 카르복시기를 갖는 고분자 전구체층을 순차적으로 형성한 후 열처리 공정을 통하여 형성되는 것을 특징으로 하는 비휘발성 스핀 메모리 소자의 제조방법.
  14. 제 3 항에 있어서,
    상기 적어도 하나의 자성 반도체 양자점에 광학적 편극광을 조사하여 상기 자성 반도체 양자점 내에 스핀 정렬된 전자를 주입함으로써 정보를 기록하는 비휘발성 스핀 메모리 소자.
  15. 제 14 항에 있어서,
    상기 게이트 전극과 소오스/드레인 전극들 사이에 전계를 인가하여 상기 채널막에 주입되는 전자와 상기 스핀 정렬된 전자를 재결합시켜 상기 자성 반도체 양자점내의 스핀을 제거함으로써 정보를 소거하는 비휘발성 스핀 메모리 소자.
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Citations (1)

* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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CN110211958A (zh) * 2019-04-25 2019-09-06 浙江大学 一种基于tft的具有大存储窗口的透明闪存及其制造方法

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