KR101059460B1 - 알고리즘 아날로그-디지털 변환기 - Google Patents

알고리즘 아날로그-디지털 변환기 Download PDF

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Abstract

본 발명은 알고리즘 아날로그-디지털 변환기(Analog-to-Digital Converter : ADC)에 관한 것으로, 본 발명에 따른 알고리즘 ADC는, 전처리 증폭기가 공유되는 구조로 플래시 ADC를 구성함으로써 플래시 ADC에 사용되는 전처리 증폭기의 갯수를 줄여 칩 면적을 감소시킬 수 있는 것을 특징으로 한다. 또한, 요구되는 해상도에 따라 MDAC에 포함된 연산 증폭기의 대역폭을 동적으로 줄여나감으로써 전력 소모를 최소화할 수 있는 것을 특징으로 한다.
알고리즘 ADC, 동적 가변 대역폭 증폭기, 바이어스, 플래시 ADC, MDAC

Description

알고리즘 아날로그-디지털 변환기{The algorithmic analog-to-digital converter}
본 발명은 알고리즘 아날로그-디지털 변환기에 관한 것으로, 더 자세하게는 칩 면적이 최소화되고 전력 효율이 개선된 알고리즘 아날로그-디지털 변환기에 관한 것이다.
본 발명은 지식경제부 및 정보통신연구진흥원의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2008-S-015-01, 과제명: 45nm급 혼성 SoC용 아날로그 회로].
이동통신 단말기에서는 수신된 아날로그 신호를 잡음에 둔감한 디지털 신호로 변환하며, 이러한 변환과정은 아날로그-디지털 변환기(Analog-to-Digital Converter, 이하 'ADC'라 함)에 의해 수행된다. 특히, 휴대성이 중요한 이동통신 단말기의 특성상 소형, 저전력의 ADC가 필요하다.
공지의 다양한 ADC의 구조 중에서 칩 면적과 전력 소모를 최적화하기 위해 알고리즘(Algorithmic) ADC가 널리 사용되고 있다.
도 1은 종래의 알고리즘 ADC의 회로도이며, 도 2는 도 1에 도시된 제1, 2 플래시 ADC의 회로도이다.
도 1에 도시된 바와 같이, 종래의 알고리즘 ADC(100)는 제1, 2 플래시 ADC(110a, 110b)와, MDAC(Multiplying Digital-to-Analog Converter)(150)과, 디지털 보정 회로(170)를 포함하여 이루어진다.
상기 제1, 2 플래시 ADC(110a, 110b)는 아날로그 신호를 입력받아 디지털 신호로 변환하여 출력하며, 도 2에 도시된 바와 같이 해상도에 따라 다수의 전처리 증폭기(111)와 다수의 래치(113)를 각각 포함한다.
상기 MDAC(150)은 제1, 2 DAC(120a, 120b), 감산기(130) 및 연산 증폭기(140)로 구성되며, 상기 제1, 2 플래시 ADC(110a, 110b)에서 디지털 변환되고 남은 잔류 전압을 다시 아날로그 신호로 변환하여 출력한다.
상기 디지털 보정 회로(170)는 상기 제1, 2 플래시 ADC(110a, 110b)로부터 출력되는 디지털 신호의 에러를 교정한다.
그러나, 종래의 알고리즘 ADC(100)에 있어서, 상기 제1, 2 플래시 ADC(110a, 110b)가 n비트의 해상도를 갖는 경우, 상기 제1, 2 플래시 ADC(110a, 110b)에는 총 2n-1개의 전처리 증폭기(111)가 사용되는데, 4비트 이상의 해상도를 갖는 플래시 ADC의 경우 다수의 전처리 증폭기(111)로 인해 칩 면적이 크게 증가되는 문제점이 있다.
예를 들어, 상기 제1, 2 플래시 ADC(110a, 110b)가 3비트의 해상도를 갖는 경우, 상기 제1 플래시 ADC(110a)에 7개의 전처리 증폭기(111)가 사용되고, 상기 제2 플래시 ADC(110b)에도 7개의 전처리 증폭기(111)가 사용되므로, 전체적으로 14개의 전처리 증폭기가 사용되어 칩 면적이 증가한다.
또한, 종래의 알고리즘 ADC(100)에 있어서, 상기 MDAC(150)은 매 변환 단계에서 일정한 주기를 갖는 클럭 신호(CK)에 따라 디지털-아날로그 신호 변환을 수행하기 때문에, 신호 변환 동작 주기가 항상 일정하여 낮은 비트를 출력하는 단계에서 필요 이상의 전류가 소모된다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 본 발명의 목적은 알고리즘 ADC에 있어서 전처리 증폭기가 공유되는 구조로 플래시 ADC를 구성함으로써 플래시 ADC에 사용되는 전처리 증폭기의 갯수를 줄여 칩 면적을 줄일 수 있도록 하는 것이다.
또한, 본 발명의 다른 목적은 알고리즘 ADC에 있어서 요구되는 해상도에 따라 MDAC에 포함된 연산 증폭기의 대역폭을 동적으로 조절함으로써 전력 소모를 최소화할 수 있도록 하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 알고리즘 아날로그-디지털 변환기는, 전처리 증폭기를 공유하는 구조로 구성되며, 아날로그 입력 신호를 디지털 신호로 변환하여 출력하는 플래시 ADC(Analog-to-Digital Converter); 제1, 2 DAC, 감산기 및 연산 증폭기로 이루어지며, 상기 플래시 ADC에서 디지털 변환되고 남은 잔류 전압을 다시 아날로그 신호로 변환하여 출력하는 MDAC(Multiplying Digital-to-Analog Converter); 및 요구되는 해상도에 따라 대역폭 조절 신호를 생성하여 상기 MDAC의 연산 증폭기로 출력하는 대역폭 조절 신호 발생기를 포함하며, 상기 대역폭 조절 신호에 따라 상기 연산 증폭기의 바이어스 전류가 조절되어 상기 연산 증폭기의 대역폭이 동적으로 가변되는 것을 특징으로 한다.
상기 플래시 ADC가 n비트의 플래시 ADC인 경우 상기 n비트의 플래시 ADC에는 2n-1개의 전처리 증폭기가 포함되며, 상기 플래시 ADC에 포함된 2n-1개의 전처리 증폭기의 동작 속도는 기준 속도 보다 2배 빠른 것이 바람직하다.
상기 연산 증폭기는, 상기 플래시 ADC에서 디지털 변환되고 남은 잔류 전압을 증폭하여 출력하는 제1, 2 트랜지스터와, 상기 제1, 2 트랜지스터에 바이어스 전류를 공급하는 제3 트랜지스터를 포함하며, 상기 제3 트랜지스터의 게이트 단자에는 상기 대역폭 조절 신호에 따라 상기 제1, 2 트랜지스터에 공급되는 바이어스 전류를 조절하기 위한 다수의 블리딩 트랜지스터가 각각 연결되는 것이 바람직하다.
여기에서, 상기 각 블리딩 트랜지스터에 인가되는 상기 대역폭 조절 신호는 서로 다른 듀티 싸이클을 가지며, 이에 따라 상기 각 블리딩 트랜지스터에는 상기 대역폭 조절 신호에 상응하는 바이어스 전류가 흐르게 된다.
본 발명에 따르면, 전처리 증폭기가 공유되는 구조로 플래시 ADC를 구성함으로써 플래시 ADC에 사용되는 전처리 증폭기의 갯수를 줄여 알고리즘 ADC의 칩 면적을 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 따르면, 요구되는 해상도에 따라 MDAC에 포함된 연산 증폭기의 대역폭을 동적으로 줄여나감으로써 알고리즘 ADC의 전력 소모를 최소화할 수 있는 효과가 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 3은 본 발명에 따른 알고리즘 ADC의 회로도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 알고리즘 ADC(300)는, 아날로그 입력 신호를 디지털 신호로 변환하여 출력하는 플래시 ADC(310)와, 상기 플래시 ADC(310)에서 디지털 변환되고 남은 잔류 전압을 다시 아날로그 신호로 변환하여 출력하는 MDAC(350)과, 요구되는 해상도에 따라 대역폭 조절 신호(BWi)를 생성하여 상기 MDAC(350)으로 출력하는 대역폭 조절 신호 발생기(360)와, 상기 플래시 ADC(310)로부터 출력되는 디지털 신호의 에러를 교정하는 디지털 보정 회로(370)를 포함한다. 여기에서, 상기 MDAC(350)은 제1, 2 DAC(320a, 320b), 감산기(330) 및 연산 증폭기(340)로 구성된다.
본 발명의 알고리즘 ADC(300)는, (1) 플래시 ADC(310)의 전처리 증폭기 공유 구조에 의해 전처리 증폭기의 개수를 반으로 줄여 칩 면적을 감소시킬 수 있는 것과, (2) 요구되는 해상도에 따라 MDAC(350)에 포함된 연산 증폭기(340)의 대역폭, 즉, 연산 증폭기(340)에 입력되는 신호의 처리 대역폭을 동적으로 조절하여 전력 소모를 최소화할 수 있는 것에 가장 큰 특징이 있으며, 이하의 설명에서 이와 관련한 본 발명의 알고리즘 ADC의 구성 및 동작에 대하여 보다 상세히 설명한다.
(1) 플래시 ADC(310)의 전처리 증폭기 공유 구조
도 4는 본 발명에 따른 플래시 ADC(310)를 나타낸 도면으로, 2비트의 플래시 ADC를 예로 들어 구성한 것이다.
도 4에 도시된 바와 같이, 본 발명에 따른 2비트 플래시 ADC(310)는 두 개의 전처리 증폭기(311)와 4개의 래치(313)로 구성되며, 아날로그 입력 신호를 디지털 신호로 변환하여 출력한다.
즉, 종래의 2비트 플래시 ADC(110a, 110b)에는 전처리 증폭기가 각각 2개씩 포함되어 총 4개의 전처리 증폭기가 사용되지만, 본 발명에 따른 2비트 플래시 ADC(310)에는 총 2개의 전처리 증폭기가 사용된다.
이렇게 전처리 증폭기의 개수를 반으로 줄일 수 있는 것은, 본 발명의 플래시 ADC(310)에 포함된 전처리 증폭기(311)의 동작 속도가 종래의 플래시 ADC(110a, 110b)에 포함된 전처리 증폭기(111)의 동작 속도에 보다 빠르기 때문이며, 이에 대하여 더 자세히 설명하면 다음과 같다.
도 5는 본 발명에 따른 플래시 ADC(310)의 동작을 종래의 플래시 ADC(110a, 110b)의 동작과 비교하여 설명하기 위한 파형도이다.
도 5를 참조하면, 종래의 플래시 ADC(110a, 110b)에 사용된 전처리 증폭기(111)는 T의 듀티 싸이클(duty cycle)을 갖는 Q1, Q2 위상에 따라 기준 전압(VREF)과 플래시 ADC(110a, 110b)에 입력된 입력 전압(Vflash1, Vflash2)의 차이를 증폭하여 출력한다.
이와 달리, 본 발명의 플래시 ADC(310)에 사용된 전처리 증폭기(311)는 T/2의 듀티 싸이클을 갖는 FQ1 위상에서 기준 전압(VREF)을 샘플링하고, FQ2a, FQ2b의 위상에서 기준 전압(VREF)과 플래시 ADC(310)에 입력된 입력 전압(Vflash)의 차이를 증폭하여 출력한다.
즉, 종래의 제1, 2 플래시 ADC(110a, 110b)에 사용된 전처리 증폭기(111)의 동작 속도를 기준 속도라 하면, 본 발명의 플래시 ADC(310)에 사용된 전처리 증폭기(311)의 동작 속도는 기준 속도 보다 두 배 빠른 것을 알 수 있다.
이와 같이, 하나의 플래시 ADC(310)에 전처리 증폭기(311)가 공유되도록 구성하면서, 상기 전처리 증폭기(311)가 기준 속도 보다 두 배 빠르게 동작되도록 함으로써, 플래시 ADC(310)에 사용되는 전처리 증폭기(311)의 개수를 반으로 줄일 수 있으며, 이에 따라 칩 면적을 줄일 수 있다.
(2) MDAC(350)에 포함된 연산 증폭기(340)의 동적 대역폭 조절
도 6은 본 발명에 따른 연산 증폭기(340)의 동적 대역폭 조절 기능을 설명하기 위한 도면이다.
도 6을 참조하면, 본 발명에 따른 연산 증폭기(340)는, 상기 플래시 ADC(310)에서 아날로그-디지털 변환되고 남은 잔류 전압을 증폭하여 출력하는 제1, 2 트랜지스터(M1, M2)와, 상기 제1, 2 트랜지스터(M1, M2)에 바이어스 전류(IBias)를 공급하는 제3 트랜지스터(M3)를 포함하며, 상기 제3 트랜지스터(M3)의 게이트 단자 에는 바이어스 전류(IBias)를 조절하기 위한 다수개의 블리딩 트랜지스터(TR1~TR6)가 다수의 스위치를 통해 각각 연결되어 있다.
상기 대역폭 조절 신호 발생기(360)를 통해 대역폭 조절 신호(BW1~BW6)가 생성되면, 상기 대역폭 조절 신호(BW1~BW6)는 각 스위치를 통해 각 블리딩 트랜지스터(TR1~TR6)에 각각 인가되며, 이에 따라 상기 각 블리딩 트랜지스터(TR1~TR6)에는 인가된 대역폭 조절 신호(BW1~BW6)에 상응하는 전류(Iunit(1)~Iunit(6))가 흐르게 된다. 따라서, 상기 연산 증폭기(340)의 바이어스 전류(IBias)는 IBias= Iunit(1) + Iunit(2) + … + Iunit(6) 이 된다.
여기에서, 상기 각 블리딩 트랜지스터(TR1~TR6)에 인가되는 대역폭 조절 신호(BW1~BW6)의 듀티 싸이클은 도 6에서와 같이 각 블리딩 트랜지스터(TR1~TR6)의 배열 순서에 따라 클럭 신호의 N배로 순차적으로 증가된다.
이와 같이 각 블리딩 트랜지스터(TR1~TR6)의 배열 순서에 따라 각 블리딩 트랜지스터(TR1~TR6)에 인가되는 대역폭 조절 신호(BW1~BW6)의 듀티 싸이클을 순차적으로 증가시키면, 상기 각 블리딩 트랜지스터(TR1~TR6)에 흐르는 전류량(Iunit1~Iunit6)도 점진적으로 증가하게 된다.
따라서, 상기 각 블리딩 트랜지스터(TR1~TR6)에 흐르는 전류량(Iunit1~Iunit6)을 서로 다르게 조절하여 연산 증폭기(340)의 전력 소모를 비선형적으로 제어하는 것이 가능하게 되며, 이에 따라 MDAC(350)의 최초 동작시 안정성을 확보할 수 있게 된다.
즉, 본 발명에 따른 연산 증폭기(340)는 동작시마다 대역폭 조절 신호(BWi)에 따라 바이어스 전류(IBias)가 조절되며, 이에 따라 연산 증폭기(340)의 대역폭, 즉, 연산 증폭기(340)에 입력되는 신호의 처리 대역폭이 동적으로 가변된다.
이와 같이 연산 증폭기(340)의 대역폭, 즉, 연산 증폭기(340)에 입력되는 신호의 처리 대역폭이 동적으로 가변되도록 하는 이유는 다음과 같다.
본 발명에 따른 알고리즘 ADC(300)는 아날로그 신호를 소정 비트씩 디지털 신호로 반복하여 변환하는 구조이므로, 각 변환 단계에서 요구되는 해상도는 소정 비트씩 감소하게 되며, 결국 연산 증폭기(340)의 요구 대역폭도 소정 비트씩 감소하게 된다.
따라서, 본 발명에서는 대역폭 조절 신호(BWi)에 따라 연산 증폭기(340)의 바이어스 전류(IBias)를 조절하여 연산 증폭기(340)의 대역폭, 즉, 연산 증폭기(340)에 입력되는 신호의 처리 대역폭을 동적으로 줄여나감으로써 전력 소모를 최소화한다.
한편, 본 실시예에서는 각 블리딩 트랜지스터(TR1~TR6)의 배열 순서에 따라 각 블리딩 트랜지스터(TR1~TR6)에 인가되는 대역폭 조절 신호(BW1~BW6)의 듀티 싸이클이 순차적으로 증가하는 것으로 설명하였지만, 이와 반대로 각 블리딩 트랜지스 터(TR1~TR6)에 인가되는 대역폭 조절 신호(BW1~BW6)의 듀티 싸이클을 순차적으로 감소시키는 것도 가능함은 물론이다.
이제까지 본 발명에 대하여 그 바람직한 실시예를 중심으로 살펴보았다. 그러나, 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것으로, 여러 가지 다른 형태로 변형될 수 있음은 물론이다.
도 1은 종래의 알고리즘 ADC의 회로도이다.
도 2는 도 1에 도시된 제1, 2 플래시 ADC의 회로도이다.
도 3은 본 발명에 따른 알고리즘 ADC의 회로도이다.
도 4는 본 발명에 따른 플래시 ADC를 나타낸 도면으로, 2비트의 플래시 ADC를 예로 들어 구성한 것이다.
도 5는 본 발명에 따른 플래시 ADC의 동작을 종래의 플래시 ADC의 동작과 비교하여 설명하기 위한 파형도이다.
도 6은 본 발명에 따른 연산 증폭기의 동적 대역폭 조절 기능을 설명하기 위한 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 종래의 알고리즘 ADC　　
110a, 110b : 제1, 2 플래시 ADC
111 : 전처리 증폭기　　　 113 : 래치
120a, 120b : 제1, 2 DAC 130 : 감산기
140 : 연산 증폭기 150 : MDAC
170 : 디지털 보정 회로
300 : 본 발명의 알고리즘 ADC
310 : 플래시 ADC　　　　 311 : 전처리 증폭기
313 : 래치　　　　　 320a, 320b : 제1, 2 DAC
330 : 감산기　　　　 340 : 연산 증폭기
M1, M2, M3 : 제1, 2, 3 트랜지스터
TR1~TR6 : 블리딩 트랜지스터
350 : MDAC　　　　　 370 : 디지털 보정 회로

Claims (9)

  1. 다수의 래치가 전처리 증폭기를 공유하는 구조로 구성되며, 아날로그 입력 신호를 디지털 신호로 변환하여 출력하는 플래시 ADC(Analog-to-Digital Converter);
    제1, 2 DAC, 표본화기, 상기 표본화기의 출력 신호에서 상기 제1, 2 DAC의 출력신호를 감산하는 감산기 및 상기 감산기와 연결되며 상기 제1, 2 DAC로부터 출력된 잔류 전압을 증폭시키기 위해 사용되는 연산 증폭기로 이루어지며, 상기 플래시 ADC에서 디지털 변환되고 남은 잔류 전압을 다시 아날로그 신호로 변환하여 출력하는 MDAC(Multiplying Digital-to-Analog Converter); 및
    요구되는 해상도에 따라 대역폭 조절 신호를 생성하여 상기 MDAC의 연산 증폭기로 출력하는 대역폭 조절 신호 발생기를 포함하며,
    상기 대역폭 조절 신호에 따라 상기 연산 증폭기의 바이어스 전류가 조절되어 상기 연산 증폭기에 입력되는 신호의 처리 대역폭이 동적으로 가변되는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
  2. 제 1항에 있어서,
    상기 플래시 ADC가 n비트의 플래시 ADC인 경우, 상기 n비트의 플래시 ADC에는 2n-1개의 전처리 증폭기가 포함되는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
  3. 제 2항에 있어서,
    상기 플래시 ADC에 포함된 2n-1개의 전처리 증폭기의 동작 속도는 기준 속도 보다 2배 빠른 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
  4. 제 1항에 있어서, 상기 연산 증폭기는,
    상기 플래시 ADC에서 디지털 변환되고 남은 잔류 전압을 증폭하여 출력하는 제1, 2 트랜지스터와, 상기 제1, 2 트랜지스터에 바이어스 전류를 공급하는 제3 트랜지스터를 포함하며,
    상기 제3 트랜지스터의 게이트 단자에는 상기 대역폭 조절 신호에 따라 상기 제1, 2 트랜지스터에 공급되는 바이어스 전류를 조절하기 위한 다수의 블리딩 트랜지스터가 각각 연결되는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
  5. 제 4항에 있어서,
    상기 대역폭 조절 신호가 스위치를 통해 상기 각 블리딩 트랜지스터에 각각 인가되며, 상기 각 블리딩 트랜지스터에 인가되는 대역폭 조절 신호는 서로 다른 듀티 싸이클을 갖는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
  6. 제 5항에 있어서,
    상기 각 블리딩 트랜지스터의 배열 순서에 따라 상기 각 블리딩 트랜지스터에 인가되는 대역폭 조절 신호의 듀티 싸이클은 클럭 신호의 N배로 순차적으로 증가하거나 감소하는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
  7. 제 6항에 있어서,
    상기 각 블리딩 트랜지스터에는 상기 대역폭 조절 신호에 상응하는 바이어스 전류가 흐르는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
  8. 제 6항에 있어서,
    상기 각 블리딩 트랜지스터에 인가되는 대역폭 조절 신호의 듀티 싸이클이 증가하거나 감소됨에 따라 상기 각 블리딩 트랜지스터에 흐르는 전류량이 점차 증가하거나 감소하는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
  9. 제 1항에 있어서,
    상기 플래시 ADC로부터 출력되는 디지털 신호의 에러를 교정하는 디지털 보정 회로를 더 포함하는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
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