KR101058991B1 - 반도체 장치 - Google Patents

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Abstract

기판 위에 반도체 소자와 정합 회로부, 바이어스 회로부, 컨덴서 소자 등의 주변 회로부가 적재·접속된 반도체 장치에서, 반도체 기판 내에 비아홀을 형성하지 않고, 반도체 소자의 접지를 행하여, 반도체 소자의 방열성을 양호하게 하는 것이 가능한 반도체 장치를 제공한다. 기판(1) 위에 적재된 반도체 소자(2)와, 기판(1) 위에 적재되고, 반도체 소자(2)와 접속되는 주변 회로부(30, 40)와, 주변 회로부(30)에 형성되며, 접지되는 전극(30e), 금속층(30m)과, 금속층(30m)과 반도체 소자(2)의 소스 전극(2s)에 접속되는 접지용 전극(30s)과, 반도체 소자(2)의 게이트 전극(2g)에 접속되는 전극(30d)을 구비한다.
정합 회로부, 금속층, 반도체 소자, 전극, 바이어스 회로부, 컨덴서 소자

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 예를 들면 전계 효과 트랜지스터(Field Effect Transistor, 이하FET라 함) 등의 반도체 소자와 컨덴서 소자 등의 수동 소자가, 기판 위에 적재, 접속된 반도체 장치에 관한 것이다.
종래, 예를 들면 프린트 기판 또는 금속 플레이트 위에, FET 등의 반도체 소자, 박막 컨덴서 등의 수동 소자 등이 적재, 접속된 반도체 장치에서, 반도체 소자 내부에 형성된 비아홀(VIA: 관통 구멍)에 의해, 반도체 소자가 접지되는 구조가 이용되고 있다.
GaAsFET이 형성된 GaAs 기판을 박층화하고, GaAs 기판 위의 게이트, 드레인 또는 소스 중 어느 하나가 원하는 전극을 접지하는 구조를 갖는 반도체 장치에서, GaAs 기판을 배면으로부터 관통하여 원하는 전극에 달하는 기판 관통 구멍과, GaAs 기판의 배면에 형성되고 또한 GaAs 기판 관통 구멍에서 원하는 전극에 접하는 금속층과, 금속층 위에 피착된 유전체층, 및 유전체층 위에 형성된 접지 전극층을 갖는 반도체 장치로서는, 예를 들면 특허 문헌 1에 기재된 것이 있다.
[특허 문헌 1] 일본 특허 공개 소62-2466호 공보
한편，인버터 회로나 스위칭 소자의 고기능화에 수반하여, 고출력, 고내압화 가 한층 더 요구되고 있다. 따라서，최근, FET 소자의 기판으로서, 밴드갭, 절연 파괴 전계가 크고, 우수한 물성을 갖는 SiC(실리콘 카바이드) 기판이 이용되고 있다. 이 SiC 기판은, 금속 이상의 열전도율을 갖은 열전도성에도 우수한 기판 재료이다.
마이크로파대의 파워 디바이스에 SiC 기판을 이용하는 경우, 고출력화에 수반하여，발생하는 열을 효율적으로 방출할 필요가 있다.
그러나, 전술한 바와 같은 방법을 이용하여, SiC 기판에 비아홀을 형성하여 접지를 행하면, 비아홀 부분에서 열전도가 저해되어, SiC가 갖는 열전도성을 유효하게 이용할 수 없다고 하는 문제가 있다.
또한，SiC 기판에 비아홀을 형성하기 위해서, 패터닝, 에칭 등의 공정을 필요로 하여, 비아홀 개구 공정이 복잡하게 된다고 하는 문제가 있다.
본 발명은, 기판 위에 반도체 소자와, 정합 회로부, 바이어스 회로부, 컨덴서 소자 등의 주변 회로부가 적재·접속된 반도체 장치에서, 반도체 기판 내에 비아홀을 형성하지 않고, 반도체 소자의 접지를 행하여, 반도체 소자의 방열성을 양호하게 하는 것이 가능한 반도체 장치를 제공하는 것을 목적으로 하는 것이다.
<발명의 개시>
청구항 1에 기재된 반도체 장치는, 기판 위에 적재된 반도체 소자와, 상기 기판 위에 적재되고, 상기 반도체 소자와 접속되는 주변 회로부와, 상기 주변 회로부에 형성되며, 접지되는 금속층과, 상기 금속층 및 상기 반도체 소자와 접속되는 접지용 전극을 구비하고, 상기 금속층은, 상기 주변 회로부를 관통하는 비아홀 내에 형성되는 것을 특징으로 한다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 모식적 평면도.
도 2는 본 발명의 제1 실시 형태에 따른 반도체 장치로서，도 1의 I-I선을 따르는 모식적 단면 구조도．
도 3은 본 발명의 제2 실시 형태에 따른 반도체 장치의 모식적 평면도.
도 4는 본 발명의 제2 실시 형태에 따른 반도체 장치로서，도 3의 I-I선을 따르는 모식적 단면 구조도．
도 5는 본 발명의 제3 실시 형태에 따른 반도체 장치의 모식적 평면도.
도 6은 본 발명의 제3 실시 형태에 따른 반도체 장치로서，도 5의 I-I선을 따르는 모식적 단면 구조도．
도 7은 본 발명의 제4 실시 형태에 따른 반도체 장치의 모식적 평면도.
도 8은 본 발명의 제4 실시 형태에 따른 반도체 장치로서，도 7의 I-I선을 따르는 모식적 단면 구조도．
도 9는 본 발명의 제4 실시 형태에 따른 반도체 장치의 박막 컨덴서의 전극을 나타내는 모식적 평면도.
도 10은 본 발명의 제4 실시 형태에 따른 반도체 장치의 박막 컨덴서의 전극을 나타내는 모식적 평면도.
도 11은 본 발명의 제5 실시 형태에 따른 반도체 장치의 모식적 평면도.
도 12는 본 발명의 제5 실시 형태에 따른 반도체 장치로서 도 11의 I-I선을 따르는 모식적 단면 구조도.
<발명을 실시하기 위한 최량의 형태>
도면을 참조하여, 본 발명의 실시 형태를 설명한다. 이하의 도면의 기재에서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 단，도면은 모식적인 것이며, 현실의 것과는 상이한 것에 유의하여야 한다. 또한，도면 상호간에서도 서로의 치수의 관계나 비율이 상이한 부분이 포함되어 있는 것은 물론이다.
또한，이하에 기재하는 실시 형태는, 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것이며, 본 발명의 기술적 사상은, 각 구성 부품의 배치 등을 하기의 것에 특정하는 것은 아니다. 본 발명의 기술적 사상은, 청구의 범위에서, 다양하게 변경을 가할 수 있다.
이하의 설명에서, 반도체 소자는, SiC 기판, GaN/SiC 기판, AlGaN/GaN/SiC 기판, 다이아몬드 기판, 사파이어 기판으로부터 선택된 기판 위에 형성된다.
특히, 예를 들면, AlGaN/GaN/SiC 기판을 사용하는 경우에는, 반도체 소자는, 헤테로 접합 계면에 유기되는 2차원 가스(2DEG: Two Dimensional Electron Gas) 내의 고전자 이동도를 이용하는 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)로서 구성된다. 또한，예를 들면, GaN/SiC 기판을 사용하는 경우에는, 반도체 소자는, 쇼트키 게이트(Schottky Gate)를 이용하는 금속 반도체(MES: Metal semiconductor) FET로서 구성 가능하다.
<제1 실시 형태>
도 1은, 본 발명의 제1 실시 형태에 따른 반도체 장치의 모식적 평면도를 나타내고, 도 2는, 본 발명의 제1 실시 형태에 따른 반도체 장치로서，도 1의 I-I선을 따르는 모식적 단면 구조도를 나타낸다.
본 발명의 제1 실시 형태에 따른 반도체 장치는, 도 1 및 도 2에 도시한 바와 같이, 기판(1) 위에 적재된 반도체 소자(2)와, 기판(1) 위에 적재되고, 반도체 소자(2)와 접속되는 주변 회로부(30, 40)와, 주변 회로부(30)에 형성되고, 접지되는 전극(30e), 금속층(30m)과, 금속층(30m)과 반도체 소자(2)의 소스 전극(2s)에 접속되는 접지용 전극(30s)과, 반도체 소자(2)의 게이트 전극(2g)에 접속되는 전극(30d)을 구비한다.
주변 회로부(30, 40)로서는, 예를 들면 FET 등의 능동 소자를 포함하는 드라이버 회로, LC 회로 등으로 구성되는 정합 회로, 스트립 선로 등의 전송 회로로 구성되는 정합 회로, LC 회로 등으로 구성되는 바이어스 회로, LC 회로 등으로 구성되는 필터 회로, 인덕터 회로 소자, 캐패시터 회로 소자 등을 상정할 수 있다. 도 1, 도 2에서는，이러한 주변 회로부(30, 40)를 모식적으로 도시한 것으로, 상세한 구성에 대해서는, 각 회로의 구체적인 구성에 따라서 표시할 수 있다.
반도체 소자(2)는, SiC 기판, GaN/SiC 기판, AlGaN/GaN/SiC 기판, 다이아몬드 기판, 사파이어 기판으로부터 선택된 기판(2s) 위에 형성된 전계 효과 트랜지스터이어도 된다.
또한，금속층(30m)은, 주변 회로부(30)을 구성하는 기판(30k)을 관통하는 비아홀(30v) 내에 형성된다.
또한，하나의 비아홀(30v)에 대하여, 복수의 접지용 전극(30s)이 접속되는 구성을 구비하고 있어도 된다.
도 1 및 도 2에 도시한 바와 같이, 각각 소정 배선 패턴이 형성된 프린트 기판 또는 금속 플레이트 등의 기판(1) 위에, 예를 들면 SiC 기판 위에 형성된 FET 등의 반도체 소자(2), 주변 회로부(30, 40)가 적재되고, 땜납(5)에 의해 각각 전극(2e, 30e, 40e)과 접속되어 있다. 주변 회로부(30, 40)는, 예를 들면, 알루미나등의 고유전체 기판(30k, 40k)을, 각각 전극(30e)과 전극(30d) 및 접지용 전극(30s) 사이에, 전극(40e)과 전극(40d)을 사이에 끼운 구조로 되어 있다.
주변 회로부(30)에서는，고유전체 기판(30k)을 관통하도록 비아홀(30v)이 형성되어 있다. 비아홀(30v)의 내벽에는, 금속층(30m)이 형성되고, 주변 회로부(30) 상면에 형성된 접지용 전극(30s)과 접속되어 있다.
그리고，반도체 소자(2)의 게이트 전극(2g)은 주변 회로부(30)의 전극(30d)과, 소스 전극(2s)은 접지용 전극(30s)과, 드레인 전극(2d)은 주변 회로부(40)의 전극(40d)과 와이어(60)에 의해 각각 접속되어 있다.
<제조 방법>
이와 같은 반도체 장치는 이하와 같이 형성된다.
(a) 미리 성형시에 비아홀이 형성되거나, 또는 성형 후 레이저 등을 이용하여 비아홀이 형성된 알루미나 등의 고유전체 기판(30k)의 비아홀(30v) 내부를, 예를 들면 Au 무전계 도금 등에 의해 메탈라이즈하고, 금속층(30m)을 형성한다. 그리고，고유전체 기판(30k)의 상면에, 예를 들면 Au/Pd(Ni)/Ti의 증착에 의해 전극(30s, 30d) 및 비아홀(30v)에 전기적으로 접속된 접지용 전극(30s)을 형성하면, 하면에 전극(30e)을 형성하여，주변 회로부(30)를 형성한다.
(b) 마찬가지로, 고유전체 기판(40k)의 상하면에, 증착에 의해, 금속층(40e), 전극(40d)을 형성하고, 주변 회로부(40)를 형성한다.
(c) 그리고, 이렇게 하여 형성된 주변 회로부(30, 40)를, 소자 영역이 형성되고, 칩으로 분리된 FET 등의 반도체 소자(2)와 함께，미리 소정 배선 패턴이 형성된 프린트 기판(1) 위에 적재, 접속한다.
(d) 또한，반도체 소자(2)의 게이트 전극(2g)을 주변 회로부(30)의 전극(30d)과, 소스 전극(2s)을 접지용 전극(30s)과, 드레인 전극(2d)을 주변 회로부(40)의 전극(40d)과 와이어에 의해 각각 접속한다.
이렇게 하여, 반도체 소자(2)가 아니라, 주변 회로부(30)에 비아홀을 형성하여 접지함으로써, 반도체 소자(2)에 SiC 기판을 이용한 경우에도, 비아홀에 의해 열전도가 저해되지 않고, 접지하는 것이 가능하게 된다．
본 발명의 제1 실시 형태에 의하면, 기판 위에 반도체 소자와 주변 회로부가 적재·접속된 반도체 장치에서, 반도체 기판 내에 비아홀을 형성하지 않고, 반도체 소자의 접지를 행하는 것이 가능해져서，반도체 소자의 방열성이 우수한 반도체 장치를 제공할 수 있다.
<제2 실시 형태>
도 3은, 본 발명의 제2 실시 형태에 따른 반도체 장치의 모식적 평면도를 나타내고, 도 4는, 본 발명의 제2 실시 형태에 따른 반도체 장치로서，도 3의 I-I선을 따르는 모식적 단면 구조도를 나타낸다.
본 발명의 제2 실시 형태에 따른 반도체 장치는, 상기 제1 실시 형태에 따른 반도체 장치의 주변 회로부(30, 40), 전극(30e), 전극(40e), 금속층(30m), 접지용 전극(30s), 비아홀(30v), 와이어(60) 대신에 정합 회로부(130, 140), 전극(130e), 전극(140e), 금속층(130m), 접지용 전극(130s), 비아홀(130v), 와이어(160)가 형성되어 있는 점에서 상이하다．
본 발명의 제2 실시 형태에 따른 반도체 장치는, 도 3 및 도 4에 도시한 바와 같이, 기판(1) 위에 적재된 반도체 소자(2)와, 기판(1) 위에 적재되고, 반도체 소자(2)와 접속되는 정합 회로부(130, 140)와, 정합 회로부(130)에 형성되며, 접지되는 전극(130e), 금속층(130m)과, 전극(130e), 금속층(130m) 및 반도체 소자(2)와 접속되는 접지용 전극(130s)과, 반도체 소자(2)의 게이트 전극(2g)에 접속되는 전극(130d)을 구비한다.
정합 회로부(130, 140)로서는, 예를 들면 FET 등의 능동 소자를 포함하는 정합 회로, LC 회로 등으로 구성되는 정합 회로, 스트립 선로 등의 전송 회로로 구성되는 정합 회로, LC 회로 등으로 구성되는 필터 회로 등을 상정할 수 있다. 도 3, 도 4에서는， 이와 같은 정합 회로부(130, 140)를 모식적으로 도시한 것으로, 상세한 구성에 대해서는, 각 회로의 구체적인 구성에 따라서 표시할 수 있다.
반도체 소자(2)는, SiC 기판, GaN/SiC 기판, AlGaN/GaN/SiC 기판, 다이아몬드 기판, 사파이어 기판으로부터 선택된 기판(2s) 위에 형성된 전계 효과 트랜지스터이어도 된다.
또한，금속층(130m)은, 정합 회로부(130)를 관통하는 비아홀(130v) 내에 형성된다.
또한，하나의 상기 비아홀(130v)에 대하여, 복수의 접지용 전극(130s)이 접속되는 구성을 구비하고 있어도 된다.
도 3 및 도 4에 도시한 바와 같이, 각각 소정 배선 패턴이 형성된 프린트 기판 또는 금속 플레이트 등의 기판(1) 위에, 예를 들면 SiC 기판 위에 형성된 FET 등의 반도체 소자(2), 정합 회로부(130, 140)가 적재되고, 땜납(5)에 의해 각각 전극(2e, 130e, 140e)과 접속되어 있다. 정합 회로부(130, 140)는, 예를 들면, 알루미나 등의 고유전체 기판(130k, 140k)을, 각각 전극(130e)과 접지용 전극(130s) 및 전극(130d) 사이에, 전극(140e)과 전극(140d)을 사이에 끼운 구조로 되어 있다.
정합 회로부(130)에서는，고유전체 기판(130s)을 관통하도록 비아홀(130v)이 형성되어 있다. 비아홀(130v)의 내벽에는, 금속층(130m)이 형성되고, 정합 회로부(130) 상면에 형성된 접지용 전극(130s)과 접속되어 있다.
그리고，반도체 소자(2)의 게이트 전극(2g)은, 정합 회로부(130)의 전극(130d)과, 소스 전극(2s)은, 접지용 전극(130s)과, 드레인 전극(2d)은 정합 회로부(140)의 전극(140d)과 각각 와이어(160)에 의해 접속되어 있다.
<제조 방법>
이와 같은 반도체 장치는 이하와 같이 형성된다.
(a) 미리 성형시에 비아홀이 형성되거나, 또는 성형 후 레이저 등을 이용하여 비아홀이 형성된 알루미나 등의 고유전체 기판(130k)의 비아홀(130v) 내부를, 예를 들면 Au 무전계 도금 등에 의해 메탈라이즈하고, 금속층(130m)을 형성한다. 그리고，고유전체 기판(130k)의 상하면에, 예를 들면 Au/Pd(Ni)/Ti의 증착에 의해 전극(130e, 130d) 및 비아홀(130v)에 대응하는 접지용 전극(130s)을 형성하고，정합 회로부(130)를 형성한다.
(b) 마찬가지로, 고유전체 기판(140k)의 상하면에, 증착에 의해 전극(140e, 140d)을 형성하여, 정합 회로부(140)를 형성한다.
(c) 그리고, 이렇게 하여 형성된 정합 회로부(130, 140)를, 소자 영역이 형성되고, 칩으로 분리된 FET 등의 반도체 소자(2)와 함께， 미리 소정 배선 패턴이 형성된 프린트 기판(1) 위에 적재, 접속한다.
(d) 또한，반도체 소자(2)의 게이트 전극(2g)을 정합 회로부(130)의 전극(130d)과, 소스 전극(2s)을 접지용 전극(130s)과, 드레인 전극(2d)을 정합 회로부(140)의 전극(140d)과 접속한다.
이렇게 하여, 반도체 소자(2)가 아니라, 정합 회로부(130)에 비아홀을 형성하여 접지함으로써, 반도체 소자(2)에 SiC 기판을 이용한 경우에도, 비아홀에 의해 열전도가 저해되지 않아, 접지하는 것이 가능하게 된다．
본 발명의 제2 실시 형태에 의하면, 기판 위에 반도체 소자와 정합 회로부가 적재·접속된 반도체 장치에서, 반도체 기판 내에 비아홀을 형성하지 않고, 반도체 소자의 접지를 행하는 것이 가능해져서，반도체 소자의 방열성이 우수한 반도체 장치를 제공할 수 있다.
<제3 실시 형태>
도 5는, 본 발명의 제3 실시 형태에 따른 반도체 장치의 모식적 평면도를 나타내고, 도 6은, 본 발명의 제3 실시 형태에 따른 반도체 장치로서，도 5의 I-I선을 따르는 모식적 단면 구조도를 나타낸다.
본 발명의 제3 실시 형태에 따른 반도체 장치는, 도 5 및 도 6에 도시한 바와 같이, 기판(1) 위에 적재된 반도체 소자(2)와, 기판(1) 위에 적재되고, 반도체 소자(2)와 접속되는 바이어스 회로부(230, 240)와, 바이어스 회로부(230)에 형성되며, 접지되는 전극(230e), 금속층(230m)과, 전극(230e), 금속층(230m) 및 반도체 소자(2)와 접속되는 접지용 전극(230s)과, 반도체 소자(2)의 게이트 전극(2g)에 접속되는 전극(230d)을 구비한다.
바이어스 회로부(230, 240)로서는, 예를 들면 FET 등의 능동 소자를 포함하는 바이어스 회로, LC 회로 등으로 구성되는 바이어스 회로, 스트립 선로 등의 전송 회로로 구성되는 바이어스 회로, LC 회로 등으로 구성되는 바이어스 회로, 인덕터 회로 소자로 구성되는 바이어스 회로 등을 상정할 수 있다. 도 5, 도 6에서는， 이와 같은 바이어스 회로부(230, 240)를 모식적으로 도시한 것으로, 상세한 구성에 대해서는, 각 회로의 구체적인 구성에 따라서 표시할 수 있다.
반도체 소자(2)는, SiC 기판, GaN/SiC 기판, AlGaN/GaN/SiC 기판, 다이아몬드 기판, 사파이어 기판으로부터 선택된 기판(2s) 위에 형성된 전계 효과 트랜지스터이어도 된다.
또한，금속층(230m)은, 바이어스 회로부(230)를 관통하는 비아홀(230v) 내에 형성된다.
또한，하나의 비아홀(230v)에 대하여, 복수의 접지용 전극(230s)이 접속되는 구성을 구비하고 있어도 된다.
또한，본 발명의 제3 실시 형태에 따른 반도체 장치에서, 또한 동일 기판(1) 위에 제2 실시 형태와 마찬가지로 배치된 정합 회로부(130, 140)를 구비하고 있어도 된다.
본 발명의 제3 실시 형태에 따른 반도체 장치는, 기판 위에 적재된 반도체 소자와, 기판 위에 적재되고, 반도체 소자와 접속되는 정합 회로부 및 바이어스 회로부와, 정합 회로부 및 바이어스 회로부 중 어느 한쪽 또는 양쪽에 형성되며, 접지되는 금속층과, 금속층 및 반도체 소자와 접속되는 접지용 전극을 구비하고 있어도 된다.
또한，금속층은, 정합 회로부 및 바이어스 회로부 중 어느 한쪽 또는 양쪽을 관통하는 비아홀 내에 형성되는 구성을 구비하고 있어도 된다.
또한，하나의 비아홀에 대하여, 복수의 접지용 전극이 접속되는 구성을 구비하고 있어도 된다.
도 5 및 도 6에 도시한 바와 같이, 각각 소정 배선 패턴이 형성된 프린트 기판 또는 금속 플레이트 등의 기판(1) 위에, 예를 들면 SiC 기판 위에 형성된 FET 등의 반도체 소자(2), 바이어스 회로부(230, 240)가 적재되고, 땜납(5)에 의해 각각 전극(2e, 230e, 240e)과 접속되어 있다. 바이어스 회로부(230, 240)는, 예를 들면, 알루미나 등의 고유전체 기판(230k, 240k)을, 각각 전극(230e)과 전극(230d) 사이에, 전극(240e)과 전극(240d)을 사이에 끼운 구조로 되어 있다.
바이어스 회로부(230)에서는，고유전체 기판(230k)을 관통하도록 비아홀(230v)이 형성되어 있다. 비아홀(230v)의 내벽에는, 금속층(230m)이 형성되고, 바이어스 회로부(230) 상면에 형성된 접지용 전극(230s)과 접속되어 있다.
그리고，반도체 소자(2)의 게이트 전극(2g)은, 바이어스 회로부(230)의 전극(230d)과, 소스 전극(2s)은, 접지용 전극(230s)과, 드레인 전극(2d)은 바이어스 회로부(240)의 전극(240d)과 각각 와이어(260)에 의해 접속되어 있다.
<제조 방법>
이와 같은 반도체 장치는 이하와 같이 형성된다.
(a) 미리 성형시에 비아홀이 형성되거나, 또는 성형 후 레이저 등을 이용하여 비아홀이 형성된 알루미나 등의 고유전체 기판(230k)의 비아홀(230v) 내부를, 예를 들면 Au 무전계 도금 등에 의해 메탈라이즈하고, 금속층(230m)을 형성한다. 그리고，고유전체 기판(230k)의 상하면에, 예를 들면 Au/Pd(Ni)/Ti의 증착에 의해 전극(230e, 230d) 및 비아홀(230v)에 대응하는 접지용 전극(230s)을 형성하고，바이어스 회로부(230)를 형성한다.
(b) 마찬가지로, 고유전체 기판(240k)의 상하면에, 증착에 의해 전극(240e, 240d)을 형성하여, 바이어스 회로부(240)를 형성한다.
(c) 그리고, 이렇게 하여 형성된 바이어스 회로부(230, 240)를, 소자 영역이 형성되고, 칩으로 분리된 FET 등의 반도체 소자(2)와 함께， 미리 소정 배선 패턴이 형성된 프린트 기판(1) 위에 적재, 접속한다.
(d) 또한，반도체 소자(2)의 게이트 전극(2g)을 바이어스 회로부(230)의 전극(230d)과, 소스 전극(2s)을 접지용 전극(230s)과, 드레인 전극(2d)을 바이어스 회로부(240)의 전극(240d)과 접속한다.
이렇게 하여, 반도체 소자(2)가 아니라, 바이어스 회로부(230, 240)에 비아홀을 형성하여 접지함으로써, 반도체 소자(2)에 SiC 기판을 이용한 경우에도, 비아홀에 의해 열전도가 저해되지 않아, 접지하는 것이 가능하게 된다.
본 발명의 제3 실시 형태에 의하면, 기판 위에 반도체 소자와 바이어스 회로부가 적재·접속된 반도체 장치에서, 반도체 기판 내에 비아홀을 형성하지 않고, 반도체 소자의 접지를 행하는 것이 가능해져서，반도체 소자의 방열성이 우수한 반도체 장치를 제공할 수 있다.
<제4 실시 형태>
도 7은, 본 발명의 제4 실시 형태에 따른 반도체 장치의 모식적 평면도를 나타내고, 도 8은, 본 발명의 제4 실시 형태에 따른 반도체 장치로서，도 7의 I-I선을 따르는 모식적 단면 구조도를 나타낸다.
본 발명의 제4 실시 형태에 따른 반도체 장치는, 도 7 및 도 8에 도시한 바와 같이, 기판(1) 위에 적재된 반도체 소자(2)와, 기판(1) 위에 적재되고 ,반도체 소자(2)과 접속되는 컨덴서 소자(3, 4)와, 컨덴서 소자(3)에 형성되며, 접지되는 전극(3e), 금속층(3m)과, 전극(3e), 금속층(3m)과 반도체 소자(2)와 접속되는 접지용 전극(3s)과, 반도체 소자(2)의 게이트 전극(2g)에 접속되는 전극(3d)을 구비한다.
반도체 소자(2)는, SiC 기판, GaN/SiC 기판, AlGaN/GaN/SiC 기판, 다이아몬드 기판, 사파이어 기판으로부터 선택된 기판(2s) 위에 형성된 전계 효과 트랜지스터이어도 된다.
또한，금속층(3m)은, 컨덴서 소자(3)를 관통하는 비아홀(3v) 내에 형성된다.
또한, 후술하는 바와 같이, 하나의 상기 비아홀(3v)에 대하여, 복수의 접지용 전극(3s)이 접속되어 있어도 된다.
도 7 및 도 8에 도시한 바와 같이, 각각 소정 배선 패턴이 형성된 프린트 기판 또는 금속 플레이트 등의 기판(1) 위에, 예를 들면 SiC 기판 위에 형성된 FET 등의 반도체 소자(2), 박막 컨덴서(3, 4)가 적재되고, 땜납(5)에 의해 각각 전극(2e, 3e, 4e)과 접속되어 있다. 박막 컨덴서(3, 4)는, 알루미나 등의 고유전체 기판(3k, 4k)을, 각각 전극(3e, 3d, 4e, 4d)을 사이에 끼운 구조로 되어 있다. 박막 컨덴서(3)에서는， 고유전체 기판(3k)을 관통하도록 비아홀(3v)이 형성되어 있다. 비아홀(3v)의 내벽에는, 금속층(3m)이 형성되고, 박막 컨덴서(3) 상면에 형성된 접지용 전극(3s)과 접속되어 있다. 그리고，반도체 소자(2)의 게이트 전극(2g)은 박막 컨덴서(3)의 전극(3d)과, 소스 전극(2s)은 접지용 전극(3s)과, 드레인 전극(2d)은 박막 컨덴서(4)의 전극(4d)과 각각 와이어(6)에 의해 접속되어 있다.
<제조 방법>
이와 같은 반도체 장치는 이하와 같이 형성된다.
(a) 미리 성형시에 비아홀이 형성되거나, 또는 성형 후 레이저 등을 이용하여 비아홀이 형성된 알루미나 등의 고유전체 기판(3k)의 비아홀(3v) 내부를, 예를 들면 Au 무전계 도금 등에 의해 메탈라이즈하고, 금속층(3m)을 형성한다. 그리고, 고유전체 기판(3k)의 상하면에, 예를 들면 Au/Pd(Ni)/Ti의 증착에 의해 전극(3e, 3d) 및 비아홀(3v)에 대응하는 접지용 전극(3s)을 형성하여，박막 컨덴서(3)를 형성한다.
(b) 마찬가지로, 고유전체 기판(4k)의 상하면에, 증착에 의해 전극(4e, 4d)을 형성하여, 박막 컨덴서(4)를 형성한다.
(c) 그리고, 이와 같이 하여 형성된 박막 컨덴서(3, 4)를, 소자 영역이 형성되고, 칩으로 분리된 FET 등의 반도체 소자(2)와 함께，미리 소정 배선 패턴이 형성된 프린트 기판(1) 위에 적재, 접속한다.
(d) 또한，반도체 소자(2)의 게이트 전극(2g)을 박막 컨덴서(3)의 전극(3d)과, 소스 전극(2s)을 접지용 전극(3s)과, 드레인 전극(2d)을 박막 컨덴서(4)의 전극(4d)과 접속한다.
이와 같이 하여, 반도체 소자(2)가 아니라, 박막 컨덴서(3)에 비아홀을 형성하여 접지함으로써, 반도체 소자(2)에 SiC 기판을 이용한 경우에도, 비아홀에 의해 열전도가 저해되지 않아, 접지하는 것이 가능하게 된다.
도 9는, 본 발명의 제4 실시 형태에 따른 반도체 장치의 박막 컨덴서의 전극을 도시한 모식적 평면도를 나타낸다. 또한，도 10은, 본 발명의 제4 실시 형태에 따른 반도체 장치의 박막 컨덴서의 전극을 도시한 모식적 평면도를 나타낸다.
본 발명의 제4 실시 형태에서, 박막 컨덴서(3)의 비아홀(3v)에 각각 대응하도록 접지용 전극(3g)을 형성하였지만, 반드시 1대1로 대응하지 않아도, 도 9에 도시한 바와 같이, 박막 컨덴서(33)의 1개의 비아홀(33v)에 대하여 2개 이상의 접지용 전극(33s)을 형성하여, 각기의 접지용 전극(33s)과 와이어(36)와 접속하여도 된다. 비아홀(33v)의 형성에는, 가공성, 강도에 의해 형성 간격 등에 어느 정도 제한이 있지만, 이것에 의해, 설계의 자유도를 향상시킬 수 있다.
또한，도 10에 도시한 바와 같이, 박막 컨덴서(43)의 비아홀(43v) 사이에 전극(43d)의 일부가 배치되도록 형성하여도 된다. 이것에 의해，반도체 소자(42)의 게이트 전극(42g)과 박막 컨덴서(43)의 접지용 전극(43s)을 접속하는 와이어(46)를 짧게 할 수가 있어，기생 저항 및 기생 인덕터를 저감하는 것이 가능하게 된다．
본 발명의 제4 실시 형태에 따르면, 기판 위에 반도체 소자와 컨덴서 소자가 적재·접속된 반도체 장치에서, 반도체 기판 내에 비아홀을 형성하지 않고, 반도체 소자의 접지를 행하는 것이 가능해져서，반도체 소자의 방열성이 우수한 반도체 장치를 제공할 수 있다.
<제5 실시 형태>
도 11은, 본 발명의 제5 실시 형태에 따른 반도체 장치의 모식적 평면도를 나타내고, 도 12는, 본 발명의 제5 실시 형태에 따른 반도체 장치로서，도 11의 I-I선을 따르는 모식적 단면 구조도를 나타낸다.
본 발명의 제5 실시 형태에 따른 반도체 장치는, 도 11 및 도 12에 도시한 바와 같이, 기판(11) 위에 적재된 반도체 소자(12)와, 기판(11) 위에 적재되고, 반도체 소자(12)와 접속되는 컨덴서 소자(13, 14)와, 컨덴서 소자(13)에 형성되며, 접지되는 전극(13e), 금속층(13m)과, 전극(13e), 금속층(13m) 및 반도체 소자(12)와 접속되는 접지용 전극(13s)과, 반도체 소자(12)의 게이트 전극(12g)에 접속되는 전극(30d)을 구비한다.
또한，반도체 소자(12)는, SiC 기판, GaN/SiC 기판, AlGaN/GaN/SiC 기판, 다이아몬드 기판, 사파이어 기판으로부터 선택된 기판(12k) 위에 형성된 전계 효과 트랜지스터이어도 된다.
또한，금속층(13m)은, 컨덴서 소자(13)의 측벽에 형성된다.
도 11 및 도 12에 도시한 바와 같이, 예를 들면 SiC 기판 위에 형성된 FET 등의 반도체 소자(12), 박막 컨덴서(13, 14)가, 각각 소정 배선 패턴이 형성된 프린트 기판 또는 금속 플레이트 등의 기판(11) 위에 적재되고, 땜납(5)에 의해 접속되어 있다. 박막 컨덴서(13, 14)는, 알루미나 등의 고유전체 기판(13k, 14k)을, 전극(13e, 13d, 14e, 14d)을 사이에 끼운 구조로 되어 있다. 박막 컨덴서(13)에서는，고유전체 기판(13)의 엣지 부분에 테이퍼가 형성되어 있고, 고유전체 기판(13k)의 측면으로부터 테이퍼에 금속층(13m)이 형성되며, 박막 컨덴서(13) 상면에 형성된 접지용 전극(13s)과 접속되어 있다. 그리고，반도체 소자(12)의 게이트 전극(12g)은, 박막 컨덴서(13)의 전극(13d)과, 소스 전극(12s)은, 접지용 전극(13s)과, 드레인 전극(12d)은 박막 컨덴서(14)의 전극(14d)과 각각 와이어(16)에 의해 접속되어 있다.
<제조 방법>
이와 같은 반도체 장치는 이하와 같이 형성된다.
(a) 미리 성형 시，또는 성형 후에 테이퍼가 형성된 알루미나 등의 고유전체 기판(13k)의 상하면 및 측면, 테이퍼에, 예를 들면 Au/Pd(Ni)/Ti의 증착에 의해 전극(13e, 13d) 및 접지용 전극(13s)을 형성한다. 이때, 상면 방향, 측면 방향의 2방향으로부터 증착을 행함으로써, 테이퍼부에도 양호한 금속층(13m)이 형성된다. 이렇게 하여, 박막 컨덴서(13)가 형성된다.
(b) 마찬가지로, 고유전체 기판(14k)의 상하면에, 증착에 의해 전극(14e, 14d)을 형성하고, 박막 컨덴서(14)가 형성된다.
(c) 그리고, 이렇게 하여 형성된 박막 컨덴서(13, 14)를, 소자 영역이 형성되고, 칩으로 분리된 FET 등의 반도체 소자(12)와 함께，미리 소정 배선 패턴이 형성된 프린트 기판(11) 위에 적재, 접속한다.
(d) 또한，반도체 소자(12)의 게이트 전극(12g)을 박막 컨덴서(13)의 전극(13d)과, 소스 전극(13s)을 접지용 전극(13s)과, 드레인 전극(13d)을 박막 컨덴서(14)의 전극(14d)과 접속한다.
이렇게 하여, 제5 실시 형태에서, 반도체 소자(12)가 아니라, 박막 컨덴서(13)의 측면에 금속층을 형성하여 접지함으로써, 반도체 소자(12)에 SiC 기판을 이용한 경우에도, 비아홀에 의해 열전도가 저해되지 않고, 또한，비아홀의 형성에는, 가공성, 강도에 의해 형성 간격 등에 어느 정도 제한이 있지만, 이와 같은 비아홀을 형성하지 않고, 접지하는 것이 가능하게 된다.
본 발명의 제5 실시 형태에 의하면, 기판 위에 반도체 소자와 컨덴서 소자가 적재·접속된 반도체 장치에서, 반도체 기판 내에 비아홀을 형성하지 않고, 반도체 소자의 접지를 행하는 것이 가능해져서，반도체 소자의 방열성이 우수한 반도체 장치를 제공할 수 있다.
<그 밖의 실시 형태>
상기한 바와 같이, 본 발명은 제1 내지 제5 실시 형태에 의해 기재하였지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것은 아니다. 이 개시로부터 당업자에게는 다양한 대체 실시 형태, 실시예 및 운용 기술이 명백해질 것이다.
제1 내지 제4 실시 형태에 따른 반도체 장치에서도 제5 실시 형태와 마찬가지의 구성을 채용할 수 있다. 즉, 비아홀 컨택트 대신에 측벽 컨택트를 형성함으로써, 기판 위에 반도체 소자와, 정합 회로부, 바이어스 회로부, 컨덴서 소자 등의 주변 회로부가 적재·접속된 반도체 장치에서, 반도체 기판 내에 비아홀을 형성하지 않고, 측벽 컨택트에서, 반도체 소자의 접지를 행하는 것이 가능해져서，반도체 소자의 방열성이 우수한 반도체 장치를 제공할 수 있다.
제1 내지 제5 실시 형태에서, 반도체 소자(2, 12)에 이용되는 기판으로서, SiC 기판을 예를 들고 있지만, 이것에 한정되는 것이 아니라, GaN/SiC 기판, AlGaN/GaN/SiC 기판, 다이아몬드 기판 등의 방열성이 양호한 기판을 이용하는 경우에도, 양호한 열전도가 비아홀 형성에 의해 저해되지 않고 접지하는 것이 가능하게 된다．
실리콘이나 GaAs 기판의 경우에는, 비아홀의 형성을 위한 가공이 용이하지만, SiC 기판이나 사파이어 기판 등의 비아홀의 형성을 위한 가공이 곤란한 기판을 이용하는 경우에도 적용하는 것도 유효하다.
이와 같이, 본 발명은 여기에서는 기재하고 있지 않은 다양한 실시 형태 등을 포함하는 것은 물론이다. 따라서，본 발명의 기술적 범위는 상기한 설명으로부터 타당한 청구의 범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.
본 발명의 실시 형태에 의하면, 기판 위에 반도체 소자와, 정합 회로부, 바이어스 회로부, 컨덴서 소자 등의 주변 회로부가 적재·접속된 반도체 장치에서, 반도체 기판 내에 비아홀을 형성하지 않고, 반도체 소자의 접지를 행하는 것이 가능해져서，반도체 소자의 방열성이 우수한 반도체 장치를 제공할 수 있다.

Claims (11)

  1. 기판과,
    상기 기판 위에 적재되고, 반도체 기판을 갖는 반도체 소자와,
    상기 반도체 기판 위에 배치된 소스 전극과,
    상기 기판 위에 상기 반도체 소자에 인접하여 적재되고, 고유전체 기판을 갖는 주변 회로부와,
    상기 고유전체 기판을 표면으로부터 상기 기판의 표면까지 관통하는 비아홀과,
    상기 비아홀 내벽에 형성된 제1 금속층과,
    상기 고유전체 기판의 상기 기판에 접하는 이면에 배치된 제2 금속층과,
    상기 고유전체 기판의 표면 위에 배치되고, 상기 제1 금속층을 개재하여 상기 제2 금속층에 접속되고, 또한 상기 소스 전극에 본딩 와이어를 개재하여 접속되는 접지용 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 반도체 소자는, SiC 기판, GaN/SiC 기판, AlGaN/GaN/SiC 기판, 다이아몬드 기판, 사파이어 기판으로부터 선택된 기판 위에 형성된 전계 효과 트랜지스터인 것을 특징으로 하는 반도체 장치.
  3. 삭제
  4. 제1항에 있어서,
    1개의 상기 비아홀에 대하여, 복수의 상기 접지용 전극이 접속되는 것을 특징으로 하는 반도체 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 주변 회로부는 정합 회로부인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 주변 회로부는 바이어스 회로부인 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 주변 회로부는 정합 회로부 및 바이어스 회로부인 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 금속층은, 상기 정합 회로부 및 상기 바이어스 회로부 중 어느 한쪽 또는 양쪽을 관통하는 비아홀 내에 형성되는 것을 특징으로 하는 반도체 장치.
  10. 삭제
  11. 제1항에 있어서,
    상기 주변 회로부는 컨덴서 소자를 포함하는 것을 특징으로 하는 반도체 장치.
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