KR101053441B1 - 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법 및 그 장치 - Google Patents

알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법 및 그 장치 Download PDF

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Abstract

본 발명은 MDAC가 커패시터의 위치가 고정되는 구조와 매 클락 주기마다 커패시터의 위치가 교환되는 구조를 선택할 수 있는 1.5 bit/stage MDAC (Multiplying Digital and Analog Converter)를 적용하여 MDAC 내의 커패시터간 부정합으로 인해 발생되는 부정합 오차를 추출하고, 이후에 발생되는 디지털 출력 값에 부정합 오차를 디지털 연산 처리하여, 디지털 출력에 내포된 오차를 디지털 연산을 통해 보정하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법 및 그 장치를 개시함에 의해 알고리즈믹 아날로그/디지털 변환기가 고해상도를 지원하며, 빠른 속도로 아날로그/디지털 변환을 처리할 수 있도록 하는 것이다.

Description

알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법 및 그 장치{apparatus and method of correction capacitor mismatch error in algorithmic analog to digital converter}
본 발명은 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법 및 그 장치에 대한 것으로, 더욱 상세하게는, MDAC가 커패시터의 위치가 고정되는 구조와 매 클락 주기마다 커패시터의 위치가 교환되는 구조를 선택할 수 있는 1.5 bit/stage MDAC(Multiplying & Subtracting Digital and Analog Converter)를 적용하는 알고리즈믹 아날로그/디지털 변환기에서 MDAC 내의 커패시터간 부정합으로 인해 발생되는 부정합 오차를 추출하고, 이후에 발생되는 디지털 출력 값에 부정합 오차를 디지털 연산 처리하여, 디지털 출력에 내포된 오차를 디지털 연산을 통해 보정하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법 및 그 장치에 대한 것이다.
이미지 처리 시스템에서 영상 신호를 처리하기 위해서는 미세한 아날로그 신 호를 잡음에 둔감한 디지털 신호로 변환시켜 주어야 하는 데, 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 변환은 ADC(analog to digital converter)에서 처리된다.
센서에서 출력되는 영상 정보는 아주 미세하기 때문에 작은 신호를 구별할 수 있는 고해상도의 ADC가 필요하며, 이미지 시스템뿐만 아니라 이동 통신, ADSL( asynchronous digital subscriber loop), IMT-600, 디지털 캠코더, HDTV(high definition television, hdtv) 등 통신 및 영상 처리 응용 시스템에서도 12비트에서 14비트 수준의 높은 해상도와 수십 MHz 수준의 높은 샘플링 속도를 가지는 고성능의 ADC가 요구되고 있다.
종래에는 ADC 구조 중에서 칩 면적과 전력소모를 최적화하기 위해 알고리즈믹 ADC(Algorithmic Analog to Digital Converter)가 널리 사용되고 있다.
도 1은 종래의 알고리즈믹 아날로그/디지털 변환기의 회로도이다.
도 1에 도시된 바와 같이, 종래의 알고리즈믹 아날로그/디지털 변환기는, 입력된 아날로그 신호(Vin)를 샘플링 및 홀딩하는 SHA(Sampling and Holding Amplifier)(1)와, 아날로그 신호를 입력받아 디지털 신호(O)로 변환하여 출력하는 복수개의 플래시 ADC(Analog to Digital Converter)(3)와, 플래시 ADC(3)로부터 출력되는 디지털 신호(ㅇ)와 SHA(1)로부터 출력되는 신호(S)의 차이를 다시 아날로그 신호로 변환하여 출력하는 MDAC(Multiplying & Subtracting Digital and Analog Converter)(5)과, 플래시 ADC(3)로부터 출력되는 디지털 신호를 임시 저장하는 레지스터(register)(9)와, 플래시 ADC(3)로부터 출력되어, 레지스터(9)에 저장된 디지털 신호의 에러를 교정하는 디지털 보정 회로(7)로 구성되며, 전체적으로 n 비트의 해상도를 가진다.
즉, 이와 같은 알고리즈믹 아날로그/디지털 변환기는 1회의 아날로그/디지털 변환을 위해 1 클락 주기가 필요한 병렬 방식의 일반적인 아날로그/디지털 변환기)와는 달리, 하나의 SHA(1), 플래시 ADC(3), MDAC(5)가 여러 클락 주기 동안 반복적으로 사용하므로, 1회의 아날로그/디지털 변환을 위해 다수의 클락 주기가 필요한 직렬 방식의 알고리즈믹 아날로그/디지털 변환기이다.
따라서, 알고리즈믹 아날로그/디지털 변환기는 일반적인 아날로그/디지털 변환기의 구조에 비해서 전력소모가 적고, 회로의 구조나 면적 측면에서 효율적이다.
그러나, 알고리즈믹 아날로그/디지털 변환기는 하나의 MDAC(5)을 반복적으로 사용되는 순환 구조를 가지므로, 공정 시 생기는 소자의 크기 변화의 누적에 따른 영향이 크게 된다.
다시 말해서, 알고리즈믹 아날로그/디지털 변환기는 각 플래시 ADC(3)로부터 출력되는 디지털 신호와, SHA(1)로부터 출력되는 신호의 차이를 아날로그 신호로 변환하는 MDAC(5)은 하나의 연산 증폭기(OP amp)와 다수의 커패시터(C)로 구성되는 데, 각 커패시터 사이의 부정합(mismatch)은 전체 알고리즈믹 아날로그/디지털 변환기의 DNL(differential nonlinearity)에 영향을 주어 해상도가 제한되는 문제점이 있으므로, 고해상도를 구현하기 어려우며, MDAC(5)에서의 커패시터간 부정합은 알고리즈믹 아날로그/디지털 변환기의 디지털 출력의 신뢰도를 떨어뜨리는 주요 원인이 된다.
따라서, MDAC(5)에서 전류 전압을 2배로 증폭시키는 커패시터의 부정합(mismatch)로 인해 알고리즈믹 아날로그/디지털 변환기의 처리 성능에 제한될 수 있으므로, 고해상도를 처리하기 위해서는 커패시터의 부정합(mismatch)를 보정할 수 있는 방식이 제안되어야 한다.
본 발명은 상술한 필요성을 충족시키기 위해 제안되는 것으로, 알고리즈믹 아날로그/디지털 변환기가 하나의 MDAC가 반복적으로 사용되는 순환 구조를 가지는 특성 때문에 일반적인 일반적인 아날로그/디지털 변환기에 비해 공정 시 생기는 소자의 크기 변화, 그 중에서 특히 MDAC의 커패시터간 부정합에 의해 발생되는 오차를 효과적으로 보정할 수 있는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법 및 그 장치를 제공하는 데 그 목적이 있다.
그리고, 본 발명은 알고리즈믹 아날로그/디지털 변환기의 MDAC에서 발생되는 커패시터간 부정합 오차를 독립적이면서 빠르게 보정하여 고해상도를 지원할 수 있으며, 정확도가 높으면서 아날로그/디지털 변환 속도의 손실이 발생하지 않는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법 및 그 장치를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 일측면에 따른 알고리즈믹 아날로그/디지털 변환기는, 입력되는 아날로그 신호를 샘플링하고, 홀딩하여 증폭하는 SHA(Sampling and Holding Amplifier)와, 상기 아날로그 신호를 디지털 신호로 변환하는 플래시 ADC(Analog to Digital Converter)와, 연산 증폭기의 비반전 단자(-)에 연결되는 복수개의 커패시터가 위치 고정 및 교환 가능하도록 구현되며, 제어 신호에 따라 커패시터의 위치 교환하여 디지털 신호를 아날로그 신호로 변환하는 MDAC(Multiplying & Subtracting Digital and Analog Converter)와, 상기 플래시 ADC에서 출력되는 디지털 신호의 에러를 교정하고, 상기 MDAC의 커패시터의 위치를 고정하는 일정 주기에 발생하는 부정합 오차를 추출하고, 상기 MDAC에서 출력되는 디지털 출력 값에 상기 부정합 오차를 디지털 연산 처리하여 커패시터간 부정합 오차를 보정하는 디지털 보정 회로를 포함한다.
디지털 보정 회로는, 상기 MDAC의 일정 주기동안 발생되는 디지털 출력 값을 기반으로 상기 커패시터간 부정합 오차를 추출하는 오차 보정부를 포함한다.
상기 오차 보정부는, 상기 MDAC의 연산 증폭기의 비반전 단자(-)에 연결되는 제1 및 제2 커패시터의 위치가 각기 교환되는 A 모드 및 B 모드 상태에서 직류 차동 신호 -0.5V를 인가 한 이후에 상기 MDAC로부터 각기 발생되는 디지털 출력 값을 기반으로 상기 부정합 오차를 추출한다.
상기 오차 보정부는, 상기 플래시 ADC로부터 출력되는 디지털 출력 값에 디지털 값으로 추출되는 상기 부정합 오차를 가산 또는 감산하는 디지털 연산을 처리한다.
상기 오차 보정부는, 상기 커패시터간 부정합 오차의 디지털 값에 n (0 < n 인 자연수) 클락 주기와 n+1 (0 < n 인 자연수) 클락 주기에서 출력된 각각 디지털 출력 값에 따라 결정된 배수를 곱셈한 후, 더하거나 빼주는 디지털 연산 동작을 통해서 디지털 출력 값의 커패시터간 부정합 오차를 제거한다.
상기 오차 보정부는, 상기 MDAC의 커패시터 위치가 고정된 일정 주기동안 발생되는 디지털 출력 값을 비교한 연산의 결과를 다시
Figure 112011005535532-pat00001
에 해당하는 비트 수로 나누어, 제1 및 제3 커패시터(C1, C3)간 부정합 오차를 디지털 값으로 추출한다.
상기 MDAC는, 매 클락 주기마다 1.5bit의 디지털 신호를 출력하는 구조를 가지는 1.5bit/stage MDAC인 것이 바람직하다.
본 발명의 다른 측면에 따른 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법은, 오차 보정부는 MDAC의 연산 증폭기에 연결되는 제1 및 제2 커패시터가 고정되며, 위치가 각기 달라지는 A 모드 및 B 모드의 디지털 출력 값을 기반으로 부정합 오차를 추출하는 단계와, 플래시 ADC로부터 발생되는 디지털 출력 값을 추출하는 단계와, 상기 디지털 출력 값에 상기 부정합 오차를 디지털 연산 처리하여 커패시터간 부정합 오차를 제거하는 단계를 포함한다.
상기 부정합 오차를 추출하는 단계는, 상기 MDAC의 연산 증폭기의 비반전 단자(-)에 연결되는 제1 및 제2 커패시터의 위치가 각기 교환되는 A 모드 및 B 모드 상태에서 직류 차동 신호 -0.5V를 인가 한 이후에 상기 MDAC로부터 각기 발생되는 디지털 출력 값을 기반으로 상기 부정합 오차를 추출한다.
상기 부정합 오차를 보정하는 단계는, 상기 부정합 오차의 디지털 값에 n(0 < n 인 자연수) 클락 주기와 n+1(0 < n 인 자연수) 클락 주기에서 출력된 각각 디지털 출력 값에 따라 결정된 배수를 곱셈한 이후에 가산 또는 감산하는 디지털 연산 처리한다.
상기 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법은, 상기 MDAC는 1.5 bit/stage MDAC이고, 외부로부터 수신되는 제어 신호에 따라 연산 증폭기에 연결되는 제1 및 제2 커패시터의 위치를 고정 또는 교환하는 단계를 더 포함한다.
상술한 본 발명에 따르면, 알고리즈믹 아날로그/디지털 변환기의 오차 보정부는 알고리즈믹 아날로그/디지털 변환기에 사용된 하나의 MDAC에서 발생하는 커패시터간 부정합 오차를 독립적으로 보정할 수 있으므로, 고해상도를 구현할 수 있다.
그리고, 본 발명에 따르면, 기존의 알고리즈믹 아날로그/디지털 변환기의 변환 과정에 소요되는 시간보다 초기 모드에 따른 부정합 오차를 추출하는 시간이 조금 더 소요되나, 하나의 MDAC에서 발생하는 커패시터간 부정합 오차를 추출한 이후에 발생되는 디지털 출력 값을 디지털 연산 처리만으로 오차가 보정되므로, 아날로그/디지털의 변환 속도의 오차를 추출한 시간을 제외하면, 손실이 없이 정확도가 높은 디지털 출력 값을 획득할 수 있다.
본 방법을 이용하면 알고리즈믹 아날로그/디지털 변환기의 1.5 bit/stage MDAC (Multiplying & Subtracting Digital and Analog Converter)내 사용된 커패시터 간에 부정합 발생시, 이로 인하여 발생하는 디지털 출력의 오차를 간단한 디지털 연산을 통해 손쉽게 보정할 수 있어서, 변환기의 디지털 출력 값에 대한 신뢰도를 향상시킬 수 있다.
이하 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법 및 그 장치를 첨부한 도면을 참조하여 상세 설명하고, 본 발명의 주된 기술 내용을 흐리거나, 주지된 기술 내용에 대한 상세 설명은 생략한다.
도 2는 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기)의 커패시터간 부정합 오차 보정 장치를 설명하기 위한 블록 도면이다.
도 2를 참조하면, 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기는, 입력된 아날로그 신호(Vin)을 샘플링 및 홀딩하는 SHA(Sampling and Holding Amplifier)(10)와, 하나의 아날로그 입력 신호에 대하여 두개의 디지털 신호(O)로 변환하여 출력하는 플래시 ADC(Analog to Digital Converter)(30)와, 플래시 ADC(30)로부터 출력되는 디지털 신호(D)에 따라 서로 다른 커패시터 연결을 통해 SHA(10)의 출력전압(Vs)과 기준전압(Vref)과의 차이를 증폭하여 플래시 ADC(30)로 다시 출력하는 1개의 MDAC(Multiplying & Subtracting Digital and Analog Converter)(50)과, 플래시 ADC(30)로부터 출력되는 디지털 출력 값을 임시 저장하는 레지스터(20)와, 플래시 ADC(30)로부터 출력되어 레지스터(20)에 저장되는 디지털 신호의 에러를 교정하고, 디지털 출력 신호를 더하여 최종 출력 값을 얻어내기 위한 디지털 보정 회로(70)를 포함한다.
그리고, 디지털 보정 회로(70)는 일정 주기(1 클락 주기)동안 MDAC(50)에서 발생한 커패시터간 부정합 오차를 추출하고, 아날로그 디지털 변환과정 동안 아날로그/디지털 변환에 의해 발생되는 디지털 출력 값의 부정합 오차를 디지털 연산 처리하여, 부정합 오차를 제거하는 오차 보정부(60)를 포함한다.
본 발명에 따른 MDAC(50)는 1.5 bit/stage MDAC (Multiplying & Subtracting Digital and Analog Converter)가 적용되며, 기존의 1.5 bit/stage MDAC (Multiplying & Subtracting Digital and Analog Converter)와는 달리, 외부에서 수신되는 제어 신호에 따라 커패시터의 위치를 고정 또는 교환시킬 수 있는 1.5 bit/stage MDAC (Multiplying & Subtracting Digital and Analog Converter)을 설계하여 본 발명의 알고리즈믹 아날로그/디지털 변환기에 적용한다.
즉, MDAC(50)의 커패시터를 고정한 일정 주기(1 클락)동안 발생되는 부정합 오차를 추출하여, 이후에 발생되는 디지털 출력 값에 포함되는 커패시터간 부정합 오차를 추출되는 부정합 오차를 가산하거나, 감산하는 디지털 연산을 통해 제거할 수 있도록 한다.
도 3은 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기에 적용되는 1,5 bit/stage MDAC를 설명하기 위한 회로 도면이다.
도 3에 도시된 MDAC(50)은 설명의 편의상 차등 구조의 MDAC(50)를 도시한 것으로, 본 발명에 따른 1.5bit/stage MDAC(50)는 n 비트의 알고리즈믹 아날로그/디지털 변환기가 아날로그/디지털의 1회 변환을 위해 n (1<n인 자연수) 클락 주기를 필요로 할 때, 매 클락 주기마다 1.5bit의 디지털 신호를 출력하는 구조를 가진다.
도면을 참조하면, 본 발명에 따른 MDAC(50)는 다수개의 스위치와, 연산 증폭기(OP) 및 다수개의 커패시터(C)로 구현되며, MDAC(50)의 연산 증폭기(OP)는 비반전 단자(-)에 연결되는 제1 내지 제4 커패시터(C1, C2, C3, C4)의 커패시터 값의 비율에 따라 아날로그 신호의 전류 전압 값을 증폭시킨다.
그리고, 연산 증폭기(OP)는 알고리즈믹 아날로그/디지털 변환기의 잉여 전압을 신호에 곱셈하는 곱셈기의 역할을 처리한다.
본 발명에 따른 알고리즈믹 아날로그/디지털 변환기의 오차 보정부(60)는 MDAC(50)로 적용되는 상기 도 3과 같은 구조를 가지는 1.5 bit/stage MDAC에서 발생하는 커패시터간 부정합 오차를 디지털 값으로 추출한다.
그리고, 오차 보정부(60)는 MDAC(50)의 커패시터간의 부정합 오차를 디지털 값을 추출할 수 있도록 하기 위해서는, 본 발명에 적용되는 1.5 bit/stage MDAC(50)가 제1 및 제3 커패시터(C1, C3)가 고정되는 고정 모드가 일정 주기동안 유지되도록 한다.
도 4는 본 발명에 따른 MDAC의 커패시터의 구조를 설명하기 위한 도면이다.
도 4를 참조하면, MDAC(50)는 외부에서 인가되는 제어 신호에 따라 커패시터의 위치를 고정시키는 고정 구조는 제1 커패시터(C1)와 제3 커패시터(C3)의 위치가 고정되는 A 모드 및 B 모드와, 외부에서 인가되는 제어 신호에 따라 커패시터의 위치를 교환하는 C 모드로 구분할 수 있다.
즉, 본 발명에 적용되는 1.5 bit/stage MDAC(Multiplying & Subtracting Digital and Analog Converter)의 커패시터 고정 구조는 A 모드 및 B 모드로 구분되며, 도 4는 설명의 편의상 차동 구조를 가지는 1.5 bit/stage MDAC(Multiplying & Subtracting Digital and Analog Converter)을 단일 구조로 도시한 것이다.
그리고, 오차 보정부(60)는 A 모드 및 B 모드 상태에서 발생하는 디지털 출력 값을 기반으로 부정합 오차(α)(디지털 값)를 측정한다.
이때, 오차 보정부(60)가 A 모드 및 B 모드가 제1 및 제3 커패시터(C1, C3)의 위치가 다르기 때문에 각 모드에 측정되는 디지털 출력 값은 각기 다르다.
예를 들어, 오차 보정부(60)는 A 모드를 선택하는 제1 제어 신호를 MDAC(50)로 인가한 이후에 직류 차동 신호 -0.5V를 알고리즈믹 아날로그/디지털 변환기에 인가한다.
그리고, 오차 보정부(60)는 알고리즈믹 아날로그/디지털 변환기의 아날로그/디지털 변환으로 발생하는 디지털 출력 값과 B 모드에서 직류 차동 신호 -0.5V를 인가한 경우 발생하는 디지털 출력 값을 비교하여, 큰 값에서 작은 값을 뺀다.
이와 같이, 오차 보정부(60)는 A 모드와 B 모드의 디지털 출력 값을 비교한 연산의 결과를 다시
Figure 112008089605314-pat00002
에 해당하는 비트 수, 예를 들어 12 비트가 플래시 ADC(30)의 총 비트 수이면, "0100_0000_0000"으로 나누어, 제1 및 제3 커패시터(C1, C3)간 부정합 오차를 디지털 값으로 추출할 수 있다.
그리고, 외부의 관리자는 MDAC(50)의 커패시터간 부정합 오차를 보정하기 위해서 C 모드, 즉 커패시터(C1, C3)의 위치를 교환하는 제2 제어 신호를 MDAC(50)로 전송한다.
즉, 외부의 관리자는 아날로그/디지털 변환의 매 클락 주기마다 커패시터의 위치를 교환하는 1.5 bit/stage MDAC(Multiplying & Subtracting Digital and Analog Converter)을 변환 과정을 이용하기 위해 제2 제어 신호를 MDAC(50)로 전송하여, 커패시터(C1, C3)의 위치를 교환시킨다.
도 5는 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기에서 발생되는 부정합 오차(α)를 설명하기 위한 도면이다.
도 5는 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기에 적용되는 1.5 bit/stage MDAC(50)는 커패시터 위치가 고정되는 A 모드 및 B 모드와, 커패시터 위치가 교환되는 C 모드에서 발생되는 부정합 오차(α)를 설명하기 위한 것으로, A 모드, B 모드 및 C 모드를 적용한 경우, 커패시터간 부정합 오차(a)가 아날로그/디지털 변환의 특정 주기(A 모드와 B 모드의 경우는 1 클락 주기, C 모드의 경우는 2 클락 주기)에서 특정 값으로 발생한다.
그리고, 알고리즈믹 아날로그/디지털 변환기의 아날로그/디지털 변환의 매 클락 주기 마다 커패시터의 위치를 교환하는 C 모드를 아날로그/디지털 변환 과정에 사용할 경우 A 모드와 B 모드와는 달리, n(0 < n 인 자연수) stage와 n+1(0 < n 인 자연수) stage의 2 주기를 거친 디지털 출력 값은 특정한 배수가 곱해진 오차(0, ㅁα, ㅁ2α)만을 포함한다.
따라서, 오차 보정부(60)는 추출한 커패시터간 부정합 오차의 디지털 값에 n (0 < n 인 자연수) 클락 주기와 n+1 (0 < n 인 자연수) 클락 주기에서 출력된 각각 디지털 출력 값에 따라 결정된 배수를 곱셈한 후, 더하거나 빼주는 디지털 연산 동작을 통해서 알고리즈믹 아날로그/디지털 변환기의 최종 디지털 출력 값의 오차를 제거할 수 있다.
따라서, 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기는 커패시터의 위치를 고정 또는 교환시킬 수 있는 1.5 bit/stage MDAC(50)를 적용하여, 아날로그/디지털 변환 과정에서 발생하는 커패시터간 부정합 오차의 총량(디지털 값)을 추출할 수 있으며, 부정합 오차를 발생되는 디지털 출력 값에 디지털 연산하여 보정할 수 있다.
도 6은 본 발명의 바람직한 실시예에 따른 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법을 설명하기 위한 플로챠트이다.
도 6을 참조하면, 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기의 오차 보정부(60)는 MDAC(50)의 제1 및 제3 커패시터(C1, C3)의 위치가 고정되는 일정 주기동안, 즉, A 모드 및 B 모드에서 출력되는 디지털 출력 값을 기반으로 부정합 오차(디지털 값)를 추출한다(S 100).
즉 MDAC(50)는 외부 관리자로부터 수신되는 제어 신호에 따라 제1 및 제3 커패시터(C1, C3)의 위치를 고정시키고, 오차 보정부(60)는 일정 주기(1클락 주기)동안 발생되는 디지털 출력 값을 기반으로 커패시터간 부정합 오차를 추출한다.
즉, 오차 보정부(60)는 A 모드로 MDAC(50)의 위치가 고정되면, 직류 차동 신호 -0.5V를 알고리즈믹 아날로그/디지털 변환기에 인가한다.
그리고, 오차 보정부(60)는 알고리즈믹 아날로그/디지털 변환기의 아날로그/디지털 변환으로 발생하는 디지털 출력 값과 B 모드에서 직류 차동 신호 -0.5V를 인가한 경우 발생하는 디지털 출력 값을 비교하여, 큰 값에서 작은 값을 제한 결과를 출력 비트수(n : 알고리즈믹 아날로그/디지털 변환기의 출력 비트 수)로 제산하여, 커패시터간 부정합 오차를 디지털 값으로 추출한다.
그리고, 오차 보정부(60)는 MDAC(50)의 커패시터 위치가 교환되는 C 모드, 즉 커패시터의 위치가 교환되면, 아날로그/디지털 변환을 통해 발생되는 디지털 출력 값을 추출한다(S 110).
그리고, 오차 보정부(60)는 MDAC(50)에서 발생되는 디지털 출력 값에서 이전에 추출한 커패시터간 부정합 오차를 디지털 연산 처리하여 오차를 보정한 최종 디지털 출력 값을 출력한다(S 120).
즉, 오차 보정부(60)는 추출한 커패시터간 부정합 오차의 디지털 값에 n (0 < n 인 자연수) 클락 주기와 n+1 (0 < n 인 자연수) 클락 주기에서 출력된 각각 디지털 출력 값에 따라 결정된 배수를 곱셈한 후, 더하거나 빼주는 디지털 연산 동작을 통해서 알고리즈믹 아날로그/디지털 변환기의 최종 디지털 출력 값의 오차를 한다.
도 7 및 도 8은 알고리즈믹 아날로그/디지털 변환기의 MDAC에 1% 부정합 오차가 발생하는 경우에 대한 디지털 출력 값을 설명하기 위한 그래프 도면이다.
도 7은 알고리즈믹 아날로그/디지털 변환기에 적용되는 1.5 bit/stage MDAC(50)내의 커패시터간에 부정합 오차가 존재하지 않는 이상적인 알고리즈믹 아날로그/디지털 변환기의 디지털 출력 값에서 1.5 bit/stage MDAC(50)내의 커패시터간 부정합 오차가 1%인 알고리즈믹 아날로그/디지털 변환기의 디지털 출력 값을 뺀 결과를 나타낸 것으로, 부정합 오차가 존재하는 1.5 bit/stage MDAC(50)의 커패시터 구조는 A 모드인 경우이다.
도 7에 도시된 바와 같이, 알고리즈믹 아날로그/디지털 변환기의 MDAC(50)의 디지털 출력 값은 이상적인 알고리즈믹 아날로그/디지털 변환기에서 얻어진 이상적인 디지털 출력 값에 대해서 최대 7 bit의 오차가 발생하며, 오차의 분포를 살펴보면 각 아날로그 값에 대해서 연속적인 형태를 띰을 알 수 있는데, 이런 특징은 오차 보정을 힘들게 하는 큰 원인이 된다.
이러한, 디지털 출력 값의 결과는 알고리즈믹 아날로그/디지털 변환기의 변환 범위 전체에 걸쳐 아날로그 신호를 입력한 결과이다.
도 8은 알고리즈믹 아날로그/디지털 변환기에 적용되는 1.5 bit/stage MDAC(50)내의 커패시터간에 부정합 오차가 존재하지 않는 이상적인 알고리즈믹 아날로그/디지털 변환기의 디지털 출력 값에서 1.5 bit/stage MDAC(50)내의 커패시터간 부정합 오차가 1%인 알고리즈믹 아날로그/디지털 변환기의 디지털 출력 값을 뺀 결과를 나타낸 것으로, 부정합 오차가 존재하는 1.5 bit/stage MDAC(50)의 커패시터 구조는 B모드인 경우이다.
도 8에 도시된 바와 같이, MDAC(50)에 1%의 커패시터간 부정합 오차를 가지면서, B 모드의 구조를 가지는 1.5 bit/stage MDAC(Multiplying & Subtracting Digital and Analog Converter)를 적용한 알고리즈믹 아날로그/디지털 변환기의 디지털 출력 값을 이상적인 알고리즈믹 아날로그/디지털 변환기의 디지털 출력 값에서 뺀 것으로, 이상적인 디지털 출력 값에 대해서 최대 7 bit의 오차가 발생하였다.
도 9는 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기의 디지털 출력 값을 설명하기 위한 그래프 도면이다.
도 9를 참조하면, 알고리즈믹 아날로그/디지털 변환기에 본 발명에서 제시하는 오차 보정 방법을 적용한 후, 얻은 디지털 출력 값을 이상적인 알고리즈믹 아날로그/디지털 변환기의 디지털 출력 값에서 뺀 결과로, 최대 0.5 bit의 오차가 발생한다.
이는 1 bit이하의 오차로, 본 발명에서 제시하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방식이 1.5 bit/stage MDAC (Multiplying Digital and Analog Converter)이 적용된 알고리즈믹 아날로그/디지털 변환기의 디지털 출력 값 오차를 제거하는 데 효과적임을 보여준다
따라서, 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기는 오차 보정부(60)는 MDAC(50)에서 발생하는 커패시터간 부정합 오차를 실시간으로 보정하므로, 출력에 커패시터간 부정합 오차의 누적된 값을 독립적으로 보정할 수 있으므로, 고해상도를 구현할 수 있다.
본 발명을 통해 제안되는 알고리즈믹 아날로그/디지털 변환기의 부정합 오차 보정 방식은 기존의 방식과 비교하면, 초기 모드에 따른 부정합 오차를 추출하는 시간이 조금 더 소요되나, 각 MDAC(50)의 부정합 오차를 최초 추출하고, 앞선 부정합 오차와, 현재 디지털 출력 값을 디지털 연산 처리만으로 오차가 보정되므로, 아날로그/디지털의 변환 속도의 오차를 추출한 시간을 제외하면, 손실이 없이 정확도가 높은 디지털 출력 값을 획득할 수 있다.
이상에서 본 발명은 기재된 구체 예에 대해서만 상세히 설명하였지만 본 발명의 기술 사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
도 1은 종래의 알고리즈믹 아날로그/디지털 변환기의 회로도.
도 2는 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 장치를 설명하기 위한 블록 도면.
도 3은 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기에 적용되는 1,5 bit/stage MDAC를 설명하기 위한 회로 도면.
도 4는 본 발명에 따른 MDAC의 커패시터의 구조를 설명하기 위한 도면.
도 5는 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기에서 발생되는 부정합 오차(α)를 설명하기 위한 도면.
도 6은 본 발명의 바람직한 실시예에 따른 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법을 설명하기 위한 플로챠트.
도 7 및 도 8은 알고리즈믹 아날로그/디지털 변환기의 MDAC에 1% 부정합 오차가 발생하는 경우에 대한 디지털 출력 값을 설명하기 위한 그래프 도면.
도 9는 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기의 디지털 출력 값을 설명하기 위한 그래프 도면.
**도면의 주요부분에 대한 부호의 설명**
10 : SHA(Sampling and Holding Amplifier)
30 : 플래시 ADC(Analog to Digital Converter)
50 : MDAC(Multiplying Digital to Analog Converter)
60 : 오차 보정부 70 : 디지털 보정 회로

Claims (11)

  1. 알고리즈믹 아날로그/디지털 변환기에 있어서,
    입력되는 아날로그 신호를 샘플링하고, 홀딩하여 증폭하는 SHA(Sampling and Holding Amplifier)와,
    상기 아날로그 신호를 디지털 신호로 변환하는 플래시 ADC(Analog to Digital Converter)와,
    연산 증폭기의 비반전 단자(-)에 연결되는 복수개의 커패시터가 위치 고정 및 교환 가능하도록 구현되며, 제어 신호에 따라 커패시터의 위치 교환하여 디지털 신호를 아날로그 신호로 변환하는 MDAC(Multiplying & Subtracting Digital and Analog Converter)와,
    상기 플래시 ADC에서 출력되는 디지털 신호의 에러를 교정하고, 상기 MDAC의 커패시터의 위치를 고정하는 일정 주기에 발생하는 부정합 오차를 추출하고, 상기 MDAC에서 출력되는 디지털 출력 값에 상기 부정합 오차를 디지털 연산 처리하여 커패시터간 부정합 오차를 보정하는 디지털 보정 회로를 포함하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 장치.
  2. 제1 항에 있어서, 디지털 보정 회로는,
    상기 MDAC의 일정 주기동안 발생되는 디지털 출력 값을 기반으로 상기 커패시터간 부정합 오차를 추출하는 오차 보정부를 포함하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 장치.
  3. 제2 항에 있어서, 상기 오차 보정부는,
    상기 MDAC의 연산 증폭기의 비반전 단자(-)에 연결되는 제1 및 제2 커패시터의 위치가 각기 교환되는 A 모드 및 B 모드 상태에서 직류 차동 신호 -0.5V를 인가 한 이후에 상기 MDAC로부터 각기 발생되는 디지털 출력 값을 기반으로 상기 부정합 오차를 추출하는 것을 특징으로 하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 장치.
  4. 제2 항에 있어서, 상기 오차 보정부는,
    상기 플래시 ADC로부터 출력되는 디지털 출력 값에 디지털 값으로 추출되는 상기 부정합 오차를 가산 또는 감산하는 디지털 연산을 처리하는 것을 특징으로 하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 장치.
  5. 제4 항에 있어서, 상기 오차 보정부는,
    상기 커패시터간 부정합 오차의 디지털 값에 n (0 < n 인 자연수) 클락 주기 와 n+1 (0 < n 인 자연수) 클락 주기에서 출력된 각각 디지털 출력 값에 따라 결정된 배수를 곱셈한 후, 더하거나 빼주는 디지털 연산 동작을 통해서 디지털 출력 값의 커패시터간 부정합 오차를 제거하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 장치.
  6. 제2 항에 있어서, 상기 오차 보정부는,
    상기 MDAC의 커패시터 위치가 고정된 일정 주기동안 발생되는 디지털 출력 값을 비교한 연산의 결과를 다시
    Figure 112011005535532-pat00003
    에 해당하는 비트 수로 나누어, 제1 및 제3 커패시터(C1, C3)간 부정합 오차를 디지털 값으로 추출하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 장치.
  7. 제1 항에 있어서, 상기 MDAC는,
    매 클락 주기마다 디지털 신호를 출력하는 구조를 가지는 MDAC인 것을 특징으로 하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 장치.
  8. 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법에 있어서,
    오차 보정부는 MDAC(Multiplying & Subtracting Digital and Analog Converter)의 연산 증폭기에 연결되는 제1 및 제2 커패시터가 고정되며, 위치가 각기 달라지는 A 모드 및 B 모드의 디지털 출력 값을 기반으로 부정합 오차를 추출하는 단계와,
    플래시 ADC로부터 발생되는 디지털 출력 값을 추출하는 단계와,
    상기 디지털 출력 값에 상기 부정합 오차를 디지털 연산 처리하여 커패시터간 부정합 오차를 제거하는 단계를 포함하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법.
  9. 제8 항에 있어서, 상기 부정합 오차를 추출하는 단계는,
    상기 MDAC의 연산 증폭기의 비반전 단자(-)에 연결되는 제1 및 제2 커패시터의 위치가 각기 교환되는 A 모드 및 B 모드 상태에서 직류 차동 신호 -0.5V를 인가 한 이후에 상기 MDAC로부터 각기 발생되는 디지털 출력 값을 기반으로 상기 부정합 오차를 추출하는 것을 특징으로 하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법.
  10. 제8 항에 있어서, 상기 부정합 오차를 보정하는 단계는,
    상기 부정합 오차의 디지털 값에 n(0 < n 인 자연수) 클락 주기와 n+1(0 < n 인 자연수) 클락 주기에서 출력된 각각 디지털 출력 값에 따라 결정된 배수를 곱셈한 이후에 가산 또는 감산하는 디지털 연산 처리하는 것을 특징으로 하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법.
  11. 제8 항에 있어서,
    상기 MDAC는 1.5 bit/stage MDAC이고, 외부로부터 수신되는 제어 신호에 따라 연산 증폭기에 연결되는 제1 및 제2 커패시터의 위치를 고정 또는 교환하는 단계를 더 포함하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법.
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