KR101053441B1 - Capacitor Mismatch Error Correction Method and Apparatus for Algorithmic Analog-to-Digital Converter - Google Patents

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Abstract

본 발명은 MDAC가 커패시터의 위치가 고정되는 구조와 매 클락 주기마다 커패시터의 위치가 교환되는 구조를 선택할 수 있는 1.5 bit/stage MDAC (Multiplying Digital and Analog Converter)를 적용하여 MDAC 내의 커패시터간 부정합으로 인해 발생되는 부정합 오차를 추출하고, 이후에 발생되는 디지털 출력 값에 부정합 오차를 디지털 연산 처리하여, 디지털 출력에 내포된 오차를 디지털 연산을 통해 보정하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법 및 그 장치를 개시함에 의해 알고리즈믹 아날로그/디지털 변환기가 고해상도를 지원하며, 빠른 속도로 아날로그/디지털 변환을 처리할 수 있도록 하는 것이다.According to the present invention, due to mismatching between capacitors in MDAC by applying a 1.5 bit / stage MDAC (Multiplying Digital and Analog Converter) that allows the MDAC to select a structure in which the position of the capacitor is fixed and a structure in which the position of the capacitor is exchanged every clock cycle. Extract the mismatch error, and digitally process the mismatch error on the digital output value generated later, and correct the mismatch error in the digital output by digital calculation. By disclosing the method and apparatus thereof, the algorithmic analog-to-digital converter supports high resolution and enables the processing of analog-to-digital conversion at high speed.

Description

알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법 및 그 장치{apparatus and method of correction capacitor mismatch error in algorithmic analog to digital converter}Apparatus and method of correction capacitor mismatch error in algorithmic analog to digital converter}

본 발명은 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법 및 그 장치에 대한 것으로, 더욱 상세하게는, MDAC가 커패시터의 위치가 고정되는 구조와 매 클락 주기마다 커패시터의 위치가 교환되는 구조를 선택할 수 있는 1.5 bit/stage MDAC(Multiplying & Subtracting Digital and Analog Converter)를 적용하는 알고리즈믹 아날로그/디지털 변환기에서 MDAC 내의 커패시터간 부정합으로 인해 발생되는 부정합 오차를 추출하고, 이후에 발생되는 디지털 출력 값에 부정합 오차를 디지털 연산 처리하여, 디지털 출력에 내포된 오차를 디지털 연산을 통해 보정하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법 및 그 장치에 대한 것이다.The present invention relates to a method for correcting mismatch between capacitors of an algorithm and an analog-to-digital converter, and a device thereof, and more particularly, to a structure in which the position of a capacitor is fixed and the position of the capacitor is exchanged every clock period. In the algorithmic analog / digital converter applying 1.5 bit / stage MDP (Multiplying & Subtracting Digital and Analog Converter), select the mismatch error caused by mismatch between capacitors in MDAC, and the digital output The present invention relates to a method for correcting mismatch between capacitors and an apparatus of an algorithmic analog-to-digital converter that digitally processes a mismatch error in a value and corrects an error in a digital output through a digital calculation.

이미지 처리 시스템에서 영상 신호를 처리하기 위해서는 미세한 아날로그 신 호를 잡음에 둔감한 디지털 신호로 변환시켜 주어야 하는 데, 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 변환은 ADC(analog to digital converter)에서 처리된다.In order to process a video signal in an image processing system, it is necessary to convert a minute analog signal into a digital signal insensitive to noise.Analog / digital conversion, which converts an analog signal into a digital signal, is processed by an analog to digital converter (ADC). do.

센서에서 출력되는 영상 정보는 아주 미세하기 때문에 작은 신호를 구별할 수 있는 고해상도의 ADC가 필요하며, 이미지 시스템뿐만 아니라 이동 통신, ADSL( asynchronous digital subscriber loop), IMT-600, 디지털 캠코더, HDTV(high definition television, hdtv) 등 통신 및 영상 처리 응용 시스템에서도 12비트에서 14비트 수준의 높은 해상도와 수십 MHz 수준의 높은 샘플링 속도를 가지는 고성능의 ADC가 요구되고 있다.Since the image information output from the sensor is very fine, a high resolution ADC capable of distinguishing small signals is required, and not only an image system but also a mobile communication, asynchronous digital subscriber loop (ADSL), IMT-600, a digital camcorder, and a high-definition television (HDTV). In communication and image processing application systems such as definition television and hdtv, a high performance ADC having a high resolution of 12 to 14 bits and a high sampling rate of several tens of MHz is required.

종래에는 ADC 구조 중에서 칩 면적과 전력소모를 최적화하기 위해 알고리즈믹 ADC(Algorithmic Analog to Digital Converter)가 널리 사용되고 있다.Conventionally, an algorithm of analog to digital converter (ADC) has been widely used to optimize chip area and power consumption among ADC structures.

도 1은 종래의 알고리즈믹 아날로그/디지털 변환기의 회로도이다.1 is a circuit diagram of a conventional algorithmic analog-to-digital converter.

도 1에 도시된 바와 같이, 종래의 알고리즈믹 아날로그/디지털 변환기는, 입력된 아날로그 신호(Vin)를 샘플링 및 홀딩하는 SHA(Sampling and Holding Amplifier)(1)와, 아날로그 신호를 입력받아 디지털 신호(O)로 변환하여 출력하는 복수개의 플래시 ADC(Analog to Digital Converter)(3)와, 플래시 ADC(3)로부터 출력되는 디지털 신호(ㅇ)와 SHA(1)로부터 출력되는 신호(S)의 차이를 다시 아날로그 신호로 변환하여 출력하는 MDAC(Multiplying & Subtracting Digital and Analog Converter)(5)과, 플래시 ADC(3)로부터 출력되는 디지털 신호를 임시 저장하는 레지스터(register)(9)와, 플래시 ADC(3)로부터 출력되어, 레지스터(9)에 저장된 디지털 신호의 에러를 교정하는 디지털 보정 회로(7)로 구성되며, 전체적으로 n 비트의 해상도를 가진다.As shown in FIG. 1, a conventional algorithm analog / digital converter includes a sampling and holding amplifier (SHA) 1 for sampling and holding an input analog signal Vin and a digital signal by receiving an analog signal. Difference between a plurality of flash ADCs (Analog to Digital Converter) 3 converted to (O) and a digital signal (o) output from the flash ADC (3) and a signal (S) output from the SHA (1) Converts the analog signal back into an analog signal and outputs the MDP (Multiplying & Subtracting Digital and Analog Converter) (5), a register (9) for temporarily storing a digital signal output from the flash ADC (3), and a flash ADC ( It is composed of a digital correction circuit 7 outputted from 3) and correcting an error of a digital signal stored in the register 9, and has an overall resolution of n bits.

즉, 이와 같은 알고리즈믹 아날로그/디지털 변환기는 1회의 아날로그/디지털 변환을 위해 1 클락 주기가 필요한 병렬 방식의 일반적인 아날로그/디지털 변환기)와는 달리, 하나의 SHA(1), 플래시 ADC(3), MDAC(5)가 여러 클락 주기 동안 반복적으로 사용하므로, 1회의 아날로그/디지털 변환을 위해 다수의 클락 주기가 필요한 직렬 방식의 알고리즈믹 아날로그/디지털 변환기이다. In other words, such an analog-to-digital converter has a single SHA (1), a flash ADC (3), unlike a conventional analog-to-digital converter in parallel, which requires one clock cycle for one analog-to-digital conversion. Since MDAC 5 is used repeatedly for several clock cycles, it is a series of algorithmic analog-to-digital converters that require multiple clock cycles for one analog / digital conversion.

따라서, 알고리즈믹 아날로그/디지털 변환기는 일반적인 아날로그/디지털 변환기의 구조에 비해서 전력소모가 적고, 회로의 구조나 면적 측면에서 효율적이다.Therefore, the algorithm analog / digital converter consumes less power than the structure of the general analog / digital converter and is efficient in terms of circuit structure and area.

그러나, 알고리즈믹 아날로그/디지털 변환기는 하나의 MDAC(5)을 반복적으로 사용되는 순환 구조를 가지므로, 공정 시 생기는 소자의 크기 변화의 누적에 따른 영향이 크게 된다.  However, since the algorithm-to-analog analog-to-digital converter has a cyclic structure in which one MDAC 5 is used repeatedly, the effect of the accumulation of the size change of the device generated during the process is greatly increased.

다시 말해서, 알고리즈믹 아날로그/디지털 변환기는 각 플래시 ADC(3)로부터 출력되는 디지털 신호와, SHA(1)로부터 출력되는 신호의 차이를 아날로그 신호로 변환하는 MDAC(5)은 하나의 연산 증폭기(OP amp)와 다수의 커패시터(C)로 구성되는 데, 각 커패시터 사이의 부정합(mismatch)은 전체 알고리즈믹 아날로그/디지털 변환기의 DNL(differential nonlinearity)에 영향을 주어 해상도가 제한되는 문제점이 있으므로, 고해상도를 구현하기 어려우며, MDAC(5)에서의 커패시터간 부정합은 알고리즈믹 아날로그/디지털 변환기의 디지털 출력의 신뢰도를 떨어뜨리는 주요 원인이 된다. In other words, the algorithm analog / digital converter converts the difference between the digital signal output from each flash ADC 3 and the signal output from the SHA 1 into an analog signal. OP amp) and a plurality of capacitors (C), the mismatch between each capacitor affects the differential nonlinearity (DNL) of the overall algorithm analog / digital converter, so that the resolution is limited, High resolution is difficult to achieve, and the capacitor-to-capacitor mismatch in the MDAC 5 is a major cause of the reliability of the digital output of the algorithmic analog-to-digital converter.

따라서, MDAC(5)에서 전류 전압을 2배로 증폭시키는 커패시터의 부정합(mismatch)로 인해 알고리즈믹 아날로그/디지털 변환기의 처리 성능에 제한될 수 있으므로, 고해상도를 처리하기 위해서는 커패시터의 부정합(mismatch)를 보정할 수 있는 방식이 제안되어야 한다. Therefore, the mismatch of a capacitor that doubles the current voltage in the MDAC 5 can limit the processing performance of the algorithmic analog-to-digital converter. A way to calibrate should be proposed.

본 발명은 상술한 필요성을 충족시키기 위해 제안되는 것으로, 알고리즈믹 아날로그/디지털 변환기가 하나의 MDAC가 반복적으로 사용되는 순환 구조를 가지는 특성 때문에 일반적인 일반적인 아날로그/디지털 변환기에 비해 공정 시 생기는 소자의 크기 변화, 그 중에서 특히 MDAC의 커패시터간 부정합에 의해 발생되는 오차를 효과적으로 보정할 수 있는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법 및 그 장치를 제공하는 데 그 목적이 있다.The present invention is proposed to satisfy the above-mentioned needs, and the size of the device generated in the process compared to a general analog / digital converter due to the characteristic that the algorithm analog to digital converter has a cyclic structure in which one MDAC is repeatedly used An object of the present invention is to provide a method and a device for correcting an error between capacitors of an algorithmic analog-to-digital converter capable of effectively correcting an error caused by a change, in particular, an error between capacitors of MDAC.

그리고, 본 발명은 알고리즈믹 아날로그/디지털 변환기의 MDAC에서 발생되는 커패시터간 부정합 오차를 독립적이면서 빠르게 보정하여 고해상도를 지원할 수 있으며, 정확도가 높으면서 아날로그/디지털 변환 속도의 손실이 발생하지 않는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법 및 그 장치를 제공하는 데 그 목적이 있다.In addition, the present invention can support high resolution by quickly and independently correcting a mismatch between capacitors generated in MDAC of an algorithmic analog / digital converter, and has high accuracy and does not cause loss of analog / digital conversion speed. An object of the present invention is to provide a method and a device for correcting mismatch between capacitors in an analog / digital converter.

상술한 목적을 달성하기 위한 본 발명의 일측면에 따른 알고리즈믹 아날로그/디지털 변환기는, 입력되는 아날로그 신호를 샘플링하고, 홀딩하여 증폭하는 SHA(Sampling and Holding Amplifier)와, 상기 아날로그 신호를 디지털 신호로 변환하는 플래시 ADC(Analog to Digital Converter)와, 연산 증폭기의 비반전 단자(-)에 연결되는 복수개의 커패시터가 위치 고정 및 교환 가능하도록 구현되며, 제어 신호에 따라 커패시터의 위치 교환하여 디지털 신호를 아날로그 신호로 변환하는 MDAC(Multiplying & Subtracting Digital and Analog Converter)와, 상기 플래시 ADC에서 출력되는 디지털 신호의 에러를 교정하고, 상기 MDAC의 커패시터의 위치를 고정하는 일정 주기에 발생하는 부정합 오차를 추출하고, 상기 MDAC에서 출력되는 디지털 출력 값에 상기 부정합 오차를 디지털 연산 처리하여 커패시터간 부정합 오차를 보정하는 디지털 보정 회로를 포함한다.In accordance with an aspect of the present invention, an algorithmic analog-to-digital converter includes a sampling and holding amplifier (SHA) for sampling, holding, and amplifying an input analog signal, and converting the analog signal into a digital signal. Flash to analog converter (ADC) and a plurality of capacitors connected to the non-inverting terminal (-) of the operational amplifier are implemented to be fixed and exchangeable position. Multiplying & Subtracting Digital and Analog Converter (MDAC) converting to an analog signal, correcting the error of the digital signal output from the flash ADC, and extracting mismatch error occurring at a certain period of fixing the position of the capacitor of the MDAC Capacitance by digitally computing the mismatch error to the digital output value output from the MDAC And a digital correction circuit for correcting inter-term mismatch errors.

디지털 보정 회로는, 상기 MDAC의 일정 주기동안 발생되는 디지털 출력 값을 기반으로 상기 커패시터간 부정합 오차를 추출하는 오차 보정부를 포함한다. The digital correction circuit includes an error correction unit for extracting the mismatch error between the capacitors based on a digital output value generated during a predetermined period of the MDAC.

상기 오차 보정부는, 상기 MDAC의 연산 증폭기의 비반전 단자(-)에 연결되는 제1 및 제2 커패시터의 위치가 각기 교환되는 A 모드 및 B 모드 상태에서 직류 차동 신호 -0.5V를 인가 한 이후에 상기 MDAC로부터 각기 발생되는 디지털 출력 값을 기반으로 상기 부정합 오차를 추출한다.The error corrector may be configured to apply the DC differential signal -0.5V in the A mode and B mode states in which the positions of the first and second capacitors connected to the non-inverting terminals (-) of the operational amplifier of the MDAC are exchanged, respectively. The mismatch error is extracted based on the digital output values generated from the MDACs.

상기 오차 보정부는, 상기 플래시 ADC로부터 출력되는 디지털 출력 값에 디지털 값으로 추출되는 상기 부정합 오차를 가산 또는 감산하는 디지털 연산을 처리한다.The error correcting unit processes a digital operation of adding or subtracting the mismatch error extracted as a digital value to a digital output value output from the flash ADC.

상기 오차 보정부는, 상기 커패시터간 부정합 오차의 디지털 값에 n (0 < n 인 자연수) 클락 주기와 n+1 (0 < n 인 자연수) 클락 주기에서 출력된 각각 디지털 출력 값에 따라 결정된 배수를 곱셈한 후, 더하거나 빼주는 디지털 연산 동작을 통해서 디지털 출력 값의 커패시터간 부정합 오차를 제거한다.The error correction unit multiplies the digital value of the mismatch error between the capacitors by a multiple determined according to each digital output value output from n (a natural number of n) clock period and n + 1 (a natural number of 0 <n) clock period. Then, a digital arithmetic operation that adds or subtracts eliminates mismatch between capacitors in the digital output values.

상기 오차 보정부는, 상기 MDAC의 커패시터 위치가 고정된 일정 주기동안 발생되는 디지털 출력 값을 비교한 연산의 결과를 다시

Figure 112011005535532-pat00001
에 해당하는 비트 수로 나누어, 제1 및 제3 커패시터(C1, C3)간 부정합 오차를 디지털 값으로 추출한다.The error correcting unit may return the result of the operation of comparing the digital output value generated for a predetermined period of time fixed the capacitor position of the MDAC
Figure 112011005535532-pat00001
The mismatching error between the first and third capacitors C1 and C3 is extracted as a digital value by dividing by the number of bits corresponding to.

상기 MDAC는, 매 클락 주기마다 1.5bit의 디지털 신호를 출력하는 구조를 가지는 1.5bit/stage MDAC인 것이 바람직하다.Preferably, the MDAC is a 1.5bit / stage MDAC having a structure for outputting a 1.5bit digital signal every clock period.

본 발명의 다른 측면에 따른 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법은, 오차 보정부는 MDAC의 연산 증폭기에 연결되는 제1 및 제2 커패시터가 고정되며, 위치가 각기 달라지는 A 모드 및 B 모드의 디지털 출력 값을 기반으로 부정합 오차를 추출하는 단계와, 플래시 ADC로부터 발생되는 디지털 출력 값을 추출하는 단계와, 상기 디지털 출력 값에 상기 부정합 오차를 디지털 연산 처리하여 커패시터간 부정합 오차를 제거하는 단계를 포함한다.According to another aspect of the present invention, a method of compensating for mismatch between capacitors of an algorithmic analog / digital converter includes an A mode in which an error correction unit is fixed to a first capacitor and a second capacitor connected to an operational amplifier of an MDAC, and whose positions are different. Extracting a mismatch error based on the digital output value of the B mode, extracting a digital output value generated from a flash ADC, and digitally processing the mismatch error on the digital output value to eliminate mismatch error between capacitors. It includes a step.

상기 부정합 오차를 추출하는 단계는, 상기 MDAC의 연산 증폭기의 비반전 단자(-)에 연결되는 제1 및 제2 커패시터의 위치가 각기 교환되는 A 모드 및 B 모드 상태에서 직류 차동 신호 -0.5V를 인가 한 이후에 상기 MDAC로부터 각기 발생되는 디지털 출력 값을 기반으로 상기 부정합 오차를 추출한다.The extracting of the mismatching error may include applying a DC differential signal -0.5V in the A mode and B mode states in which the positions of the first and second capacitors connected to the non-inverting terminal (-) of the operational amplifier of the MDAC are exchanged, respectively. After the application, the mismatch error is extracted based on the digital output values generated from the MDAC.

상기 부정합 오차를 보정하는 단계는, 상기 부정합 오차의 디지털 값에 n(0 < n 인 자연수) 클락 주기와 n+1(0 < n 인 자연수) 클락 주기에서 출력된 각각 디지털 출력 값에 따라 결정된 배수를 곱셈한 이후에 가산 또는 감산하는 디지털 연산 처리한다.The step of correcting the mismatching error may include a multiple determined according to each digital output value output from a clock period of n (a natural number of n) and a clock period of n + 1 (a natural number of 0 <n) to the digital value of the mismatching error. After multiplying by, add or subtract digital processing.

상기 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법은, 상기 MDAC는 1.5 bit/stage MDAC이고, 외부로부터 수신되는 제어 신호에 따라 연산 증폭기에 연결되는 제1 및 제2 커패시터의 위치를 고정 또는 교환하는 단계를 더 포함한다.In the method for compensating mismatch between capacitors of an algorithmic analog / digital converter, the MDAC is 1.5 bit / stage MDAC and fixes positions of first and second capacitors connected to an operational amplifier according to a control signal received from the outside. Or exchanging more.

상술한 본 발명에 따르면, 알고리즈믹 아날로그/디지털 변환기의 오차 보정부는 알고리즈믹 아날로그/디지털 변환기에 사용된 하나의 MDAC에서 발생하는 커패시터간 부정합 오차를 독립적으로 보정할 수 있으므로, 고해상도를 구현할 수 있다. According to the present invention described above, the error correction unit of the algorithm analog / digital converter can independently compensate the mismatch error between the capacitors generated in one MDAC used in the algorithm analog / digital converter, it is possible to implement a high resolution have.

그리고, 본 발명에 따르면, 기존의 알고리즈믹 아날로그/디지털 변환기의 변환 과정에 소요되는 시간보다 초기 모드에 따른 부정합 오차를 추출하는 시간이 조금 더 소요되나, 하나의 MDAC에서 발생하는 커패시터간 부정합 오차를 추출한 이후에 발생되는 디지털 출력 값을 디지털 연산 처리만으로 오차가 보정되므로, 아날로그/디지털의 변환 속도의 오차를 추출한 시간을 제외하면, 손실이 없이 정확도가 높은 디지털 출력 값을 획득할 수 있다.In addition, according to the present invention, although it takes a little longer to extract the mismatch error according to the initial mode than the time required for the conversion process of the conventional algorithm analog / digital converter, mismatch error between capacitors generated in one MDAC Since the error is corrected by the digital calculation process only after the digital output value is extracted, except for the time of extracting the error of the analog / digital conversion rate, a high accuracy digital output value can be obtained without loss.

본 방법을 이용하면 알고리즈믹 아날로그/디지털 변환기의 1.5 bit/stage MDAC (Multiplying & Subtracting Digital and Analog Converter)내 사용된 커패시터 간에 부정합 발생시, 이로 인하여 발생하는 디지털 출력의 오차를 간단한 디지털 연산을 통해 손쉽게 보정할 수 있어서, 변환기의 디지털 출력 값에 대한 신뢰도를 향상시킬 수 있다.With this method, when there is mismatch between the capacitors used in the 1.5 bit / stage MDAC (Multiplying & Subtracting Digital and Analog Converter) of the algorithmic analog / digital converter, the error of the digital output caused by this can be easily It can be calibrated to improve the reliability of the digital output value of the transducer.

이하 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법 및 그 장치를 첨부한 도면을 참조하여 상세 설명하고, 본 발명의 주된 기술 내용을 흐리거나, 주지된 기술 내용에 대한 상세 설명은 생략한다.Hereinafter, a method of correcting mismatch between capacitors and an apparatus of an algorithmic analog / digital converter according to the present invention will be described in detail with reference to the accompanying drawings, and the main technical contents of the present invention will be obscured, or the known technical contents will be described in detail. Description is omitted.

도 2는 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기)의 커패시터간 부정합 오차 보정 장치를 설명하기 위한 블록 도면이다.FIG. 2 is a block diagram illustrating an apparatus for correcting mismatch between capacitors of an algorithm analog / digital converter according to the present invention.

도 2를 참조하면, 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기는, 입력된 아날로그 신호(Vin)을 샘플링 및 홀딩하는 SHA(Sampling and Holding Amplifier)(10)와, 하나의 아날로그 입력 신호에 대하여 두개의 디지털 신호(O)로 변환하여 출력하는 플래시 ADC(Analog to Digital Converter)(30)와, 플래시 ADC(30)로부터 출력되는 디지털 신호(D)에 따라 서로 다른 커패시터 연결을 통해 SHA(10)의 출력전압(Vs)과 기준전압(Vref)과의 차이를 증폭하여 플래시 ADC(30)로 다시 출력하는 1개의 MDAC(Multiplying & Subtracting Digital and Analog Converter)(50)과, 플래시 ADC(30)로부터 출력되는 디지털 출력 값을 임시 저장하는 레지스터(20)와, 플래시 ADC(30)로부터 출력되어 레지스터(20)에 저장되는 디지털 신호의 에러를 교정하고, 디지털 출력 신호를 더하여 최종 출력 값을 얻어내기 위한 디지털 보정 회로(70)를 포함한다.Referring to FIG. 2, an algorithmic analog-to-digital converter according to the present invention includes a sampling and holding amplifier (SHA) 10 for sampling and holding an input analog signal Vin and one analog input signal. SHA (10) through a different capacitor connection according to a flash ADC (Analog to Digital Converter) (30) for converting and outputting two digital signals (O) and the digital signal (D) output from the flash ADC (30) From a single multiplying & subtracting digital and analog converter (MDAC) 50, which amplifies the difference between the output voltage Vs and the reference voltage Vref and outputs it back to the flash ADC 30, and from the flash ADC 30. A register 20 for temporarily storing the output digital output value and a digital signal outputted from the flash ADC 30 to be corrected and stored in the register 20, and the digital output signal is added to obtain a final output value. Digital correction circuit And 70.

그리고, 디지털 보정 회로(70)는 일정 주기(1 클락 주기)동안 MDAC(50)에서 발생한 커패시터간 부정합 오차를 추출하고, 아날로그 디지털 변환과정 동안 아날로그/디지털 변환에 의해 발생되는 디지털 출력 값의 부정합 오차를 디지털 연산 처리하여, 부정합 오차를 제거하는 오차 보정부(60)를 포함한다.In addition, the digital correction circuit 70 extracts a mismatch error between capacitors generated in the MDAC 50 during a predetermined period (one clock period), and a mismatch error of the digital output value generated by the analog / digital conversion during the analog-to-digital conversion process. A digital arithmetic operation to remove the mismatch error.

본 발명에 따른 MDAC(50)는 1.5 bit/stage MDAC (Multiplying & Subtracting Digital and Analog Converter)가 적용되며, 기존의 1.5 bit/stage MDAC (Multiplying & Subtracting Digital and Analog Converter)와는 달리, 외부에서 수신되는 제어 신호에 따라 커패시터의 위치를 고정 또는 교환시킬 수 있는 1.5 bit/stage MDAC (Multiplying & Subtracting Digital and Analog Converter)을 설계하여 본 발명의 알고리즈믹 아날로그/디지털 변환기에 적용한다.MDAC 50 according to the present invention is applied 1.5 bit / stage MDAC (Multiplying & Subtracting Digital and Analog Converter), unlike the existing 1.5 bit / stage MDAC (Multiplying & Subtracting Digital and Analog Converter), A 1.5 bit / stage MDAC (Multiplying & Subtracting Digital and Analog Converter) capable of fixing or exchanging a capacitor position according to a control signal is designed and applied to an algorithmic analog / digital converter of the present invention.

즉, MDAC(50)의 커패시터를 고정한 일정 주기(1 클락)동안 발생되는 부정합 오차를 추출하여, 이후에 발생되는 디지털 출력 값에 포함되는 커패시터간 부정합 오차를 추출되는 부정합 오차를 가산하거나, 감산하는 디지털 연산을 통해 제거할 수 있도록 한다.That is, a mismatch error generated during a predetermined period (1 clock) in which the capacitor of the MDAC 50 is fixed is extracted, and a mismatch error that is extracted or subtracted from the mismatch error between capacitors included in a digital output value generated afterwards is added or subtracted. Can be removed by digital operation.

도 3은 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기에 적용되는 1,5 bit/stage MDAC를 설명하기 위한 회로 도면이다.3 is a circuit diagram illustrating a 1,5 bit / stage MDAC applied to an algorithmic analog / digital converter according to the present invention.

도 3에 도시된 MDAC(50)은 설명의 편의상 차등 구조의 MDAC(50)를 도시한 것으로, 본 발명에 따른 1.5bit/stage MDAC(50)는 n 비트의 알고리즈믹 아날로그/디지털 변환기가 아날로그/디지털의 1회 변환을 위해 n (1<n인 자연수) 클락 주기를 필요로 할 때, 매 클락 주기마다 1.5bit의 디지털 신호를 출력하는 구조를 가진다.The MDAC 50 shown in FIG. 3 shows the MDAC 50 having a differential structure for convenience of explanation. The 1.5-bit / stage MDAC 50 according to the present invention is an n-bit algorithmic analog-to-digital converter. When n (a natural number of 1 <n) clock period is required for one-time digital conversion, a digital signal of 1.5 bits is output in every clock period.

도면을 참조하면, 본 발명에 따른 MDAC(50)는 다수개의 스위치와, 연산 증폭기(OP) 및 다수개의 커패시터(C)로 구현되며, MDAC(50)의 연산 증폭기(OP)는 비반전 단자(-)에 연결되는 제1 내지 제4 커패시터(C1, C2, C3, C4)의 커패시터 값의 비율에 따라 아날로그 신호의 전류 전압 값을 증폭시킨다.Referring to the drawings, MDAC 50 according to the present invention is implemented by a plurality of switches, an operational amplifier (OP) and a plurality of capacitors (C), the operational amplifier (OP) of the MDAC 50 is a non-inverting terminal ( Amplifies the current voltage value of the analog signal according to the ratio of the capacitor values of the first to fourth capacitors C1, C2, C3, and C4 connected to-).

그리고, 연산 증폭기(OP)는 알고리즈믹 아날로그/디지털 변환기의 잉여 전압을 신호에 곱셈하는 곱셈기의 역할을 처리한다.The operational amplifier OP serves as a multiplier that multiplies the surplus voltage of the algorithmic analog-to-digital converter by the signal.

본 발명에 따른 알고리즈믹 아날로그/디지털 변환기의 오차 보정부(60)는 MDAC(50)로 적용되는 상기 도 3과 같은 구조를 가지는 1.5 bit/stage MDAC에서 발생하는 커패시터간 부정합 오차를 디지털 값으로 추출한다. The error correction unit 60 of the algorithm analog-to-digital converter according to the present invention is a digital value of the mismatch error between capacitors generated in the 1.5 bit / stage MDAC having the structure as shown in FIG. 3 applied to the MDAC 50 as a digital value. Extract.

그리고, 오차 보정부(60)는 MDAC(50)의 커패시터간의 부정합 오차를 디지털 값을 추출할 수 있도록 하기 위해서는, 본 발명에 적용되는 1.5 bit/stage MDAC(50)가 제1 및 제3 커패시터(C1, C3)가 고정되는 고정 모드가 일정 주기동안 유지되도록 한다.In addition, the error correction unit 60 is a 1.5 bit / stage MDAC 50 applied to the present invention in order to be able to extract the digital value of the mismatch error between the capacitors of the MDAC 50, the first and third capacitors ( The fixed mode in which C1, C3) is fixed is maintained for a certain period.

도 4는 본 발명에 따른 MDAC의 커패시터의 구조를 설명하기 위한 도면이다.4 is a view for explaining the structure of a capacitor of the MDAC according to the present invention.

도 4를 참조하면, MDAC(50)는 외부에서 인가되는 제어 신호에 따라 커패시터의 위치를 고정시키는 고정 구조는 제1 커패시터(C1)와 제3 커패시터(C3)의 위치가 고정되는 A 모드 및 B 모드와, 외부에서 인가되는 제어 신호에 따라 커패시터의 위치를 교환하는 C 모드로 구분할 수 있다.Referring to FIG. 4, the MDAC 50 fixes the positions of the capacitors according to a control signal applied from the outside in the A mode and the B in which the positions of the first capacitor C1 and the third capacitor C3 are fixed. The mode may be divided into a C mode that exchanges capacitor positions according to a control signal applied from the outside.

즉, 본 발명에 적용되는 1.5 bit/stage MDAC(Multiplying & Subtracting Digital and Analog Converter)의 커패시터 고정 구조는 A 모드 및 B 모드로 구분되며, 도 4는 설명의 편의상 차동 구조를 가지는 1.5 bit/stage MDAC(Multiplying & Subtracting Digital and Analog Converter)을 단일 구조로 도시한 것이다.That is, the capacitor fixing structure of the 1.5 bit / stage MDAC (Multiplying & Subtracting Digital and Analog Converter) applied to the present invention is classified into an A mode and a B mode, and FIG. 4 is a 1.5 bit / stage MDAC having a differential structure for convenience of description. (Multiplying & Subtracting Digital and Analog Converter) is shown in a single structure.

그리고, 오차 보정부(60)는 A 모드 및 B 모드 상태에서 발생하는 디지털 출력 값을 기반으로 부정합 오차(α)(디지털 값)를 측정한다.The error correction unit 60 measures the mismatch error α (digital value) based on the digital output values generated in the A mode and the B mode.

이때, 오차 보정부(60)가 A 모드 및 B 모드가 제1 및 제3 커패시터(C1, C3)의 위치가 다르기 때문에 각 모드에 측정되는 디지털 출력 값은 각기 다르다.At this time, since the error correction unit 60 has different positions of the first and third capacitors C1 and C3 in the A mode and the B mode, the digital output values measured in the respective modes are different.

예를 들어, 오차 보정부(60)는 A 모드를 선택하는 제1 제어 신호를 MDAC(50)로 인가한 이후에 직류 차동 신호 -0.5V를 알고리즈믹 아날로그/디지털 변환기에 인가한다. For example, the error correction unit 60 applies a DC differential signal -0.5V to the algorithm analog to digital converter after applying the first control signal for selecting the A mode to the MDAC 50.

그리고, 오차 보정부(60)는 알고리즈믹 아날로그/디지털 변환기의 아날로그/디지털 변환으로 발생하는 디지털 출력 값과 B 모드에서 직류 차동 신호 -0.5V를 인가한 경우 발생하는 디지털 출력 값을 비교하여, 큰 값에서 작은 값을 뺀다. The error correction unit 60 compares the digital output value generated by the analog / digital conversion of the algorithm analog to digital converter and the digital output value generated when the DC differential signal -0.5V is applied in the B mode. Subtract small values from large values.

이와 같이, 오차 보정부(60)는 A 모드와 B 모드의 디지털 출력 값을 비교한 연산의 결과를 다시

Figure 112008089605314-pat00002
에 해당하는 비트 수, 예를 들어 12 비트가 플래시 ADC(30)의 총 비트 수이면, "0100_0000_0000"으로 나누어, 제1 및 제3 커패시터(C1, C3)간 부정합 오차를 디지털 값으로 추출할 수 있다. In this way, the error correction unit 60 again calculates the result of the operation of comparing the digital output values of the A mode and the B mode.
Figure 112008089605314-pat00002
If the number of bits corresponding to, for example, 12 bits is the total number of bits of the flash ADC 30, dividing by “0100_0000_0000”, a mismatch error between the first and third capacitors C1 and C3 may be extracted as a digital value. have.

그리고, 외부의 관리자는 MDAC(50)의 커패시터간 부정합 오차를 보정하기 위해서 C 모드, 즉 커패시터(C1, C3)의 위치를 교환하는 제2 제어 신호를 MDAC(50)로 전송한다.In addition, the external manager transmits a second control signal to the MDAC 50 in order to correct the mismatch error between capacitors of the MDAC 50, that is, the positions of the capacitors C1 and C3.

즉, 외부의 관리자는 아날로그/디지털 변환의 매 클락 주기마다 커패시터의 위치를 교환하는 1.5 bit/stage MDAC(Multiplying & Subtracting Digital and Analog Converter)을 변환 과정을 이용하기 위해 제2 제어 신호를 MDAC(50)로 전송하여, 커패시터(C1, C3)의 위치를 교환시킨다. That is, the external manager converts the second control signal to the 1.5 bit / stage MDAC (Multiplying & Subtracting Digital and Analog Converter) for exchanging the position of the capacitor every clock cycle of the analog / digital conversion. ) To exchange the positions of capacitors C1 and C3.

도 5는 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기에서 발생되는 부정합 오차(α)를 설명하기 위한 도면이다.5 is a view for explaining the mismatch error (α) generated in the algorithmic analog / digital converter according to the present invention.

도 5는 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기에 적용되는 1.5 bit/stage MDAC(50)는 커패시터 위치가 고정되는 A 모드 및 B 모드와, 커패시터 위치가 교환되는 C 모드에서 발생되는 부정합 오차(α)를 설명하기 위한 것으로, A 모드, B 모드 및 C 모드를 적용한 경우, 커패시터간 부정합 오차(a)가 아날로그/디지털 변환의 특정 주기(A 모드와 B 모드의 경우는 1 클락 주기, C 모드의 경우는 2 클락 주기)에서 특정 값으로 발생한다.5 is a 1.5 bit / stage MDAC 50 applied to an algorithmic analog / digital converter according to the present invention is a mismatch error generated in A mode and B mode in which the capacitor position is fixed, and C mode in which the capacitor position is exchanged. (A) is for explaining (A), when the A mode, B mode, and C mode is applied, the mismatch error (a) between the capacitors is a specific period of the analog-to-digital conversion (1 clock period in the case of A mode and B mode, C In case of mode, it occurs at a specific value in 2 clock cycles).

그리고, 알고리즈믹 아날로그/디지털 변환기의 아날로그/디지털 변환의 매 클락 주기 마다 커패시터의 위치를 교환하는 C 모드를 아날로그/디지털 변환 과정에 사용할 경우 A 모드와 B 모드와는 달리, n(0 < n 인 자연수) stage와 n+1(0 < n 인 자연수) stage의 2 주기를 거친 디지털 출력 값은 특정한 배수가 곱해진 오차(0, ㅁα, ㅁ2α)만을 포함한다. And, unlike the A mode and the B mode, when C mode is used in the analog / digital conversion process, where the capacitor position is exchanged at every clock period of the analog / digital converter of the algorithmic analog / digital converter, n (0 <n The digital output values that passed through two cycles of the n + 1 stage and the n + 1 (0 <n natural) stage contain only the errors (0, Wα, W2α) multiplied by a certain multiple.

따라서, 오차 보정부(60)는 추출한 커패시터간 부정합 오차의 디지털 값에 n (0 < n 인 자연수) 클락 주기와 n+1 (0 < n 인 자연수) 클락 주기에서 출력된 각각 디지털 출력 값에 따라 결정된 배수를 곱셈한 후, 더하거나 빼주는 디지털 연산 동작을 통해서 알고리즈믹 아날로그/디지털 변환기의 최종 디지털 출력 값의 오차를 제거할 수 있다. Accordingly, the error correction unit 60 is configured according to the digital output values of n (0 <n natural number) clock periods and n + 1 (0 <n natural number) clock periods, respectively, to the extracted digital values of the capacitor mismatch error. After multiplying the determined multiples, a digital arithmetic operation that adds or subtracts can eliminate errors in the final digital output of the algorithm.

따라서, 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기는 커패시터의 위치를 고정 또는 교환시킬 수 있는 1.5 bit/stage MDAC(50)를 적용하여, 아날로그/디지털 변환 과정에서 발생하는 커패시터간 부정합 오차의 총량(디지털 값)을 추출할 수 있으며, 부정합 오차를 발생되는 디지털 출력 값에 디지털 연산하여 보정할 수 있다.Therefore, the algorithm analog / digital converter according to the present invention applies a 1.5 bit / stage MDAC 50 that can fix or replace the position of the capacitor, so that the total amount of mismatch error between capacitors generated in the analog / digital conversion process. (Digital value) can be extracted and the mismatch error can be corrected by digitally calculating the digital output value.

도 6은 본 발명의 바람직한 실시예에 따른 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법을 설명하기 위한 플로챠트이다.6 is a flowchart illustrating a method of correcting mismatch between capacitors of an algorithmic analog / digital converter according to a preferred embodiment of the present invention.

도 6을 참조하면, 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기의 오차 보정부(60)는 MDAC(50)의 제1 및 제3 커패시터(C1, C3)의 위치가 고정되는 일정 주기동안, 즉, A 모드 및 B 모드에서 출력되는 디지털 출력 값을 기반으로 부정합 오차(디지털 값)를 추출한다(S 100). Referring to FIG. 6, the error correcting unit 60 of the algorithmic analog / digital converter according to the present invention may have a fixed period during which the positions of the first and third capacitors C1 and C3 of the MDAC 50 are fixed. That is, a mismatch error (digital value) is extracted based on the digital output values output in the A mode and the B mode (S 100).

즉 MDAC(50)는 외부 관리자로부터 수신되는 제어 신호에 따라 제1 및 제3 커패시터(C1, C3)의 위치를 고정시키고, 오차 보정부(60)는 일정 주기(1클락 주기)동안 발생되는 디지털 출력 값을 기반으로 커패시터간 부정합 오차를 추출한다.That is, the MDAC 50 fixes the positions of the first and third capacitors C1 and C3 according to a control signal received from an external manager, and the error correction unit 60 is a digital signal generated for a certain period (one clock period). The mismatch error between capacitors is extracted based on the output value.

즉, 오차 보정부(60)는 A 모드로 MDAC(50)의 위치가 고정되면, 직류 차동 신호 -0.5V를 알고리즈믹 아날로그/디지털 변환기에 인가한다. That is, when the position of the MDAC 50 is fixed in the A mode, the error correction unit 60 applies the DC differential signal -0.5V to the algorithm analog to digital converter.

그리고, 오차 보정부(60)는 알고리즈믹 아날로그/디지털 변환기의 아날로그/디지털 변환으로 발생하는 디지털 출력 값과 B 모드에서 직류 차동 신호 -0.5V를 인가한 경우 발생하는 디지털 출력 값을 비교하여, 큰 값에서 작은 값을 제한 결과를 출력 비트수(n : 알고리즈믹 아날로그/디지털 변환기의 출력 비트 수)로 제산하여, 커패시터간 부정합 오차를 디지털 값으로 추출한다.The error correction unit 60 compares the digital output value generated by the analog / digital conversion of the algorithm analog to digital converter and the digital output value generated when the DC differential signal -0.5V is applied in the B mode. The result of limiting a large value to a small value is divided by the number of output bits (n: the number of output bits of an algorithm analog / digital converter) to extract a mismatch error between capacitors as a digital value.

그리고, 오차 보정부(60)는 MDAC(50)의 커패시터 위치가 교환되는 C 모드, 즉 커패시터의 위치가 교환되면, 아날로그/디지털 변환을 통해 발생되는 디지털 출력 값을 추출한다(S 110).Then, the error correction unit 60 extracts the digital output value generated through the analog-to-digital conversion, if the C mode, that is, the position of the capacitor is replaced, the capacitor position of the MDAC (50) (S 110).

그리고, 오차 보정부(60)는 MDAC(50)에서 발생되는 디지털 출력 값에서 이전에 추출한 커패시터간 부정합 오차를 디지털 연산 처리하여 오차를 보정한 최종 디지털 출력 값을 출력한다(S 120).The error correction unit 60 digitally processes the mismatch error between the capacitors previously extracted from the digital output value generated by the MDAC 50 and outputs the final digital output value at which the error is corrected (S 120).

즉, 오차 보정부(60)는 추출한 커패시터간 부정합 오차의 디지털 값에 n (0 < n 인 자연수) 클락 주기와 n+1 (0 < n 인 자연수) 클락 주기에서 출력된 각각 디지털 출력 값에 따라 결정된 배수를 곱셈한 후, 더하거나 빼주는 디지털 연산 동작을 통해서 알고리즈믹 아날로그/디지털 변환기의 최종 디지털 출력 값의 오차를 한다.In other words, the error correction unit 60 according to the extracted digital value of the mismatch error between the capacitors according to the digital output values output in the n (0 <n natural number) clock period and n + 1 (0 <n natural number) clock period. After multiplying the determined multiplier, the addition or subtraction of a digital arithmetic operation results in an error in the final digital output of the algorithm.

도 7 및 도 8은 알고리즈믹 아날로그/디지털 변환기의 MDAC에 1% 부정합 오차가 발생하는 경우에 대한 디지털 출력 값을 설명하기 위한 그래프 도면이다.7 and 8 are graphs illustrating a digital output value when a 1% mismatch error occurs in the MDAC of an algorithmic analog / digital converter.

도 7은 알고리즈믹 아날로그/디지털 변환기에 적용되는 1.5 bit/stage MDAC(50)내의 커패시터간에 부정합 오차가 존재하지 않는 이상적인 알고리즈믹 아날로그/디지털 변환기의 디지털 출력 값에서 1.5 bit/stage MDAC(50)내의 커패시터간 부정합 오차가 1%인 알고리즈믹 아날로그/디지털 변환기의 디지털 출력 값을 뺀 결과를 나타낸 것으로, 부정합 오차가 존재하는 1.5 bit/stage MDAC(50)의 커패시터 구조는 A 모드인 경우이다.7 shows the 1.5 bit / stage MDAC (50) at the digital output value of an ideal algorithmic analog / digital converter in which there is no mismatch between capacitors in the 1.5 bit / stage MDAC (50) applied to the algorithmic analog / digital converter. Figure 1 shows the result of subtracting the digital output value of an algorithm analog-to-digital converter with a mismatch error of 1% within the capacitor.The capacitor structure of the 1.5 bit / stage MDAC 50 with mismatch error is in A mode. .

도 7에 도시된 바와 같이, 알고리즈믹 아날로그/디지털 변환기의 MDAC(50)의 디지털 출력 값은 이상적인 알고리즈믹 아날로그/디지털 변환기에서 얻어진 이상적인 디지털 출력 값에 대해서 최대 7 bit의 오차가 발생하며, 오차의 분포를 살펴보면 각 아날로그 값에 대해서 연속적인 형태를 띰을 알 수 있는데, 이런 특징은 오차 보정을 힘들게 하는 큰 원인이 된다. As shown in FIG. 7, the digital output value of the MDAC 50 of the algorithm analog to digital converter generates an error of up to 7 bits with respect to the ideal digital output value obtained from the ideal algorithm analog to digital converter. Looking at the distribution of errors, we can see that we have a continuous form for each analog value, which is a major reason for making error correction difficult.

이러한, 디지털 출력 값의 결과는 알고리즈믹 아날로그/디지털 변환기의 변환 범위 전체에 걸쳐 아날로그 신호를 입력한 결과이다.The result of the digital output value is the result of inputting the analog signal over the conversion range of the algorithm analog / digital converter.

도 8은 알고리즈믹 아날로그/디지털 변환기에 적용되는 1.5 bit/stage MDAC(50)내의 커패시터간에 부정합 오차가 존재하지 않는 이상적인 알고리즈믹 아날로그/디지털 변환기의 디지털 출력 값에서 1.5 bit/stage MDAC(50)내의 커패시터간 부정합 오차가 1%인 알고리즈믹 아날로그/디지털 변환기의 디지털 출력 값을 뺀 결과를 나타낸 것으로, 부정합 오차가 존재하는 1.5 bit/stage MDAC(50)의 커패시터 구조는 B모드인 경우이다.8 shows the 1.5 bit / stage MDAC (50) at the digital output value of an ideal algorithm analog / digital converter in which there is no mismatch between capacitors in the 1.5 bit / stage MDAC (50) applied to the algorithm. Figure 1 shows the result of subtracting the digital output value of an algorithmic analog-to-digital converter with a mismatch error of 1% in the capacitor.The capacitor structure of the 1.5 bit / stage MDAC 50 with mismatch error is B mode. .

도 8에 도시된 바와 같이, MDAC(50)에 1%의 커패시터간 부정합 오차를 가지면서, B 모드의 구조를 가지는 1.5 bit/stage MDAC(Multiplying & Subtracting Digital and Analog Converter)를 적용한 알고리즈믹 아날로그/디지털 변환기의 디지털 출력 값을 이상적인 알고리즈믹 아날로그/디지털 변환기의 디지털 출력 값에서 뺀 것으로, 이상적인 디지털 출력 값에 대해서 최대 7 bit의 오차가 발생하였다.As shown in FIG. 8, an algorithm analog to which the 1.5 bit / stage MDP (Multiplying & Subtracting Digital and Analog Converter) having a B mode structure is applied to the MDAC 50 having a 1% capacitor mismatch error. The digital output value of the digital converter was subtracted from the digital output value of the ideal analog to digital converter, resulting in an error of up to 7 bits for the ideal digital output value.

도 9는 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기의 디지털 출력 값을 설명하기 위한 그래프 도면이다.9 is a graph illustrating a digital output value of an algorithmic analog / digital converter according to the present invention.

도 9를 참조하면, 알고리즈믹 아날로그/디지털 변환기에 본 발명에서 제시하는 오차 보정 방법을 적용한 후, 얻은 디지털 출력 값을 이상적인 알고리즈믹 아날로그/디지털 변환기의 디지털 출력 값에서 뺀 결과로, 최대 0.5 bit의 오차가 발생한다. Referring to FIG. 9, after applying the error correction method of the present invention to an algorithm analog / digital converter, the obtained digital output value is subtracted from the digital output value of the ideal algorithm analog / digital converter, and the maximum is 0.5. Bit error occurs.

이는 1 bit이하의 오차로, 본 발명에서 제시하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방식이 1.5 bit/stage MDAC (Multiplying Digital and Analog Converter)이 적용된 알고리즈믹 아날로그/디지털 변환기의 디지털 출력 값 오차를 제거하는 데 효과적임을 보여준다This is an error of 1 bit or less, and the mismatch error correction method of the algorithm of the analog / digital converter proposed in the present invention is 1.5 bit / stage of an algorithmic analog / digital converter to which MDAC (Multiplying Digital and Analog Converter) is applied. Demonstrates Effectiveness in Eliminating Digital Output Value Errors

따라서, 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기는 오차 보정부(60)는 MDAC(50)에서 발생하는 커패시터간 부정합 오차를 실시간으로 보정하므로, 출력에 커패시터간 부정합 오차의 누적된 값을 독립적으로 보정할 수 있으므로, 고해상도를 구현할 수 있다. Therefore, in the algorithmic analog-to-digital converter according to the present invention, the error correction unit 60 corrects a mismatch error between capacitors generated in the MDAC 50 in real time, thereby independently accumulating a accumulated value of mismatch error between capacitors at an output. Can be corrected, so that high resolution can be realized.

본 발명을 통해 제안되는 알고리즈믹 아날로그/디지털 변환기의 부정합 오차 보정 방식은 기존의 방식과 비교하면, 초기 모드에 따른 부정합 오차를 추출하는 시간이 조금 더 소요되나, 각 MDAC(50)의 부정합 오차를 최초 추출하고, 앞선 부정합 오차와, 현재 디지털 출력 값을 디지털 연산 처리만으로 오차가 보정되므로, 아날로그/디지털의 변환 속도의 오차를 추출한 시간을 제외하면, 손실이 없이 정확도가 높은 디지털 출력 값을 획득할 수 있다. Compared with the conventional method, the proposed method of correcting the mismatch error of the algorithm / digital converter proposed by the present invention takes a little more time to extract the mismatch error according to the initial mode, but the mismatch error of each MDAC (50). Since the error is corrected by the first mismatch error and the current digital output value only by digital calculation processing, a high accuracy digital output value is obtained without loss except for the time when the error of the analog / digital conversion speed is extracted. can do.

이상에서 본 발명은 기재된 구체 예에 대해서만 상세히 설명하였지만 본 발명의 기술 사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.Although the present invention has been described in detail only with respect to the described embodiments, it will be apparent to those skilled in the art that various modifications and changes are possible within the technical spirit of the present invention, and such modifications and modifications belong to the appended claims.

도 1은 종래의 알고리즈믹 아날로그/디지털 변환기의 회로도.1 is a circuit diagram of a conventional algorithmic analog-to-digital converter.

도 2는 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 장치를 설명하기 위한 블록 도면.2 is a block diagram illustrating an apparatus for correcting mismatch between capacitors of an algorithm analog / digital converter according to the present invention;

도 3은 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기에 적용되는 1,5 bit/stage MDAC를 설명하기 위한 회로 도면.3 is a circuit diagram illustrating a 1,5 bit / stage MDAC applied to an algorithmic analog / digital converter according to the present invention.

도 4는 본 발명에 따른 MDAC의 커패시터의 구조를 설명하기 위한 도면.4 is a view for explaining the structure of a capacitor of the MDAC according to the present invention.

도 5는 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기에서 발생되는 부정합 오차(α)를 설명하기 위한 도면.FIG. 5 is a diagram for explaining mismatch error (α) generated in an algorithmic analog / digital converter according to the present invention. FIG.

도 6은 본 발명의 바람직한 실시예에 따른 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법을 설명하기 위한 플로챠트.6 is a flowchart for explaining a method for correcting mismatch between capacitors of an algorithm analog / digital converter according to a preferred embodiment of the present invention.

도 7 및 도 8은 알고리즈믹 아날로그/디지털 변환기의 MDAC에 1% 부정합 오차가 발생하는 경우에 대한 디지털 출력 값을 설명하기 위한 그래프 도면.7 and 8 are graphs for explaining digital output values when a 1% mismatch error occurs in an MDAC of an algorithmic analog / digital converter.

도 9는 본 발명에 따른 알고리즈믹 아날로그/디지털 변환기의 디지털 출력 값을 설명하기 위한 그래프 도면.9 is a graph for explaining digital output values of an algorithmic analog / digital converter according to the present invention;

**도면의 주요부분에 대한 부호의 설명**DESCRIPTION OF REFERENCE NUMERALS

10 : SHA(Sampling and Holding Amplifier)10: SHA and Sampling Amplifier

30 : 플래시 ADC(Analog to Digital Converter)30: Flash ADC (Analog to Digital Converter)

50 : MDAC(Multiplying Digital to Analog Converter)50: MDAC (Multiplying Digital to Analog Converter)

60 : 오차 보정부 70 : 디지털 보정 회로60: error correction unit 70: digital correction circuit

Claims (11)

알고리즈믹 아날로그/디지털 변환기에 있어서,In an algorithmic analog-to-digital converter, 입력되는 아날로그 신호를 샘플링하고, 홀딩하여 증폭하는 SHA(Sampling and Holding Amplifier)와,Sampling and holding amplifier (SHA) for sampling, holding and amplifying the input analog signal, 상기 아날로그 신호를 디지털 신호로 변환하는 플래시 ADC(Analog to Digital Converter)와,A flash ADC (Analog to Digital Converter) for converting the analog signal into a digital signal, 연산 증폭기의 비반전 단자(-)에 연결되는 복수개의 커패시터가 위치 고정 및 교환 가능하도록 구현되며, 제어 신호에 따라 커패시터의 위치 교환하여 디지털 신호를 아날로그 신호로 변환하는 MDAC(Multiplying & Subtracting Digital and Analog Converter)와, A plurality of capacitors connected to the non-inverting terminal (-) of the operational amplifier are implemented to be fixed in position and exchangeable.Multiplying & Subtracting Digital and Analog which converts the digital signal into an analog signal by changing the position of the capacitor according to the control signal Converter) 상기 플래시 ADC에서 출력되는 디지털 신호의 에러를 교정하고, 상기 MDAC의 커패시터의 위치를 고정하는 일정 주기에 발생하는 부정합 오차를 추출하고, 상기 MDAC에서 출력되는 디지털 출력 값에 상기 부정합 오차를 디지털 연산 처리하여 커패시터간 부정합 오차를 보정하는 디지털 보정 회로를 포함하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 장치.Correct the error of the digital signal output from the flash ADC, extract the mismatch error occurring at a certain period of fixing the position of the capacitor of the MDAC, digital operation processing the mismatch error to the digital output value output from the MDAC The capacitor-to-capacitor mismatch error correction device of an algorithmic analog-to-digital converter comprising a digital correction circuit for correcting the mismatch error between capacitors. 제1 항에 있어서, 디지털 보정 회로는,The digital correction circuit of claim 1, 상기 MDAC의 일정 주기동안 발생되는 디지털 출력 값을 기반으로 상기 커패시터간 부정합 오차를 추출하는 오차 보정부를 포함하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 장치.And an error compensator for extracting the mismatch error between capacitors based on a digital output value generated during a predetermined period of the MDAC. 제2 항에 있어서, 상기 오차 보정부는, The method of claim 2, wherein the error correction unit, 상기 MDAC의 연산 증폭기의 비반전 단자(-)에 연결되는 제1 및 제2 커패시터의 위치가 각기 교환되는 A 모드 및 B 모드 상태에서 직류 차동 신호 -0.5V를 인가 한 이후에 상기 MDAC로부터 각기 발생되는 디지털 출력 값을 기반으로 상기 부정합 오차를 추출하는 것을 특징으로 하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 장치.The first and second capacitors connected to the non-inverting terminal (-) of the operational amplifier of the MDAC are respectively generated from the MDAC after applying the DC differential signal -0.5V in the A mode and B mode states. Capacitor mismatch error correction apparatus of an algorithmic analog / digital converter, characterized in that for extracting the mismatch error based on the digital output value. 제2 항에 있어서, 상기 오차 보정부는,The method of claim 2, wherein the error correction unit, 상기 플래시 ADC로부터 출력되는 디지털 출력 값에 디지털 값으로 추출되는 상기 부정합 오차를 가산 또는 감산하는 디지털 연산을 처리하는 것을 특징으로 하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 장치.And a digital operation for adding or subtracting the mismatch error extracted as a digital value to the digital output value output from the flash ADC. 제4 항에 있어서, 상기 오차 보정부는,The method of claim 4, wherein the error correction unit, 상기 커패시터간 부정합 오차의 디지털 값에 n (0 < n 인 자연수) 클락 주기 와 n+1 (0 < n 인 자연수) 클락 주기에서 출력된 각각 디지털 출력 값에 따라 결정된 배수를 곱셈한 후, 더하거나 빼주는 디지털 연산 동작을 통해서 디지털 출력 값의 커패시터간 부정합 오차를 제거하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 장치.The digital value of the mismatch error between the capacitors is multiplied by a multiplier determined according to each digital output value output from the n (0 <n natural number) clock period and n + 1 (a natural number 0 0 n) clock period, and then added or subtracted. Capacitor mismatch error correction device in an algorithmic analog / digital converter that eliminates mismatch capacitor mismatch of digital output values through digital operation. 제2 항에 있어서, 상기 오차 보정부는,The method of claim 2, wherein the error correction unit, 상기 MDAC의 커패시터 위치가 고정된 일정 주기동안 발생되는 디지털 출력 값을 비교한 연산의 결과를 다시
Figure 112011005535532-pat00003
에 해당하는 비트 수로 나누어, 제1 및 제3 커패시터(C1, C3)간 부정합 오차를 디지털 값으로 추출하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 장치.The result of the operation of comparing the digital output value generated during a fixed period of time where the capacitor position of the MDAC is fixed is again.
Figure 112011005535532-pat00003
An apparatus for correcting mismatch between capacitors of an algorithmic analog-to-digital converter for dividing a mismatch error between first and third capacitors C1 and C3 into digital values by dividing by the number of bits corresponding to. 제1 항에 있어서, 상기 MDAC는, The method of claim 1, wherein the MDAC, 매 클락 주기마다 디지털 신호를 출력하는 구조를 가지는 MDAC인 것을 특징으로 하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 장치.MDAC having a structure for outputting a digital signal every clock period, the misalignment error correction device of the algorithm of the analog-to-digital converter. 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법에 있어서, In the method of correcting mismatch between capacitors of an algorithm analog / digital converter, 오차 보정부는 MDAC(Multiplying & Subtracting Digital and Analog Converter)의 연산 증폭기에 연결되는 제1 및 제2 커패시터가 고정되며, 위치가 각기 달라지는 A 모드 및 B 모드의 디지털 출력 값을 기반으로 부정합 오차를 추출하는 단계와, The error correction unit fixes the first and second capacitors connected to the operational amplifier of the multiplying & subtracting digital and analog converter (MDAC), and extracts a mismatch error based on the digital output values of the A mode and the B mode whose positions are different. Steps, 플래시 ADC로부터 발생되는 디지털 출력 값을 추출하는 단계와,Extracting the digital output value generated from the flash ADC, 상기 디지털 출력 값에 상기 부정합 오차를 디지털 연산 처리하여 커패시터간 부정합 오차를 제거하는 단계를 포함하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법.And digitally processing the mismatch error on the digital output value to eliminate mismatch between capacitors. 제8 항에 있어서, 상기 부정합 오차를 추출하는 단계는, The method of claim 8, wherein the extracting of the mismatching error comprises: 상기 MDAC의 연산 증폭기의 비반전 단자(-)에 연결되는 제1 및 제2 커패시터의 위치가 각기 교환되는 A 모드 및 B 모드 상태에서 직류 차동 신호 -0.5V를 인가 한 이후에 상기 MDAC로부터 각기 발생되는 디지털 출력 값을 기반으로 상기 부정합 오차를 추출하는 것을 특징으로 하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법.The first and second capacitors connected to the non-inverting terminal (-) of the operational amplifier of the MDAC are respectively generated from the MDAC after applying the DC differential signal -0.5V in the A mode and B mode states. The method of claim 1, wherein the mismatch error is extracted based on the digital output value. 제8 항에 있어서, 상기 부정합 오차를 보정하는 단계는, The method of claim 8, wherein correcting the mismatch error comprises: 상기 부정합 오차의 디지털 값에 n(0 < n 인 자연수) 클락 주기와 n+1(0 < n 인 자연수) 클락 주기에서 출력된 각각 디지털 출력 값에 따라 결정된 배수를 곱셈한 이후에 가산 또는 감산하는 디지털 연산 처리하는 것을 특징으로 하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법.The digital value of the mismatch error is added or subtracted after multiplying the multiples determined according to the respective digital output values output from the n (0 <n natural number) clock period and the n + 1 (natural number 0 0) clock period. A method for correcting mismatch between capacitors in an algorithmic analog / digital converter, characterized by performing digital arithmetic processing. 제8 항에 있어서, The method of claim 8, 상기 MDAC는 1.5 bit/stage MDAC이고, 외부로부터 수신되는 제어 신호에 따라 연산 증폭기에 연결되는 제1 및 제2 커패시터의 위치를 고정 또는 교환하는 단계를 더 포함하는 알고리즈믹 아날로그/디지털 변환기의 커패시터간 부정합 오차 보정 방법.The MDAC is a 1.5 bit / stage MDAC, the capacitor of the algorithm of the analog to digital converter further comprising the step of fixing or swapping the position of the first and second capacitors connected to the operational amplifier in accordance with a control signal received from the outside How to compensate for mismatch errors.
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