KR100733733B1 - 반도체 장치 형성 방법 - Google Patents
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Abstract
측벽들을 갖는 피쳐(feature)는 반도체 장치 기판상에 형성된다. 그 피쳐의 측벽들은 언더커팅되며, 제 1 부분과 제 2 부분을 갖는 선택적 에픽택셜 반도체 층은 반도체 장치 기판상에 형성된다. 선택적 에픽택셜 반도체 층의 제 1 부분은 언더컷 측벽과 반도체 장치 기판 사이에 형성되며, 측벽의 부분들에 의해 덮여진 표면을 갖는다. 선택적 에픽택셜 반도체 층의 제 2 부분은 반도체 장치 기판상에 그리고 측벽에 인접하게 형성되며, 노출되어 반도체 장치 기판의 주표면에 실질적으로 평행한 표면 부분을 포함한다.
에픽택셜 반도체 층, 언더커팅, 반도체 장치 기판, 소스/드레인 영역
Description
도 1은 패싯(facet)들을 갖는 높아진 소스/드레인 영역을 갖는 반도체 장치 기판의 부분을 도시한 단면도(종래 기술).
도 2는 반도체 장치 기판상에 패터닝된 피쳐들과 반도체 장치 기판 내에 도핑된 영역들을 형성한 후의 반도체 장치 기판의 부분을 도시한 단면도.
도 3은 라이너 층과 스페이서들을 형성한 후 도 2의 반도체 장치 기판의 단면도를 도시한 도면.
도 4는 라이너 층의 부분들을 제거하고 스페이서들의 부분들을 언더커팅한 후에 도 3의 반도체 장치 기판의 단면도를 도시한 도면.
도 5는 패싯율 대 에칭 시간 및 언더커팅 대 에칭 시간을 도시한 플롯도.
도 6은 본 발명의 일실시예에 따라 높아진 소스/드레인 영역들을 형성한 후 도 4의 반도체 장치 기판의 단면도를 도시한 도면.
도 7은 고농도로 도핑된 소스/드레인 영역들을 형성한 후 도 6의 반도체 장치 기판의 단면도를 도시한 도면.
도 8은 규화물 영역들을 형성한 후 도 7의 반도체 장치 기판의 단면도를 도시한 도면.
도 9는 실질적으로 완성된 장치를 형성한 후 도 8의 반도체 장치 기판의 단면도를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 20 : 반도체 장치 기판 22, 36 : 피쳐
24, 112 : 게이트 유전층 26 : 게이트 전극층
28 : 무반사층 29, 116 : 확장 영역
32, 122 : 라이너 층 34, 124 : 스페이서
62 : 선택적 에픽택셜 반도체 영역
64, 1262, 1264 : 패싯 66 : 선택적 폴리실리콘 영역
68, 69 : 표면
74, 126, 128 : 소스/드레인 영역
82 : 규화물 영역 90 : ILD 층
92 : 콘택트 개구 96 : 상호접속부
98 : 패시베이션 층 114 : 게이트 전극
1266 : 상면 1282 : 접합 단면 영역
관련 출원들
본 출원은 동일 날짜에 제출되었으며 현 양수인에 양도된 발명의 명칭이 "반도체 장치를 형성하는 방법"인 대리인 정리 번호 SC90882A에 관한 것이며, 이는 참조로 본 명세서에 포함되어 있다.
발명의 분야
본 출원은 동일 날짜에 제출되었으며 현 양수인에 양도된 발명의 명칭이 "반도체 장치를 형성하는 방법"인 대리인 정리 번호 SC90882A에 관한 것이며, 이는 참조로 본 명세서에 포함되어 있다.
발명의 분야
본 발명은 일반적으로 반도체 장치들을 형성하는 방법에 관한 것이며, 특히 선택적으로 침착된 에픽택셜 반도체 층들을 포함하는 반도체 장치들을 형성하는 방법에 관한 것이다.
발명의 배경
반도체 장치의 피쳐들의 크기는 매우 얕은 소스/드레인 구조들을 형성하는 종래의 주입 및 규화물 방법들의 처리 능력에 계속 도전하고 있다. 선택적으로 침착된 에픽택셜 실리콘을 사용하여 형성된, 높아진 소스/드레인 구조들은 미래 장치 세대의 크기 요건들을 충족시키는 하나의 가능한 대안으로서 제안되었다. 높아진 소스/드레인 영역들은 트랜지스터의 소스/드레인 영역들의 형성시 희생 규화물층 및 주입후 외부 확산원(post-implant out diffusion source)으로서 역할을 할 수 있다. 그러나, 높아진 소스/드레인 구조들의 이점들은 선택적으로 침착된 에픽택셜 실리콘에 형성한 패싯(facet)들로부터 생기는 처리 통합 문제에 의해 제한될 수 있다.
도 1은 패싯이 있는 높아진 소스/드레인 영역들을 갖는 반도체 장치의 부분의 예시적인 단면도를 포함한다. 보다 상세하게는, 도 1은 반도체 장치 기판(10)상에 형성된 게이트 유전층(112)과 게이트 전극(114)들을 포함한다. 도핑된 확장 영역(116)들은 반도체 기판(10)내에 형성된다. 도핑된 확장 영역(116)들은 가볍게 도핑된 드레인(LDD; lightly doped drain) 영역들과 유사하지만, 이들은 일반적으로 LDD 영역의 도핑 농도보다 더 높은 도핑 농도를 갖는다.
산화물 라이너 층(122)과 스페이서(124)들은 게이트 전극(114)들의 측벽들을 따라 형성된다. 스페이서(124)들을 형성한 후, 높아진 소스/드레인 영역(126)을 형성하기 위해 선택적 에픽택셜 침착 공정이 사용된다. 선택적 에픽택셜 침착 공정의 아티팩트(artifact)인 패싯들(1262 및 1264)은 스페이서(124) 근처의 높아진 소스/드레인 영역(126)들의 에지들에 형성된다. 이 특정 실시예에서, 패싯(1262)들은 실질적으로 {111} 결정면들을 따라 놓여지며, 패싯(1264)들은 {311} 결정면들을 따라 놓여지고, 상면(1266)은 {100} 결정면들을 따라 놓여진다. {100} 결정면은 또한 반도체 기판(10)의 주표면의 결정면이다. 도핑된 소스/드레인 영역(128)들은 반도체 기판(10)내에 형성된다. 도핑된 소스/드레인 영역(128)들은 종래의 이온 주입 방법들을 사용하여 형성된다.
도 1에 도시된 바와 같이, 소스/드레인 영역(128)들과 연관된 도핑 접합 단면은 높아진 소스/드레인 영역(126)들에 형성된 패싯들에 의해 변한다. 접합 도핑 단면은 패싯들(1262 및 1264)과 연관된 높아진 소스/드레인 영역(126)들의 두께 변화에 의해 영향을 받는다. 패싯들을 갖는 높아진 소스/드레인 영역(126)들의 그 부분들은 일반적으로 비균일하고 보다 얇은 높아진 소스/드레인 영역(126)들의 부분들에 대응한다. 높아진 소스/드레인 영역(126)들의 보다 얇은 부분들은 유사하게 접합 도핑 단면이 비균일하고 기판(10)내에 보다 깊게 연장하는 기판(10)내의 영역들에 대응한다. 보다 깊고, 비균일한 접합 도핑 단면은 몇 가지 이유로 인해 바람직하지 못하다. 첫째, 이는 소스/드레인 영역과 기판 사이의 영역을 크게 하며 전체 접합 용량을 크게 한다. 둘째, 국부적으로 보다 깊은 접합부들은 소스/드레인 영역(128)들의 중심과 확장 영역(116)들 사이의 영역들에서 불순물 농도가 국부적으로 낮게 한다. 불순물 종들의 분포가 반도체 장치에 최적이 아니므로 소스/드레인 영역(128)들과 확장 영역(116)들 사이에 저항이 커질 수 있다. 커진 저항은 장치의 동작 속도에 영향을 미칠 수 있어 일반적으로 바람직하지 못하다. 마지막으로, 국부적으로 보다 깊은 접합부가 스페이서 바로 밑에서 측면으로 소스/드레인 영역들을 연장하여 게이트 에지에 보다 근접하게 그 영역들을 이동시킬 수 있기 때문에 국부적으로 보다 깊은 접합 영역들은 또한 DIBL(drain-induced-barrier-lowering)과 같은 단채널 효과를 야기시킬 수 있으며, 이에 의해 유효 확산 길이가 감소된다.
이점들 중 하나는 실시예들이 외부 재료(exotic material)들을 사용하거나 또는 복잡하게 생성될 필요 없이 기존의 처리로 구성될 수 있다는 것이다. 표준 사전 세정 및 에칭은 라이너 층(32)을 제거하고 스페이서를 언더커팅하는데 사용될 수 있으며, 선택적 에픽택셜 반도체 층을 형성하기 위한 침착 처리는 종래의 것이다. 그러므로 새로운 또는 부가적인 처리 단계들에 의해 발생되는 부가된 오염이나 스크랩의 위험을 최소로 하면서, 기존 처리를 이용하여 패싯 없는 선택적 에픽택셜 반도체 층을 형성할 수 있다.
본 발명은 다른 대안적인 실시예들을 포함한다. 도 1 내지 9에 기술된 실시예에 따라, 게이트 전극은 선택적 에픽택셜 반도체 층을 침착하기 전에 형성된다. 대안적인 실시예에서, 게이트 전극은 선택적 에픽택셜 반도체 층을 형성한 후에 형성될 수 있다. 이 실시예에 따라, 피쳐들은 이어서 형성된 게이트 전극들의 더미 피쳐들이며, 선택적 에픽택셜 반도체 층은 더미 피쳐들을 형성한 후에 형성된다. 더미 피쳐들은 도 3에 도시된 피쳐들(36)과 유사한 형상을 갖는다. 선택적 에픽택셜 반도체 층을 형성한 후에, 더미 피쳐들이 제거되며 적절한 게이트 전극 재료들이 그 자리에 형성된다. 이 실시예에 따라, 선택적 에픽택셜 반도체 층은 패싯들이 스페이서들에 의해 완전히 덮여지도록 형성될 수 있으며(즉, 스페이서와 기판 사이에 형성됨) 또는 대안적으로, 선택적 에픽택셜 반도체 층은 패싯들이 스페이서의 범위를 넘어 확장하고 노출되도록 형성될 수 있다(즉, 패싯들이 스페이서에 의해 단지 부분적으로만 덮여진다.). 스페이서의 범위를 넘어서 패싯들을 확장하는 것은 패싯의 각을 작게 함으로써 이루어질 수 있다. 패싯의 각을 작게 하는 것이 게이트 에지에 인접한 선택적 에픽택셜 반도체 층의 수직 높이를 감소시키기 때문에 이점이 될 수 있으며, 이는 따라서 밀러 용량 효과들을 감소시키는 이로운 효과를 가질 수 있다.
다른 대안적인 실시예에서, 깊은 소스/드레인 영역들을 형성하기 전에 얕게 도핑된 확장 영역을 형성하는 대신, 도핑된 확장 영역들이 나중에 형성될 수 있다. 이 실시예는 도핑된 확장 영역들이 소스/드레인 어닐링 동안 통상적으로 요구된 고온에 영향을 받지 않기 때문에 이로울 수 있다. 이는 도 2에 도시된 확장 영역(29)을 형성하기 위해 처음에 사용된 처리 단계를 생략함으로써 이루어질 수 있다. 반도체 장치 기판은 그 다음에 도 7에 도시된 것과 유사하게, 게이트 전극, 선택적 에픽택셜 반도체 층 및 소스/드레인 영역들을 형성하기 위해 처리된다. 게이트 전극에 인접한 스페이서들이 그 다음에 제거되며, 확장 주입이 그 다음에 실행되어 선택적 에픽택셜 반도체 층과 게이트 전극 사이의 기판의 영역들에 도핑된 확장부들을 형성한다. 필요하다면, 짧은 어닐링이 실행되어 도핑된 확장 영역들을 적절하게 활성화 및 확산시킨다. 스페이서들은 그 다음에 게이트 전극에 인접하게 재형성되며 적절한 반도체 장치 기판을 형성하기 위해 처리가 계속된다.
또 다른 대안적인 실시예에서, 본 발명은 바이폴라 트랜지스터들을 형성하는데 사용될 수 있다. 이 특정 실시예에서, 게이트 전극을 형성하는 대신, 기판내의 도핑된 영역들(고유 베이스)을 전기적으로 접촉하는 외부 베이스가 형성된다. 라이너들, 스페이서들 또는 다른 절연 피쳐들은 그 다음에 도 3에 도시된 것들과 유사하게 외부 베이스에 인접하게 형성될 수 있다. 라이너 층은 그 다음에 도 4에 기술된 라이너 층(32)의 제거 및 언더커팅과 유사하게 제거되고 언더커팅된다. 패싯 없는 선택적으로 증착된 에픽택셜 반도체 층은 그 다음에 도 6에 기술된 것과 유사하게 형성된다. 마지막으로, 이온 주입 단계와 어닐링이 실행되어 선택적으로 침착된 에픽택셜 반도체 영역을 도핑하고 에미터를 형성하고 도 7 및 8에 기술된 것과 유사하게 선택적으로 침착된 에픽택셜 반도체 영역으로부터 기판내로 불순물들을 보낸다. 이 실시예는 에미터 접합이 종래 기술의 도 1에서 관찰된 비균일하고 깊은 접합 단면 영역들을 생성하지 않고 형성될 수 있다는 점에서 도 1 내지 9에 기술된 실시예와 유사한 이점들을 갖는다. 그러므로, 베이스를 통해 컬렉터 또는 컬렉터의 드레프트 영역으로 접합 스파이킹을 일으킬 가능성은 감소된다.
여기에 기술된 실시예들의 부가적인 이점은 선택적 에픽택셜 실리콘 영역이 도핑되면 기판내에의 불순물들의 외부 확산원으로서 사용될 수 있다는 것이다. 스페이서 아래로 확장하는 선택적 에픽택셜 실리콘 영역의 부분들을 불순물 외부 확산원으로서 사용하여 게이트 전극하에서 소스/드레인 확장 영역들을 더 도핑하는 것이 특히 이점이 될 수 있다.
본 발명은 예로써 설명되었으며 첨부한 도면에 한정되지 않으며 동일한 참조 번호는 유사한 구성 요소들을 나타낸다.
당업자는 도면에서 구성 요소들이 간략하고 명료하게 도시되었으며 반드시 일정 비율로 그려지지 않았음을 알 것이다. 예를 들어, 도면들에서 몇몇 구성 요소들의 치수는 본 발명의 실시예들에 대한 이해를 향상시키기 위해 다른 구성 요소들에 비해 과장될 수 있다.
본 발명의 일실시예에 따라, 측벽들을 갖는 피쳐(feature)는 반도체 장치 기판상에 형성된다. 피쳐의 측벽들은 언더커팅되며, 제 1 부분 및 제 2 부분을 갖는 선택적 에픽택셜 반도체 층은 반도체 장치 기판상에 형성된다. 제 1 부분은 언더커팅된 측벽과 반도체 장치 기판 사이에 형성되며 측벽의 부분들에 의해 덮여진 표면을 갖는다. 제 2 부분은 측벽에 인접하게 형성되며, 노출되어 반도체 장치 기판의 주표면에 실질적으로 평행한 표면을 갖는다.
본 발명의 실시예는 이제 첨부 도면들을 참조하여 보다 상세히 기술될 것이다. 도 2는 반도체 장치 기판(20)의 단면도를 도시하고 있다. 이 명세서에서 사용된 바와 같이, 반도체 장치 기판은 단결정 반도체 웨이퍼, 절연 기판상의 반도체 웨이퍼 또는 반도체 장치들을 형성하는데 사용되는 임의의 다른 기판을 포함한다. 일실시예에 따라, 부분적으로 형성된 피쳐(22)들은 반도체 장치 기판(20)의 부분들 상에 형성된다. 이 특정 실시예에서, 부분적으로 형성된 피쳐(22)들은 반도체 장치 기판(20)상에 게이트 유전층(24), 게이트 전극층(26) 및 무반사층(28)을 이어서 형성함으로써 형성된다. 반도체 장치 기판(20)은 그 다음에 도 2에 도시된 부분적으로 형성된 피쳐(22)들을 규정하기 위해 패터닝되고 에칭된다. 이 특정 실시예에서, 부분적으로 형성된 피쳐(22)들은 게이트 전극 스택들이다. 얇은 산화층(도시되지 않음)은 그 다음에 기판(20)의 노출된 표면들과 부분적으로 형성된 피쳐(22)들 상에 형성되며, 확장 영역(29)들은 이온 주입 처리 단계를 사용하여 반도체 장치 기판(20)내에 형성된다.
그 다음에 무반사층(28)은 종래의 열 인산 용액을 사용하여 제거된다. 그 다음에 라이너 층(32)은 도 3에 도시된 바와 같이, 기판(20) 및 부분적으로 형성된 피쳐(22)들 상에 형성된다. 일반적으로, 라이너 층은 열 산화에 의해 또는 다른 종래의 침착 처리들을 사용함으로써 형성된다. 일실시예에서, 라이너 층(32)은 산화물을 포함하는 단일층이다. 다른 실시예에서, 라이너 층(32)은 복수의 층들 또는 다음에 형성된 스페이서(34)들 및 하부 기판(20)과 관하여 선택적으로 에칭될 수 있는 임의의 재료 또는 재료들의 결합을 사용하여 형성될 수 있다. 이런 특정 실시예에서, 라이너 층(32)은 소스 기체로서 TEOS(tetraethylorthosilicate)를 사용하는 침착 처리를 사용하여 형성된 산화물이다. 일반적으로, 라이너 층의 두께는 대략 10-30㎚의 범위에 있다.
일실시예에 따라, 라이너 층(32) 형성 후에, 스페이서(34)들은 도 3에 도시된 실질적으로 형성된 피쳐(36)들을 규정하기 위해 형성된다. 일반적으로, 스페이서(34)들은 실리콘 질화물로 형성되며, 대략 50-100㎚ 범위의 베이스 폭 크기(38)를 갖는다. 실리콘 질화물은 일반적으로 대략 50-120㎚ 범위의 초기 두께로 침착되며 그 다음에 에칭백되어 스페이서(34)들을 형성한다. 스페이서들을 형성하기 위한 에칭 처리는 종래의 것으로, 당업자는 스페이서의 단면이 스페이서들을 형성하기 위해 사용된 에칭 처리에 의해 영향을 받을 수 있음을 알 것이다.
스페이서(34)들을 형성한 후에, 라이너 층(32)의 부분들을 제거하고 기판(20)의 부분들을 노출하기 위해 에칭이 실행된다. 게다가, 에칭은 또한 스페이서(34)들 밑에 있는 라이너 층의 부분들을 언더커팅하여 제거한다. 언더컷 양은 도 4에 도시된 크기(42)로 표시된다. 언더컷 양은 통상적으로 대략 20-50㎚ 범위에 있다. 그러나, 당업자는 언더컷 양이 부가적으로 베이스에서 스페이서들의 폭에 의해 결정될 수 있음을 알 것이다. 이 특정 실시예에서, 언더컷 양은 베이스에서 스페이서(34) 폭의 75% 이하이다. 그러나, 라이너 층(32)의 에지 및 게이트 전극(26) 사이의 거리는 다음에 형성된 높아진 소스/드레인 영역 및 게이트 전극(26) 사이의 밀러 용량 효과(Miller capacitance effect)의 과도한 증대를 줄이기 위해 적어도 15-20㎚ 이어야 한다. 또, 언더컷 양은 또한 스페이서(34)의 기계적 지지 요구에 의해 제한될 수 있다. 너무 많은 언더컷은 스페이서 층간 분리(spacer delamination)의 위험을 증대시킬 수 있다.
본 발명의 일실시예에 따라, 사전 세정 처리는 라이너 층(32)을 에칭하기 전에 실행된다. 사전 세정(pre-cleaning) 처리는 종래의 황산(sulfuric acid) 및 과산화수소(hydrogen-peroxide) 세정 처리에 이어 수산화암모늄(ammonium-hydroxide) 및 과산화수소(hydrogen-peroxide) 세정 처리를 포함한다. 다음으로 라이너 층(32)은 HF 1에 대해 대략 100의 탈이온수(100:1)의 농도를 갖는 탈이온수(deionized water)/플루오르화수소산(HF) 용액을 사용하여 에칭된다. 다른 농도들, 다른 에칭제들, 및 등방성 플라즈마 에칭 처리들은 또한 대안적으로 라이너 층(32)을 에칭하고 언더컷을 형성하기 위해 사용될 수 있다. 예를 들어, 농도가 50:1 또는 10:1인 탈이온수/HF 용액이 사용될 수 있으며 또는 플루오르화 수소산(hydrofluoric acid) 및 플루오르화 암모늄(ammonium fluoride) 등을 포함하는 BOE(buffered oxide etch)가 사용될 수 있다. 당업자들은 언더컷을 수용 가능하게 제어하기 위해 어느 에칭 처리와 약품들을 사용해야 하는지를 결정할 수 있다.
도 5는 100:1의 탈이온수/HF 용액을 사용하는 패싯율 대 에칭 시간과 언더컷 양 대 에칭 시간의 플롯도를 포함한다. 이 명세서의 목적을 위해, 패싯율은 스페이서에 의해 덮여지지 않은(즉, 스페이서(34)와 기판(20) 사이가 아닌) {111} 패싯의 길이를 {111} 패싯의 총 길이로 분할한 것이다. 그러므로, {111} 패싯의 전체 길이가 스페이서(34)에 의해 덮여지는 경우, 패싯율은 0이다. {111} 패싯이 노출되게 되면(즉, 스페이서(34)에 의해 덮여지지 않으면), 패싯율은 증가한다. 그러므로, 도 5는 {111} 패싯 양이 에칭 시간의 대략 170초 후에, 또는 대안적으로, 이 특정 실시예에서 대략 30㎚의 언더컷을 형성한 후에, 대략 0으로 감소하고 있음을 나타낸다.
기판 상에 이어서 형성된 선택적 에픽택셜 막을 형성하기 전에, 기판은 수소원으로서 수소(hydrogen)(H2) 또는 염화수소(hydrogen chloride)(HCl)를 사용하는 수소 환경에서 구워질 수 있다. 다음으로 선택적 에픽택셜 침착 처리는 도 6에 도시된 바와 같이 선택적 에픽택셜 반도체 영역들(62)과 선택적 폴리실리콘 영역들(66)을 형성하기 위해 사용된다. 본 발명의 일실시예에 따라, 선택적 에픽택셜 반도체 영역들(62)은 선택적 에픽택셜 실리콘 영역들로서 형성된다. 선택적 에픽택셜 실리콘 영역들의 두께는 통상 대략 10-100㎚ 범위에 있다. 본 발명의 실시예들에 따라, 에픽택셜 반도체 영역들(62)은 도핑 또는 도핑되지 않은 선택적 에픽택셜 실리콘 영역들일 수 있다. 이전에 형성된 언더커팅에 의해 선택적 에픽택셜 반도체 영역들(62)의 패싯(64)들은 스페이서(34)들과 기판(20) 사이에 형성되게 된다. 그러므로, 패싯(facet)들을 갖는 선택적 에픽택셜 영역(62)의 그 부분들은 스페이서에 의해 덮여지며 노출되지 않는다. 이는 선택적 에픽택셜 영역(62)의 노출된 부분들과는 대조적이다. 선택적 에픽택셜 영역(62)의 노출된 부분들은 실질적으로 {100} 결정면을 따라 놓여지고 반도체 장치 기판(20)의 주표면(69)에 실질적으로 평행인 표면(68)을 갖는다. 또, 표면(68)과 관련된 영역들에서, 선택적 에픽택셜 영역의 두께는 실질적으로 균일하다. 선택적 폴리실리콘 영역들(66)은 게이트 전극(26) 위에 형성된다. 영역들(66)은 일반적으로 다결정 구조를 가지며 통상 "빵 덩어리(bread loaf)" 형태를 갖는다.
선택적 에픽택셜 침착 처리 파라미터들은 종래의 것이다. 예를 들어, 트리클로로시레인(trichlorosilane), 디클로로시레인(dichlorosilane), 시레인, 디시레인(disilane), 브롬처리된 시레인들(brominated silane) 등과 같은 실리콘 소스가 사용될 수 있다. 선택적 침착의 정도는 통상적으로 실리콘 소스 약품과 침착 온도에 따른다. 브롬계 실리콘 화합물들은 염소계 화합물들보다 선택성이 개선됨을 보여준다. 실리콘 소스 기체에서 할로겐 원자들의 수가 증가하면 선택성도 개선된다. 그러므로, 염화수소(hydrogen chloride) 또는 분자 염소(molecular chlorine)는 침착 사이클의 일부 또는 전체 동안 흐를 수 있다. 소스 기체로서 디클로로시레인을 사용할 때, 침착 온도는 통상적으로 대략 800-900℃ 범위이다. 당업자들은 침착 온도가 할로겐화 실리콘 소스 기체내의 할로겐 원자들의 수를 증가시키거나 또는 감소시킴으로써 조절될 수 있음을 알 것이다. 예를 들어 디클로로시레인에 대한 침착 온도는 트리클로로시레인에 대한 온도보다 낮을 것으로 예상된다. 선택적 에픽택셜 반도체 영역들(62)을 형성하기 위해 선택적으로 침착된 에픽택셜 실리콘을 사용하는 것 이외에, 선택적 에픽택셜 영역(62)들은 또한 실리콘 게르마늄, 실리콘 카바이드, 실리콘 게르마늄 카바이드 등을 포함하는 다른 선택적으로 침착된 막들을 사용하여 형성될 수 있다. 이 경우들에는, 대응하는 적합한 소스 기체들이 사용된다.
다음으로 도 7에서 화살표(72)에 의해 표시된, 이온 주입 단계는 소스/드레인 영역들(74)을 형성하기 위해 실행된다. 여기서 기술된, 패싯 없는 침착 처리는 도 1의 종래 기술에서 관찰된 균일하지 않고 보다 깊은 접합 단면 영역들(1282)을 생성하지 않고 도핑된 소스/드레인 영역(74)이 형성되도록 한다. 그러므로, 종래 기술에서와 달리, 이온 주입 단계에 의해 형성된 접합부는 실질적으로 일정하고 반도체 장치 기판(20)의 주표면과 평행인 전체 깊이를 갖는다. 접합부에 걸친 깊이의 변화가 감소되어 도핑된 소스/드레인 영역(74)과 기판(20) 사이의 접합 영역의 양도 감소되며 따라서 전체 접합 용량도 감소된다. 게다가, 이온 주입 후 기판내의 불순물 종들의 분포는 일반적으로 소스/드레인 영역들의 전체 길이에 걸쳐 동일한 깊이로 있으며 확장 영역들(29)에 인접한 영역들에서는 보다 촘촘하게 분포된다. 이는 소스/드레인 및 확장 영역들 사이의 저항을 감소시키며 종래 기술과 견주어 볼 때 예를 들어 DIBL과 같은 단채널 효과들을 감소시킬 수 있다. 게다가, 접합 깊이를 보다 촘촘하게 제어할 수 있으므로, 보다 엄격한 허용오차 또는 감소된 치수를 사용하여 장치가 제조될 수 있다. 이는 반도체 장치의 전체 신뢰도와 성능을 향상시킬 수 있다. 선택적으로 침착된 에픽택셜 실리콘 영역(62) 및 기판(20)내에 불순물들을 주입한 후, 기판이 그 다음에 어닐링되어 불순물들이 확산 및 활성화되며, 이에 의해 기판내의 소스/드레인 영역들과 확장 영역들의 접합부들이 규정된다.
그 다음에 도 8에서 도시된 바와 같이 자기 정렬된(self-aligned) 규화물 처리가 실행되어 선택적 에픽택셜 층의 부분들이 규화물 영역들(82)로 변환된다. 이 특정 실시예에서, 코발트가 기판상에 침착되어 반응을 일으켜 코발트 규화물 영역들(82)이 형성된다. 그 다음에 반응을 일으키지 않는 코발트가 스페이서들(34)의 측면들로부터 제거된다. 이는 소스/드레인 영역들(74)을 게이트 전극들에 단락시키지 않고 규화물 영역들(82)이 형성되도록 한다. 규화물 영역들(82)의 두께는 변할 수 있다. 이 특정 실시예에서, 규화물 영역들(82)은 도 6 및 7에 도시된 선택적으로 성장된 에픽택셜 영역들(62)의 두께에 근접하게 근사화된 두께들을 갖는다. 이 방식에서, 선택적으로 성장된 에픽택셜 영역들(62)은 희생 규화물층으로서 유리하게 사용된다.
그 다음에 실질적으로 완성된 장치는 도 9에 도시된 바와 같이 형성된다. ILD(interlevel dielectric)층(90)은 규화물 영역들(82)상에 형성되며 콘택트 개구(92)를 형성하기 위해 패터닝된다. 도전 플러그(94)와 상호접속부(96)는 그 다음에 규화물 영역들(82) 중 하나와 전기 접속하기 위해 형성된다. 패시베이션 층(98)은 그 다음에 상호접속부들의 최상의 레벨에 놓여지도록 형성된다. 도시되지 않았지만, 다른 전기 접속부들은 게이트 전극들(26)과 다른 소스/드레인 영역들(74)로 이루어질 수 있다. 부가적으로, 다른 ILD 층들과 상호접속부 레벨들은 필요에 따라서 보다 간략화된 반도체 장치를 형성하기 위해 형성될 수 있다.
이점들 중 하나는 실시예들이 외부 재료(exotic material)들을 사용하거나 또는 복잡하게 생성될 필요 없이 기존의 처리로 구성될 수 있다는 것이다. 표준 사전 세정 및 에칭은 라이너 층(32)을 제거하고 스페이서를 언더커팅하는데 사용될 수 있으며, 선택적 에픽택셜 반도체 층을 형성하기 위한 침착 처리는 종래의 것이다. 그러므로 새로운 또는 부가적인 처리 단계들에 의해 발생되는 부가된 오염이나 스크랩의 위험을 최소로 하면서, 기존 처리를 이용하여 패싯 없는 선택적 에픽택셜 반도체 층을 형성할 수 있다.
본 발명은 다른 대안적인 실시예들을 포함한다. 도 1 내지 9에 기술된 실시예에 따라, 게이트 전극은 선택적 에픽택셜 반도체 층을 침착하기 전에 형성된다. 대안적인 실시예에서, 게이트 전극은 선택적 에픽택셜 반도체 층을 형성한 후에 형성될 수 있다. 이 실시예에 따라, 피쳐들은 이어서 형성된 게이트 전극들의 더미 피쳐들이며, 선택적 에픽택셜 반도체 층은 더미 피쳐들을 형성한 후에 형성된다. 더미 피쳐들은 도 3에 도시된 피쳐들(36)과 유사한 형상을 갖는다. 선택적 에픽택셜 반도체 층을 형성한 후에, 더미 피쳐들이 제거되며 적절한 게이트 전극 재료들이 그 자리에 형성된다. 이 실시예를 따라, 선택적 에픽택셜 반도체 층은 패싯들이 스페이서들에 의해 완전히 덮여지도록 형성될 수 있으며(즉, 스페이서와 기판 사이에 형성됨) 또는 대안적으로, 선택적 에픽택셜 반도체 층은 패싯들이 스페이서의 범위를 넘어 확장하고 노출되도록 형성될 수 있다(즉, 패싯들이 스페이서에 의해 단지 부분적으로만 덮여진다.). 스페이서의 범위를 넘어서 패싯들을 확장하는 것은 패싯의 각을 작게 함으로써 이루어질 수 있다. 패싯의 각을 작게 하는 것이 게이트 에지에 인접한 선택적 에픽택셜 반도체 층의 수직 높이를 감소시키기 때문에 이점이 될 수 있으며, 이는 따라서 밀러 용량 효과들을 감소시키는 이로운 효과를 가질 수 있다.
다른 대안적인 실시예에서, 깊은 소스/드레인 영역들을 형성하기 전에 얕게 도핑된 확장 영역을 형성하는 대신, 도핑된 확장 영역들이 나중에 형성될 수 있다. 이 실시예는 도핑된 확장 영역들이 소스/드레인 어닐링 동안 통상적으로 요구된 고온에 영향을 받지 않기 때문에 이로울 수 있다. 이는 도 2에 도시된 확장 영역(29)을 형성하기 위해 처음에 사용된 처리 단계를 생략함으로써 이루어질 수 있다. 반도체 장치 기판은 그 다음에 도 7에 도시된 것과 유사하게, 게이트 전극, 선택적 에픽택셜 반도체 층 및 소스/드레인 영역들을 형성하기 위해 처리된다. 게이트 전극에 인접한 스페이서들이 그 다음에 제거되며, 확장 주입이 그 다음에 실행되어 선택적 에픽택셜 반도체 층과 게이트 전극 사이의 기판의 영역들에 도핑된 확장부들을 형성한다. 필요하다면, 짧은 어닐링이 실행되어 도핑된 확장 영역들을 적절하게 활성화 및 확산시킨다. 스페이서들은 그 다음에 게이트 전극에 인접하게 재형성되며 적절한 반도체 장치 기판을 형성하기 위해 처리가 계속된다.
또 다른 대안적인 실시예에서, 본 발명은 바이폴라 트랜지스터들을 형성하는데 사용될 수 있다. 이 특정 실시예에서, 게이트 전극을 형성하는 대신, 기판내의 도핑된 영역들(고유 베이스)을 전기적으로 접촉하는 외부 베이스가 형성된다. 라이너들, 스페이서들 또는 다른 절연 피쳐들은 그 다음에 도 3에 도시된 것들과 유사하게 외부 베이스에 인접하게 형성될 수 있다. 라이너 층은 그 다음에 도 4에 기술된 라이너 층(32)의 제거 및 언더커팅과 유사하게 제거되고 언더커팅된다. 패싯 없는 선택적으로 증착된 에픽택셜 반도체 층은 그 다음에 도 6에 기술된 것과 유사하게 형성된다. 마지막으로, 이온 주입 단계와 어닐링이 실행되어 선택적으로 침착된 에픽택셜 반도체 영역을 도핑하고 에미터를 형성하고 도 7 및 8에 기술된 것과 유사하게 선택적으로 침착된 에픽택셜 반도체 영역으로부터 기판내로 불순물들을 보낸다. 이 실시예는 에미터 접합이 종래 기술의 도 1에서 관찰된 비균일하고 깊은 접합 단면 영역들을 생성하지 않고 형성될 수 있다는 점에서 도 1 내지 9에 기술된 실시예와 유사한 이점들을 갖는다. 그러므로, 베이스를 통해 컬렉터 또는 컬렉터의 드레프트 영역으로 접합 스파이킹을 일으킬 가능성은 감소된다.
여기에 기술된 실시예들의 부가적인 이점은 선택적 에픽택셜 실리콘 영역이 도핑되면 기판내에의 불순물들의 외부 확산원으로서 사용될 수 있다는 것이다. 스페이서 아래로 확장하는 선택적 에픽택셜 실리콘 영역의 부분들을 불순물 외부 확산원으로서 사용하여 게이트 전극하에서 소스/드레인 확장 영역들을 더 도핑하는 것이 특히 이점이 될 수 있다.
앞의 명세서에서, 본 발명은 특정 실시예들을 참조하여 기술되었다. 그러나, 당업자는 다양한 수정들과 변경들이 하기의 청구항들에서 설명된 바와 같이 본 발명의 범위에 벗어남 없이 행해질 수 있음을 알 것이다. 따라서, 명세서와 도면들은 제한적인 의미보다는 오히려 실례가 되는 것으로 간주될 것이며, 이 모든 수정들은 본 발명의 범위 내에 포함되는 것으로 한다. 이익들, 다른 이점들 및 문제점에 대한 해결책들이 특정 실시예들에 관해 기술되었다. 그러나, 이익들, 이점들, 문제점들에 대한 해결책들, 및 임의의 이익, 이점 또는 해결책이 될 수 있는 또는 단언될 수 있는 임의의 구성 요소(들)는 청구항의 일부 또는 전부에 중요하고, 필수불가결한 특징 또는 구성 요소로서 해석되지는 않는다.
이점들 중 하나는 실시예들이 외부 재료(exotic material)들을 사용하거나 또는 복잡하게 생성될 필요 없이 기존의 처리로 구성될 수 있다는 것이다. 표준 사전 세정 및 에칭은 라이너 층(32)을 제거하고 스페이서를 언더커팅하는데 사용될 수 있으며, 선택적 에픽택셜 반도체 층을 형성하기 위한 침착 처리는 종래의 것이다. 그러므로 새로운 또는 부가적인 처리 단계들에 의해 발생되는 부가된 오염이나 스크랩의 위험을 최소로 하면서, 기존 처리를 이용하여 패싯 없는 선택적 에픽택셜 반도체 층을 형성할 수 있다.
본 발명은 다른 대안적인 실시예들을 포함한다. 도 1 내지 9에 기술된 실시예에 따라, 게이트 전극은 선택적 에픽택셜 반도체 층을 침착하기 전에 형성된다. 대안적인 실시예에서, 게이트 전극은 선택적 에픽택셜 반도체 층을 형성한 후에 형성될 수 있다. 이 실시예에 따라, 피쳐들은 이어서 형성된 게이트 전극들의 더미 피쳐들이며, 선택적 에픽택셜 반도체 층은 더미 피쳐들을 형성한 후에 형성된다. 더미 피쳐들은 도 3에 도시된 피쳐들(36)과 유사한 형상을 갖는다. 선택적 에픽택셜 반도체 층을 형성한 후에, 더미 피쳐들이 제거되며 적절한 게이트 전극 재료들이 그 자리에 형성된다. 이 실시예를 따라, 선택적 에픽택셜 반도체 층은 패싯들이 스페이서들에 의해 완전히 덮여지도록 형성될 수 있으며(즉, 스페이서와 기판 사이에 형성됨) 또는 대안적으로, 선택적 에픽택셜 반도체 층은 패싯들이 스페이서의 범위를 넘어 확장하고 노출되도록 형성될 수 있다(즉, 패싯들이 스페이서에 의해 단지 부분적으로만 덮여진다.). 스페이서의 범위를 넘어서 패싯들을 확장하는 것은 패싯의 각을 작게 함으로써 이루어질 수 있다. 패싯의 각을 작게 하는 것이 게이트 에지에 인접한 선택적 에픽택셜 반도체 층의 수직 높이를 감소시키기 때문에 이점이 될 수 있으며, 이는 따라서 밀러 용량 효과들을 감소시키는 이로운 효과를 가질 수 있다.
다른 대안적인 실시예에서, 깊은 소스/드레인 영역들을 형성하기 전에 얕게 도핑된 확장 영역을 형성하는 대신, 도핑된 확장 영역들이 나중에 형성될 수 있다. 이 실시예는 도핑된 확장 영역들이 소스/드레인 어닐링 동안 통상적으로 요구된 고온에 영향을 받지 않기 때문에 이로울 수 있다. 이는 도 2에 도시된 확장 영역(29)을 형성하기 위해 처음에 사용된 처리 단계를 생략함으로써 이루어질 수 있다. 반도체 장치 기판은 그 다음에 도 7에 도시된 것과 유사하게, 게이트 전극, 선택적 에픽택셜 반도체 층 및 소스/드레인 영역들을 형성하기 위해 처리된다. 게이트 전극에 인접한 스페이서들이 그 다음에 제거되며, 확장 주입이 그 다음에 실행되어 선택적 에픽택셜 반도체 층과 게이트 전극 사이의 기판의 영역들에 도핑된 확장부들을 형성한다. 필요하다면, 짧은 어닐링이 실행되어 도핑된 확장 영역들을 적절하게 활성화 및 확산시킨다. 스페이서들은 그 다음에 게이트 전극에 인접하게 재형성되며 적절한 반도체 장치 기판을 형성하기 위해 처리가 계속된다.
또 다른 대안적인 실시예에서, 본 발명은 바이폴라 트랜지스터들을 형성하는데 사용될 수 있다. 이 특정 실시예에서, 게이트 전극을 형성하는 대신, 기판내의 도핑된 영역들(고유 베이스)을 전기적으로 접촉하는 외부 베이스가 형성된다. 라이너들, 스페이서들 또는 다른 절연 피쳐들은 그 다음에 도 3에 도시된 것들과 유사하게 외부 베이스에 인접하게 형성될 수 있다. 라이너 층은 그 다음에 도 4에 기술된 라이너 층(32)의 제거 및 언더커팅과 유사하게 제거되고 언더커팅된다. 패싯 없는 선택적으로 증착된 에픽택셜 반도체 층은 그 다음에 도 6에 기술된 것과 유사하게 형성된다. 마지막으로, 이온 주입 단계와 어닐링이 실행되어 선택적으로 침착된 에픽택셜 반도체 영역을 도핑하고 에미터를 형성하고 도 7 및 8에 기술된 것과 유사하게 선택적으로 침착된 에픽택셜 반도체 영역으로부터 기판내로 불순물들을 보낸다. 이 실시예는 에미터 접합이 종래 기술의 도 1에서 관찰된 비균일하고 깊은 접합 단면 영역들을 생성하지 않고 형성될 수 있다는 점에서 도 1 내지 9에 기술된 실시예와 유사한 이점들을 갖는다. 그러므로, 베이스를 통해 컬렉터 또는 컬렉터의 드레프트 영역으로 접합 스파이킹을 일으킬 가능성은 감소된다.
여기에 기술된 실시예들의 부가적인 이점은 선택적 에픽택셜 실리콘 영역이 도핑되면 기판내에의 불순물들의 외부 확산원으로서 사용될 수 있다는 것이다. 스페이서 아래로 확장하는 선택적 에픽택셜 실리콘 영역의 부분들을 불순물 외부 확산원으로서 사용하여 게이트 전극하에서 소스/드레인 확장 영역들을 더 도핑하는 것이 특히 이점이 될 수 있다.
Claims (5)
- 반도체 장치를 형성하는 방법에 있어서:기판(20)상에 게이트 전극(22)을 형성하는 단계;상기 게이트 전극(22)에 인접한 스페이서(34)들을 형성하는 단계;상기 스페이서(34)들을 언더커팅함으로써 상기 스페이서(34)들 아래의 기판(20) 표면 영역을 노출하는 단계를 포함하는 노출된 기판(20) 표면 영역을 형성하는 단계;노출된 기판(20) 표면 영역들 상에 선택적 에픽택셜 반도체 층(62)을 형성하는 단계로서, 상기 선택적 에픽택셜 반도체 층(62)은 제 1 부분 및 제 2 부분을 포함하고, 상기 제 1 부분은 상기 스페이서(34)들에 의해 덮여진 제 1 표면(64)을 가지며, 상기 제 2 부분은 상기 스페이서(34)들에 의해 덮여지지 않는 제 2 표면(68)을 가지며, 상기 제 2 표면(68)은 상기 기판(20)의 주표면(69)에 평행인, 상기 선택적 에픽택셜 반도체 층(62)을 형성하는 단계;불순물 종(72)들을 상기 선택적 에픽택셜 반도체 층(62)에 주입하는 단계; 및상기 기판(20)을 어닐링하는 단계로서, 상기 기판(20)을 어닐링하는 것은 상기 불순물 종들을 확산시키고, 상기 기판(20)내의 소스/드레인 영역(74) 접합부를 규정하며, 어닐링 후에, 상기 소스/드레인 영역(74) 접합부는 상기 기판(20)의 상기 주표면(69)에 대해, 상기 선택적 에픽택셜 반도체 층(62) 아래의 전 부분을 따라 동일한 깊이인 깊이를 가지는, 상기 기판(20)을 어닐링하는 단계를 구비하는, 반도체 장치 형성 방법.
- 반도체 장치를 형성하는 방법에 있어서:기판(20)상에 측벽들을 갖는 게이트 전극(22)을 형성하는 단계;상기 측벽들의 부분들을 언더커팅(42)하는 단계;상기 기판(20)상에 도핑된 선택적 에픽택셜 반도체 층(62)을 형성하는 단계로서, 상기 도핑된 선택적 에픽택셜 반도체 층(62)은 제 1 부분 및 제 2 부분을 포함하며, 상기 제 1 부분은 상기 측벽들에 의해 덮여진 제 1 표면(64)을 가지며, 상기 제 2 부분은 상기 측벽들에 의해 덮여지지 않은 제 2 표면(68)을 가지며, 상기 제 2 표면(68)은 상기 기판(20)의 주표면(69)에 평행인, 상기 도핑된 선택적 에픽택셜 반도체 층(62)을 형성하는 단계; 및불순물들을 상기 제 1 부분으로부터 상기 기판(20)으로 확산시키기 위해서 상기 도핑된 선택적 에픽택셜 반도체 층(62)을 어닐링하는 단계로서, 불순물들을 상기 제 1 부분으로부터 상기 기판(20)으로 확산시키는 것은 상기 기판(20)내에 도핑된 확장 영역(29)들을 형성하는, 상기 도핑된 선택적 에픽택셜 반도체 층(62)을 어닐링하는 단계를 구비하는, 반도체 장치 형성 방법.
- 반도체 장치를 형성하는 방법에 있어서:기판(20)상에 게이트 전극(22)을 형성하는 단계;상기 게이트 전극(22)의 측벽들을 따라 그리고 상기 기판(20) 상에 절연층(32)을 형성하는 단계;상기 절연층(32)상에 스페이서(34)들을 형성하는 단계로서, 상기 스페이서(34)들은 상기 게이트 전극(22)의 측벽들에 인접한 측벽 부분을 가지며, 상기 스페이서(34)들은 상기 기판(20)에 인접한 바닥 부분을 갖는, 상기 스페이서들을 형성하는 단계;상기 절연층(32)의 제 1 부분을 제거하여 상기 기판(20)의 제 1 부분을 노출하는 단계;상기 바닥 부분 및 상기 기판(20) 사이의 상기 절연층(32)의 제 2 부분(42)을 제거하여 상기 기판(20)의 제 2 부분을 노출하는 단계; 및실리콘, 실리콘 카바이드 및 실리콘 게르마늄으로 이루어진 그룹으로부터 선택된 선택적 에픽택셜 반도체 층(62)을 상기 기판(20)의 상기 제 1 부분과 상기 기판(20)의 상기 제 2 부분 상에 침착하는 단계로서, 상기 선택적 에픽택셜 반도체 층(62)은 제 1 선택적 에픽택셜 반도체 층 부분과 제 2 선택적 에픽택셜 반도체 층 부분을 포함하고, 상기 제 1 선택적 에픽택셜 반도체 층 부분은 상기 기판(20)의 상기 제 1 부분 상에 형성되고, 상기 스페이서(34)들에 의해 덮여지며, 상기 제 2 선택적 에픽택셜 반도체 층 부분은 상기 기판(20)의 상기 제 2 부분 상에 형성되고, 상기 제 2 선택적 에픽택셜 반도체 층 부분은 상기 기판(20)의 주표면(69)과 동일한 결정면을 따라 놓여 있는 표면(68)을 가지며, 상기 제 2 선택적 에픽택셜 반도체 층 부분은 상기 기판(20)의 상기 주표면(69)에 평행인 표면(68)을 가지는, 상기 선택적 에픽택셜 반도체 층(62)을 상기 기판(20)의 상기 제 1 부분과 상기 기판(20)의 상기 제 2 부분 상에 침착 단계를 구비하는, 반도체 장치 형성 방법.
- 반도체 장치를 형성하는 방법에 있어서:기판(20)상에 게이트 전극(22)들을 형성하는 단계;상기 게이트 전극(22)들에 인접한 스페이서(34)들을 형성하는 단계;상기 스페이서(34)들을 형성하기 전에 형성된 절연층(32)의 부분들을 제거하여 상기 스페이서(34)들을 언더커팅하고 상기 기판(20)의 노출된 표면 영역들을 규정하는 단계; 및선택적 에픽택셜 반도체 층(62)을 상기 기판(20)의 노출된 표면 영역들 상에 침착하는 단계로서, 상기 에픽택셜 반도체 층은 제 1 부분, 제 2 부분, 및 제 3 부분을 포함하고, 상기 제 1 부분은 상기 스페이서(34)들에 의해 덮여진 제 1 표면 부분(64)을 가지며, 상기 제 3 부분은 상기 스페이서(34)들에 의해 덮여지지 않고, 상기 기판(20)의 주표면(69)에 평행하며, 상기 기판(20)의 상기 주표면(69)과 같은 결정면을 따라 놓여 있는 제 3 표면 부분(68)을 가지며, 상기 제 2 부분은 상기 제 1 부분과 상기 제 3 부분 사이에 배치되고 제 2 표면 부분을 가지며, 상기 기판(20)의 상기 주표면(69)에 대한 상기 제 2 표면 부분의 경사도는 상기 기판(20)의 상기 주표면(69)에 대한 상기 제 3 표면 부분(68)의 경사도보다 큰, 상기 선택적 에픽택셜 반도체 층(62)을 상기 기판(20)의 노출된 표면 영역들 상에 침착하는 단계를 구비하는, 반도체 장치 형성 방법.
- 반도체 장치를 형성하는 방법에 있어서:기판(20)의 제 1 영역 상에 더미 피쳐(dummy feature)를 형성하는 단계;상기 더미 피쳐와 상기 기판(20) 위에 절연층(32)을 형성하는 단계;상기 절연층(32) 위에 그리고 상기 더미 피쳐의 측벽들에 인접하는 스페이서(34)들을 형성하는 단계;상기 스페이서(34)들 및 상기 기판(20) 사이의 상기 절연층(32)의 부분들을 제거함으로써 상기 스페이서(34)들을 언더커팅하는 단계;상기 기판(20) 상에 선택적 에픽택셜 반도체 층(62)을 형성하는 단계로서, 상기 선택적 에픽택셜 반도체 층(62)은 제 1 부분 및 제 2 부분을 포함하고, 상기 제 1 부분은 상기 스페이서(34)들에 의해 덮여진 제 1 표면(64)을 가지며 상기 제 2 부분은 상기 스페이서(34)들에 의해 덮여지지 않은 제 2 표면(68)을 가지며, 상기 제 2 표면(68)은 상기 기판(20)의 주표면(69)에 평행인, 상기 기판(20) 상에 상기 선택적 에픽택셜 반도체 층(62)을 형성하는 단계;상기 더미 피쳐의 부분들을 제거하는 단계; 및상기 제 1 영역 상에 게이트 전극(22)을 형성하는 단계를 구비하는, 반도체 장치 형성 방법.
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