KR101025656B1 - 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
메모리 소자 및 그 제조방법이 개시된다. 메모리 소자를 구성하는 저항변화층과 전극간 접촉면적, 전극간 저항변화층의 길이를 변화시킴으로써 저항변화층의 임계전압을 변화시킬 수 있다. 또한, 복수개 형성되는 저항 변화층의 두께를 조절하여 각 층의 저항변화 특성을 이용한 저항변화 메모리(ReRAM) 소자를 제공할 수 있다.
저항변화 메모리(ReRAM), 접촉면적, 횡방향
Description
본 발명은 메모리 소자에 관한 것으로, 보다 상세하게는 저항변화층과 전극간 접촉면적, 전극간 저항변화층의 길이등을 조절하여 저항변화층의 가동전압을 변화시킨 저항변화 메모리 소자에 관한 것이다.
최근 메모리 기술은 소자의 집적화를 위한 패터닝 등에 있어 물리적, 기술적 한계점에 도달하고 있으며, 종래의 낸드 플래시 메모리 소자의 스케일 다운시 발생되는 여러 문제로 인하여, 저항변화 메모리 소자(Resistive Random Access Memory: ReRAM)에 대한 연구가 활발히 진행되고 있다.
저항변화 메모리 소자(ReRAM)는 짧은 전기 펄스를 가하여 일어나는 금속 산화물등의 저항변화를 이용하여 메모리 셀에 데이터 비트를 저장한다.
이러한 저항변화 메모리 소자는 필라멘트 타입, 계면에서의 산화?환원반응, 쇼트기 베리어(schottky barrier) 변화등으로 인하여 소자의 저항이 10~1,000배 정도 변하게 된다.
저항변화 메모리 소자는 동작속도가 10~100nsec 정도로 고속동작이 가능하 고, 저전압에서 구동이 가능하며 1010 회 이상 반복해서 데이터를 기록하고 소거할 수 있다.
한편, 현재 개발된 저항변화 메모리 소자는 2개의 전극이 만나는 부분 중에서도 필라멘트가 형성되는 극히 작은 면적(<5×5nm2)에서도 액티브(active) 소자로 작동하지만, 현재의 리소그래피의 한계로 인하여 수직구조의 소자에서는 20nm 이하로 집적이 어렵다.
본 발명은 상기와 같은 집적도의 한계를 극복하고 멀티 비트(multi bit) 데이터 저장이 가능하도록 횡방향의 두 개의 전극사이에 절연막과 저항변화 소자가 순차적으로 적층되어 있는 저항변화 메모리 소자를 제공하는 데 그 목적이 있다.
또한, 본 발명은 횡방향의 두 개의 전극사이에 절연막과 저항변화 소자가 순차적으로 적층되어 있는 저항변화 메모리 소자의 제조방법을 제공하는 데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 의한 메모리 소자는 절연층, 절연층 상에 형성되며 인가 전압에 따른 저항변화에 의해 데이터를 기록 또는 소거하는 정보저장부, 정보저장부의 상부에서부터 절연층의 상부까지 하방으로 갈수록 폭이 변하는 형태로 형성되는 제1 및 제2 전극을 포함한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 의한 메모리 소자의 제조방법은 절연층을 제공하는 단계, 절연층 상에 정보저장부를 형성하는 단계, 형성된 정보 저장부에 컨택홀을 형성하고 전극을 형성하는 단계, 형성된 정보저장부 및 전극을 평탄화시키는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같은 본 발명의 메모리 소자에 따르면 다음과 같은 효과가 있다.
첫째, 횡방향 저항변화 메모리 소자를 제작함으로써 소자의 액티브(active) 면적이 두께에 의해 제어되므로 리소그래피에 의해 형성되던 집적한계를 넘을 수 있다.
둘째, 횡방향의 금속 전극 사이에 저항변화층을 다층으로 형성하여 멀티 비트 데이터를 저장할 수 있다.
셋째, 횡방향의 금속 전극의 상하방향의 폭을 변화시켜 금속 전극간 저항변화층의 길이를 다르게 하여 동작 전압/전류와 ON/OFF 저항비를 변화시킬 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 의한 메모리 소자 및 그 제조방법을 상세히 설명하기로 한다. 참고로 본 발명을 설명함에 있어서 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 본 발명의 실시예에 의한 메모리 소자(100)의 적층구조를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 의한 메모리 소자(100)는 절연층(10), 절연층(10) 상에 형성되며 인가 전압에 따른 저항변화에 의해 데이터를 기록 또는 소거하는 정보저장부(30), 정보저장부(30)의 상부로부터 절연층(10)의 상부까지 하방으로 갈수록 폭이 변하도록 형성되는 제1 및 제2 전극(43,45)을 포함한다.
절연층(10)은 본 발명에 의한 메모리 소자(100)가 회로와 전기적인 절연이 되도록 형성되는 층으로 이산화규소(SiO2) 또는 질화규소(Si3N4)등을 화학기상증착법(chemical vapor deposition)등에 의해 형성한다.
다만, 절연층(10) 물질은 상기에 한정되는 것은 아니며 전기적 절연을 이룰 수 있는 것이라면 어느 것이나 가능하다.
정보저장부(30)는 절연층(10) 상에 형성되며 인가 전압에 따른 저항변화에 의해 데이터를 기록 또는 소거한다.
정보저장부(30)는 적어도 하나의 층간절연막(33) 및 저항변화층(35)이 순차적으로 적층된 다층구조를 갖는다.
층간절연막(33)은 정보저장부(30)에 형성되는 저항변화층(35)의 전기적 절연을 위하여 형성되며, 이산화규소(SiO2) 또는 질화규소(Si3N4)등을 화학기상증착법(chemical vapor deposition)등에 의해 형성한다.
저항변화층(35)은 인가 전압에 따라 저항이 달라지는 특성을 나타내는 층으로, 전압에 따라 전류가 급격히 감소하는 현상인 NDR(Negative Differential Resistance) 거동을 보이는 물질을 electro-forming에 의해 형성한다.
저항변화층(35)은 셋팅 전압(Vset) 이상의 전압이 인가되면 저항변화층(35)의 저항이 작아지며(ON 상태), 리셋 전압(Vreset)이상의 전압이 인가되면 저항변화층(35)의 저항이 증가한다(OFF 상태).
저항변화층(35)은 메모리 소자(100)의 제1 및 제2 전극(43,45)과 병렬(parallel) 연결되어 전극으로부터 인가되는 입력 펄스에 의해 복수의 저항변화 층(35)에서 서로 다른 구동특성을 나타내게 된다.
또한, 정보저장부(30)에 복수개 형성되는 저항변화층(35)은 상부에서 하부로 갈수록 제1 및 제2 전극(43,45)과 접촉하는 면적이 변화될 수 있다. 이는, 제1 전극(43) 및 제2 전극(45)이 테이퍼진(tapered) 형상을 가지고, 정보저장부를 형성하는 저항변화층의 두께가 상부와 하부에서 서로 차이를 가짐에 의해 발생된다.
이 경우, 전극의 테이퍼된 각도는 도 1에 도시된 단면이 사다리꼴인 전극에서 평행한 대변중 짧은 변과 빗변(평행한 대변들을 연결하는 변)과의 사잇각이 91~135°범위를 가질 수 있다.
또한, 제1 및 제2 전극(43,45)이 정보저장부(30) 하방으로 폭이 변하면서 형성되므로 복수개의 저항변화층(35)은 각각 제1 및 제2 전극(43,45)간 길이가 변하게 되어 결과적으로 저항특성이 변하게 된다. 즉, 저항변화층(35)의 두께가 상부 및 하부에서 상호 동일하다 하더라도, 전극의 테이퍼진 형상에 의해 2개 전극들 사이에 배치되는 저항변화층(35)의 실질적인 저항은 상호 다르게 설정된다. 이는 2개의 전극들 사이에 배치되는 저항변화층(35)의 길이의 변화에 기인한 것이다.
또한, 복수개 형성되는 저항변화층(35)은 각각 서로 다른 두께로 적층될 수 있으며 이에 의해 저항변화층(35)의 저항특성이 변화될 수 있다.
저항변화층(35)에 사용되는 물질은 전기적 신호에 따라 저항변화특성을 보이는 물질로서, 이성분계 산화물인 Nb2O5, TiO2, NiO, Al2O3, 금속이 도핑된 Pr1 -xCaxMnO3, 켈코지나이드(chalcogenide)계 물질인 GeSeTe 및 금속 도핑된 페로브스카 이트계 산화물(SrTiO3, SrZrO3 등에 Cr 혹은 Nb 도핑된 물질) 중 적어도 하나 선택될 수 있다.
본 발명의 메모리 소자(100)는 제1 및 제2 전극(43,45)중 어느 하나가 저항변화층(35)에 저장되는 정보의 제어를 위해 구비되는 스위칭 소자(미도시)와 전기적으로 연결된다. 이 경우, 스위칭 소자는 트랜지스터 또는 다이오드등이 될 수 있다. 따라서, 상기 도 1에서는 2개의 전극들(40, 50)이 절연층(10) 상에서 동등한 위치에 배치되는 것으로 도시되었으나, 스위칭 소자가 절연층(10) 하부에 형성되는 경우, 적어도 하나의 전극은 절연층(10)을 관통하여, 스위칭 소자의 일전극에 전기적으로 연결될 수 있다.
본 발명의 바람직한 실시예에 의한 메모리 소자(100)의 제조방법은 절연층(10)을 제공하는 단계, 절연층(10) 상에 정보저장부(30)를 형성하는 단계, 형성된 정보저장부(30)에 컨택홀을 형성하고 전극을 형성하는 단계, 형성된 정보저장부(30)와 전극을 평탄화시키는 단계를 포함한다.
또한, 정보저장부(30)를 형성하는 단계는 적어도 하나의 층간절연막(33) 및 저항변화층(35)을 순차적으로 적층하여 다층구조로 형성하는 것을 포함한다.
도 2 내지 도 4는 본 발명의 바람직한 실시예에 따라 상기 도 1에서 도시된 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 먼저, 기판(5) 상에 절연층(10)을 형성한다. 상기 절연층(10)이 구비된 기판(5)은 절연층(5) 하부에 스위칭 소자(미도시)를 더 구비할 수 있다.
도 3을 참조하면, 기판(5)의 절연층(10) 상부에 정보저장부(30)를 형성한다. 상기 정보저장부(30)는 절연층(10) 상부에 층간절연막(33) 및 저항변화층(35)을 순차적으로 적층하고, 이를 반복하는 공정에 의해 달성된다.
층간절연막(33)은 절연층(10) 상에 이산화규소(SiO2) 또는 질화규소(Si3N4)등을 화학기상증착법에 의해 박막형태로 형성한다.
저항변화층(35)은 형성된 층간절연막(33) 상에 화학기상증착법에 의해 형성되며, 복수개 형성되는 저항변화층(35)의 두께를 서로 다르게 증착할 수 있다.
계속해서 도 4를 참조하면, 층간절연막(33) 및 저항변화층(35)을 순차적으로 형성한 후, 리소그래피 및 에칭에 의해 저항변화층(35) 상부로부터 절연층(10)상부까지 컨택홀을 형성한다.
이 경우, 정보저장부(30) 상부로부터 하부로 갈수록 컨택홀의 크기가 증가 또는 감소하도록 리소그래피 및 에칭공정을 수행한다. 즉, 컨택홀은 상부 및 하부의 폭이 상호 다르도록 구비된다.
컨택홀이 형성되면 컨택홀 내에 도전체(40)를 매립하여 전극을 형성한다. 전극을 형성하기 위해 컨택홀에 매립되는 도전체(40)는 전도성을 가진 금속물임이 바람직하다. 도전체(40)의 매립에 의해 컨택홀은 도전체(40)로 충진되고, 컨택홀 이외의 정보 저장부(30) 상부에도 도전체(40)가 형성된다.
도 1 및 도 4를 참조하면, 도전체(40)를 매립한 후, 화학적 기계적 연 마(Chemical Mechanical Planarization: CMP)공정에 의해 정보저장부(30) 상부의 도전체(40)는 제거되고, 컨택홀에 매립된 도전체(40)인 전극 만(43,45)이 잔류하게 된다.
도 5 및 도 6은 메모리 소자의 저항변화층이 3층(layer 1, layer 2, layer 3)으로 구성된 것을 전제로 하여 전류-전압 변화 및 전체저항값을 계산한 결과를 나타낸 그래프들이다.
이 경우, layer 1, 2, 3의 저항은 각각 8MΩ/1MΩ, 16MΩ/2MΩ, 32MΩ/4MΩ으로 변한다는 것을 전제로 하였다.
도 5는 저항변화층이 3개로 이루어진 저항변화 메모리 소자의 전류-전압 그래프로서, 각각의 저항변화층은 Vset/Vreset 이 다르며, 이에 따른 각각의 ON/OFF 저항도 달라짐을 알 수 있다.
도 6은 3개의 저항변화층의 저항을 다르게 한 경우, 금속 전극사이에서 나타나는 저항을 보여주는 도면이다.
이 경우, 저항변화층이 병렬 연결된 경우 전체 저항은 아래식으로 표현된다.
(여기서, R은 전체 저항, r1은 layer 1의 저항, r2는 layer 2의 저항, r3는 layer 3의 저항)
도 6에 도시된 바와 같이, 3층의 저항변화층으로 이루어진 저항변화 메모리 소자를 이용하여 멀티비트 메모리 소자를 구현할 수 있음을 알 수 있다.
본 발명에 의한 메모리 소자는 인가되는 전압에 의해 저항변화를 일으키는 물질을 이용한 저항변화 메모리 소자로서 메모리 소자당 하나 이상의 데이터 비트를 저장할 수 있다.
또한, 본 발명에 의한 저항변화 메모리 소자는 횡방향의 전극구조를 가지며 전극의 폭이 상하방향으로 변화하도록 하여 저항변화층의 저항특성을 다양하게 변경할 수 있어 메모리 소자의 특성을 다양하게 변경시킬 수 있다.
상기와 같은 효과로 인하여 본 발명에 의한 저항변화 메모리 소자는 향후 차세대 메모리 시장에서 산업상 응용가능성이 매우 높은 것으로 판단된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변경된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 의한 메모리 소자의 단면을 도시한 도면이다.
도 2 내지 도 4는 본 발명의 실시예에 의한 메모리 소자의 제조방법을 단계적으로 나타낸 단면도들이다.
도 5는 3층의 저항변화층을 이용하여 메모리 소자를 구현한 경우의 소자의 동작특성을 나타낸 도면이다.
도 6은 도 5에 도시된 메모리 소자의 3층의 저항변화층을 다르게 한 경우, 금속 전극사이의 저항값을 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
5: 기판 10: 절연층
30: 정보저장부 33: 층간절연막
35: 저항변화층 40: 도전체
43: 제1 전극 45: 제2 전극
100: 메모리 소자
Claims (10)
- 기판 상에 형성된 절연층;상기 절연층 상에 형성되며, 하부로부터 상부로 갈수록 폭이 좁아지는 사다리꼴 형상을 하고, 인가 전압에 따른 저항변화에 의해 데이터를 기록 또는 소거하는 정보저장부;상기 절연층 상부 및 상기 정보저장부의 일측면에 형성되고, 하부로부터 상부로 갈수록 폭이 넓어지는 사다리꼴 형상을 가지는 제1 전극; 및상기 정보저장부를 중심으로 상기 제1 전극과 대향하고, 하부로부터 상부로 갈수록 폭이 넓어지는 사다리꼴 형상을 가지는 제2 전극을 포함하고,상기 기판에 평행한 방향으로의 전압의 인가에 의해 상기 정보저장부의 저항은 변화하는 것을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서, 상기 정보저장부는,적어도 하나의 층간절연막 및 저항변화층이 순차적으로 적층된 다층구조를 갖는 것을 특징으로 하는 메모리 소자.
- 제 2 항에 있어서, 상기 저항변화층은,상기 제1 및 제2 전극에 대하여 병렬로 연결되는 것을 특징으로 하는 메모리 소자.
- 삭제
- 제 2 항에 있어서, 상기 저항변화층은,각각 상기 제1 및 제2 전극간 거리가 서로 상이한 것을 특징으로 하는 메모리 소자.
- 제 2 항에 있어서, 상기 저항변화층은,각각 서로 다른 두께를 갖는 것을 특징으로 하는 메모리 소자.
- 제 2 항에 있어서, 상기 저항변화층은,Nb2O5, TiO2, NiO, Al2O3, Pr1 - xCaxMnO3, GeSeTe, AgGeSe 및 금속 도핑된 페로브스카이트계 산화물 중 적어도 하나 선택된 것을 특징으로 하는 메모리 소자.
- 기판 상에 절연층을 형성하는 단계;상기 절연층 상에 층간절연막 및 저항변화층을 순차적으로 적층하는 단계;상기 층간절연막 및 상기 저항변화층을 식각하여 컨택홀을 형성하고, 상기 컨택홀의 형성에 의해 상기 층간절연막 및 상기 저항변화층의 연속된 구조가 상기 절연층 상에 사다리꼴 형상을 가지는 정보저장부를 형성하는 단계; 및상기 컨택홀에 도전체를 충진하여 상기 정보저장부를 중심으로 대향하는 제1 전극 및 제2 전극을 형성하는 단계를 포함하고,상기 제1 전극 및 상기 제2 전극은 동일 공정에서 동시에 형성되는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 8 항에 있어서, 상기 층간절연막 및 저항변화층을 순차적으로 적층하는 단계는,적어도 2 이상의 층간절연막들 및 저항변화층들이 상호 번갈아가며 적층되는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제9항에 있어서, 상기 저항변화층들은 서로 다른 두께를 가지는 것을 특징으로 하는 메모리 소자의 제조방법.
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