KR101018837B1

KR101018837B1 - 반도체 제조 공정을 제어하기 위한 고수율의 분광 스케테로메트리측정을 사용하는 방법과 이를 구현하는 시스템

Info

Publication number: KR101018837B1
Application number: KR1020107009970A
Authority: KR
Inventors: 제임스 브록 스터튼; 케빈 알. 렌싱; 호미 이. 내러먼; 스티븐 피. 리이브
Original assignee: 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date: 2002-02-28
Filing date: 2002-12-17
Publication date: 2011-03-04
Also published as: WO2003074995A2; WO2003074995A3; JP4562119B2; KR20040091081A; AU2002367742A1; GB0419076D0; CN1623086A; GB2405201A; DE10297664T5; AU2002367742A8; JP2005519281A; KR100964001B1; US6785009B1; TWI294658B; CN100424501C; KR20100064393A; TW200303590A; GB2405201B; DE10297664B4

Abstract

동일하게 수행되는 반도체 제조 공정과 시스템을 제어하기 위한 고수율의 분광 스케테로메트리측정 방법이 개시되어 있다. 일 실시예로서, 이 방법은 복수의 게이트 스택으로 구성된 격자 구조의 적어도 하나의 타겟 광학 특성 트레이스(target optical characteristic trace)를 포함하는 라이브러리를 제공하는 단계 - 여기서 상기 타겟 광학 특성 트레이스는 반도체 디바이스의 적어도 하나의 전기적 성능 특성과 관계하며 - 와; 위에 적어도 하나의 격자 구조가 형성된 기판을 제공하는 단계 - 여기서, 상기 형성된 격자 구조는 복수의 게이트 스택으로 구성되며 - 와; 상기 기판 위에 형성된 상기 적어도 하나의 격자 구조에 광을 조사(illumination)하는 단계와; 상기 기판 위에 형성된 상기 적어도 하나의 격자 구조로부터의 반사광을 측정하여 상기 형성된 격자 구조에 대한 광학 특성 트레이스를 생성하는 단계와; 그리고 상기 생성된 광학 특성 트레이스를 상기 타겟 광학 특성 트레이스와 비교하는 단계를 포함한다.

Description

반도체 제조 공정을 제어하기 위한 고수율의 분광 스케테로메트리측정을 사용하는 방법과 이를 구현하는 시스템{METHOD OF USING HIGH YIELDING SPECTRA SCATTEROMETRY MEASUREMENTS TO CONTROL SEMICONDUCTOR MANUFACTURING PROCESSES AND SYSTEMS FOR ACCOMPLISHING SAME}

본 발명은 일반적으로 반도체 제조 기술과 관련되고, 특히, 반도체 제조 공정을 제어하기 위한 고수율의 분광 스케테로메트리측정을 사용하는 방법과, 이를 구현하는 시스템에 관련된다.

반도체 산업에 있어서, 마이크로프로세서, 메모리 소자등과 같은 집적 회로 소자의 동작 속도를 증가시키기 위한 노력이 지속적으로 진행되고 있다. 이러한 진행은 점점더 빠른 속도로 동작하는 컴퓨터와 전자기기에 대한 소비자의 요구에 의해 가속화된다. 속도 증가에 대한 이러한 요구는 예컨대, 트랜지스터와 같은 반도체 소자 사이즈가 지속적으로 감소되는 결과를 낳는다. 즉, 전형적인 전계 효과 트랜지스터(FET)의 많은 구성요소들, 예를 들어, 채널 길이, 접합 깊이, 게이트 절연체 두께등이 감소된다. 예를 들어, 모든 다른 조건들이 동일할 때, 트랜지스터의 채널 길이가 감소함에 따라 트랜지스터는 더 빠르게 동작할 것이다. 따라서, 그러한 트랜지스터가 집적된 집적 회로 소자 뿐만 아니라 트랜지스터의 전반적인 속도를 증가시키기 위한 전형적인 트랜지스터 구성요소의 사이즈, 즉 스케일을 감소시키는 일정한 경향이 있다.

전형적으로, 집적 회로 소자는 반도체 기판 위에 형성된 수백 또는 수백만개의 트랜지스터로 구성된다. 배경 기술에 의하면, 도 1에 도시된 예시적인 전계 효과 트랜지스터(10)는 도핑된 실리콘으로 구성된 반도체 기판 또는 웨이퍼(11)의 표면(15) 위에 형성될 수 있다. 상기 기판(11)은 N-타입 또는 P-타입 불순물로 도핑될 수 있다. 트랜지스터(10)는 게이트 절연층(16) 위에 형성된 다결정체 실리콘(폴리실리콘) 게이트 전극(14)을 포함한다. 게이트 전극(14)과 게이트 절연층(16)은 유전체 측벽(sidewall) 스페이서(spacer)(20)에 의해 트랜지스터(10)의 도핑된 소스/드레인 영역(22)으로부터 분리될 수 있다. 트랜지스터(10)에 대한 소스/드레인 영역(22)은 예컨대, NMOS 소자에 대한 비소 또는 인, PMOS에 대한 붕소와 같은 불순물 원자를 기판(11)으로 유입시키는 하나 이상의 이온 주입 공정 수행에 의해 형성될 수 있다. 셸로우 트렌치 분리(STI: shallow trench isolation) 영역(18)은 다른 트랜지스터들(도시되지 않음)과 같은 이웃한 반도체 소자들로부터 트랜지스터(10)를 전기적으로 분리시키도록 할 수 있다. 부가적으로, 비록 도 1에 도시되지는 않았으나, 전형적인 집적 회로 소자는, 기판(11) 위에 형성된 다수의 절연 물질 층들에 위치하는 전도성 라인들과 전도성 컨택들 또는 비아들(vias)과 같은 다수의 전도성 배선들로 구성된다.

게이트 전극(14)은 트랜지스터(10)가 동작할 때 소자의 채널 길이(13)에 대략 일치하는 임계 치수(critical dimension)(12)(즉, 게이트 전극(14)의 폭(게이트 길이))을 가진다. 물론, 게이트 전극(14)의 임계 치수(12)는 현대 반도체 제조 공정에서 매우 정확하게 형성되어야 하는 피쳐의 일례에 불과하다. 다른 예들은, 전도성 라인, 후속적인 전도성 배선(전도성 라인 또는 접촉부 등)의 형성을 허용해주는 절연층들 내의 개구들을 포함하나 이에 한정되지 않는다.

예시적인 트랜지스터(10)를 형성하는 일 실시예적 공정 흐름이 여기에 설명된다. 먼저, 셸로우 트렌치 분리 영역(18)이 기판(11)에 트렌치들(18A)을 식각하고, 그후 그 트렌치들(18A)에 예컨대, 실리콘 산화물과 같은 적당한 절연 물질로 채워 넣음으로써 기판(11)에 형성된다. 다음으로, 게이트 절연층(16)은 트렌치 분리 영역(18) 사이의 기판(11)의 표면(15) 위에 형성된다.

게이트 절연층(16)은 다양한 물질로 구성될 수 있으나, 전형적으로 실리콘 산화물의 열적으로 성장된 층으로 구성된다. 따라서, 트랜지스터(10)의 게이트 전극(14)은 게이트 절연층(16) 위에 일반적으로 폴리실리콘인 게이트 전극 물질의 층을 형성하고, 알려진 포토리소그래피(photolithography)와 게이트 전극(14)을 정의하기 위한 식각 기술을 사용하여 게이트 전극의 층을 패터닝(patterning)한다. 게이트 전극(14)의 측벽(14A)은 바깥 쪽으로 극소량 플레어(flare)되는 경향이 있다. 물론, 수백만의 그러한 게이트 전극은 이 패터닝 공정 동안에 전체 기판(11)의 표면을 가로질러 형성된다. 그리고 소스/드레인 영역(22)과 측벽 스페이서(20)는 다양한 알려진 기술을 사용하여 형성된다. 부가적으로, 금속 실리사이드(silicide) 영역(도시되지 않음)은 게이트 전극(14)과 소스/드레인 영역(18) 위에 형성될 수 있다.

집적 회로 소자의 제조 후, 이 집적 회로 소자에 대해 그 작동성의 확인 및 동작 성능을 결정하기위해 여러가지 전기적 테스트가 행해진다. 예컨대, 마이크로프로세서와 같은 집적 회로 제품들의 동작 성능은, 모든 집적 회로 생산품이 동일한 공정 단계로 제조되도록 하는 노력에도 불구하고 상당히 다양할 수 있다. 예를 들어, 마이크로프로세서의 동작 주파수는 주어진 범위를 넘어서 변화할 수 있다. 많은 인자들, 또는 다양한 인자들 간의 상호 연관성이 그러한 변화의 원인일 수 있고, 그러한 원인은 결정하기 어려울 것이다. 집적 회로 소자의 성능 수준에 있어서의 변화는 다양한 이유로 문제가 될 수 있다. 예를 들어, 적어도 마이크로프로세서의 경우에, 판매시장에서 저성능의 프로세서가 좀더 낮은 가격에 판매되는 반면, 고성능의 프로세서는 좀더 높은 가격에 판매되는 경향이 있다. 따라서, 모든 다른 조건들이 동일하다면, 마이크로프로세서 제조자는 가능한한 많은 고성능의 마이크로프로세서들을 생산할 수 있기를 원할 것이다. 다시 말해서, 집적 회로 제조자는 생산 디자인과 제조 툴(tool)이 허용하는 가장 높은 성능 수준에서 일관되고 신뢰성 있게 집적 회로 소자를 대량 생산할 수 있기를 원할 것이다.

본 발명은 앞서 언급된 일부 또는 전부의 문제를 해결할 수 있거나, 적어도 감소시킬 수 있는 방법과 시스템에 관한 것이다.

본 발명은 일반적으로 반도체 제조 공정을 제어하는 고수율의 분광 스케테로메트리측정을 사용하는 방법 및 이를 위한 시스템에 관한 것이다. 구체적인 일 실시예로서, 본 방법은 복수의 게이트 스택으로 구성된 격자 구조의 적어도 하나의 타겟 광학 특성 트레이스로 구성된 라이브러리를 제공하는 단계- 여기서, 상기 타겟 광학 특성 트레이스는 적어도 하나의 바람직한 전기적 성능 특성을 가지는 반도체 소자에 대응하며-와, 그 위에 형성된 적어도 하나의 격자 구조를 가지는 기판을 제공하는 단계- 여기서, 상기 형성된 격자 구조는 복수의 게이트 스택으로 구성되며-와, 상기 기판 위에 형성된 상기 적어도 하나의 격자 구조에 방사하는 단계와, 상기 형성된 격자 구조에 대한 광학 특성 트레이스를 발생시키는 상기 기판 위에 형성된 상기 적어도 하나의 격자 구조의 반사된 광을 측정하는 단계와, 상기 발생된 광학 특성 트레이스를 상기 타겟 광학 특성 트레이스와 비교하는 단계를 포함한다.

구체적인 다른 실시예로서, 그 시스템은 기판(38) 위에 형성된 적어도 하나의 격자 구조(50)-이 구조는 복수의 게이트 스택(30)으로 구성되며-에 대한 광학 특성 트레이스를 발생시키는 스케테로메트리툴(74)과, 복수의 게이트 스택으로 구성된 격자 구조의 상기 발생된 광학 특성 트레이스-상기 타겟 광학 특성 트레이스는 적어도 하나의 바람직한 전기적 수행 특성을 가지는 반도체 소자에 대응하며-와 비교하는 제어기(78)로 구성된다.

본원 발명에 따른 반도체 제조 공정을 제어하는 고수율의 분광 스케테로메트리측정을 사용하는 방법 및 이를 구현하는 시스템은 생산 디자인과 제조 툴(tool)이 허용하는 가장 높은 성능 수준에서 일관되고 신뢰성 있게 집적 회로 소자를 대량 생산할 수 있게 해준다.

도 1은 종래 기술에 의한 트랜지스터의 단면도이다.
도 2는 실시예로서 게이트 스택의 단면도이다.
도 3A-3B는 예시적인 게이트 스택을 형성하는 예시적인 공정 흐름을 도시한다.
도 4A-4B는 본 발명의 일 양상에 따른, 복수의 게이트 스택들로 구성된 격자 구조와, 그리고 그러한 격자 구조들에 광을 조사(illuminate)하기 위한 스케테로메트리 툴을 도시한다.
도 5는 본 발명의 일 실시예에 따른 예시적인 타겟의 광학 특성 트레이스에 대한 실시예를 도시한다.
도 6은 본 발명의 일 실시예에 따른 시스템의 구체적인 실시예를 도시한다.

본 발명의 구체적인 실시예는 이하에서 설명된다. 명료성을 위해, 실제 구현되는 모든 형태들을 상세한 설명에서 기술하지는 않았다. 물론 임의의 실제적인 구체화 단계에 있어서, 수많은 구체적인 실행 결정들은 시스템 관련, 사업 관련 제약에 따라 개발자들의 구체적 목적을 성취하기 위해 정해져야 하며, 실시마다 변경될 수 있다. 더욱이, 그러한 개발 노력은 복잡하고 시간 소비가 따르나, 개시된 내용을 정독한 당업자에게는 일상적인 작업에 지나지 않음을 이해할 수 있을 것이다.

본 발명은 첨부된 도면을 참조하여 설명될 것이다. 비록 도면에는 반도체 소자의 다양한 영역과 구조들이 매우 정교하고, 샤프한 구조와 프로파일로 도시되었으나, 그 기술에 대한 당업자는 실제로 이러한 영역과 구조가 도면에 나타난 바와 같이 정교하지는 않다는 것을 이해할 것이다. 게다가, 도면에 도시된 다양한 피쳐와 도핑된 영역의 상대적인 사이즈는, 제조된 소자의 이러한 피쳐 또는 영역의 사이즈와 비교하여 확대되거나 축소될 수 있다. 그럼에도 불구하고, 첨부된 도면은 본 발명의 구체적인 예를 설명하기 위해 포함된다. 여기서 사용되는 단어와 어구는 관련된 기술에 있어 당업자가 이해하는 단어 및 어구와 일치된 의미를 가지도록 이해되고 해석되어야 한다. 용어 또는 어구의 특별한 정의 즉, 그 기술에 있어 당업자에 의해 이해되는 일반적이고 관습적인 의미와 구분되는 정의는 여기서의 용어 또는 어구의 일관된 사용에 의해 함축하고자 하지 않는다. 용어 또는 어구는 특별한 의미 즉, 기술된 당업자에 의해 이해되는 이상의 의미를 가지도록 확장될 때, 그러한 특별한 정의는 직접적이고 뚜렷하게 그 용어와 어구의 특별한 정의를 제공하는 정의 방식으로 발명의 상세한 설명에 언급될 것이다.

일반적으로 본 발명은 반도체 제조 기술과 관련되고, 특히, 반도체 제조 공정을 제어하는 고수율의 분광 스케테로메트리측정을 사용하는 방법과, 이와 같은 시스템에 관한 것이다. 본 출원서를 정독한 그 기술분야의 당업자에게는 명백한 바와같이, 본 방법은 예컨대, NMOS, PMOS, CMOS 등(오로지 이에만 한정되는 것은 아님)과 같이 다양한 기술에 적합하고, 논리 소자, 메모리 소자 등을 포함하는 다양한 소자에 쉽게 적용가능하다.

도 2는 예시적인 게이트 스택(30)의 확대도를 도시한 것이다. 도시된 바와 같이, 게이트 스택(30)은 반도체 기판 또는 웨이퍼(38) 위에 형성된 게이트 전극(32)과 게이트 절연층(34)으로 구성된다. 게이트 전극(32)은 측벽들(36)과 상부 표면(40)을 가진다. 게이트 전극(32)은 두께(42)를 가지고, 게이트 절연층(34)은 두께(44)를 가진다. 게이트 전극(32)은 임계 치수(46)로 정의된다. 게이트 전극(32)의 프로파일은 제조 공정 동안 측벽(36)에 약간의 테이퍼링(tapering)이 있기 때문에 사다리꼴의 단면도를 가지는 것으로 도시된다. 즉, 게이트 전극(32)의 측벽(36)은 각도(48)로 나타낸 바와 같이, 게이트 전극(32)을 형성하는데 사용되는 식각 공정의 특성에 따라 기판(38)의 표면(38A)에 수직인 선에 대해 2-3도의 각도로 약간 테이퍼(taper)진다. 이상적으로, 측벽(36)은 본질적으로 테이퍼를 갖지 않으나, 현재의 식각 공정에서는 쉽게 그리고 반복적으로 그러한 이상적인 구조를 생산할 수 없다. 몇몇 실시예에 있어서, 비록 그 구조가 첨부된 도면에 도시되지는 않았으나, 최종적으로 금속 실리사이드 층은 게이트 전극(32) 위에 형성될 것이다.

게이트 전극(32)과 게이트 절연층(34)은 다양한 물질로 구성될 수 있고, 이는 다양한 알려진 공정 기술을 이용하여 형성될 수 있다. 구체적인 일 실시예로서, 게이트 절연층(34)은 대략 1.5-5nm 범위의 두께(44)를 가지는 실리콘 산화물의 열적으로 성장된 층으로 구성되고, 게이트 전극(32)은 도핑된 폴리실리콘으로 구성되며, 이는 대략 150-400nm 범위의 두께(42)를 가진다.

일반적으로, 게이트 스택(30)의 하나 이상의 특성은 결과적인 집적 회로 소자의 성능에 큰 영향을 줄 수 있다. 예를 들어, 임계 치수(46)는 소자 성능 수준을 결정하는 매우 중요한 인자이다. 따라서, 게이트 전극(32)의 임계 치수(46)를 제어하는 것은 매우 주의를 기울여야 한다. 그러나, 완성된 게이트 스택(30)은, 소자의 성능에 영향을 주는 게이트 스택(30)의 많은 변수들 또는 특성들에 영향을 줄 수 있다.예를 들어, 게이트 스택(30)을 형성하기 위한 전형적인 공정 흐름이 도 3A-3B를 참조하여 설명될 것이다. 도 3A-3B에 도시된 바와 같이, 트렌치 분리 영역(31)이 기판(38)에 형성된다. 그후, 게이트 절연층(34)이 퍼니스(furnace)에서 열적으로 성장될 것이고, 화학 증기 증착("CVD") 공정을 사용하여 폴리실리콘 층(33)이 게이트 절연층(34) 위에 증착될 것이다. 폴리실리콘 층(33)은 적절한 도펀트(dopant) 물질, 즉 NMOS 소자에 대해서는 N-타입 도펀트, PMOS 소자에 대해서는 P-타입 도펀트로 도핑될 것이다. 이는, 폴리실리콘 층(33)이 형성된 후 이온 주입 공정을 수행하거나 또는 폴리실리콘 층(33)을 형성하도록 수행되는 증착 공정 동안에 적절한 도펀트 물질을 유입시킴으로써 이루어진다. 그후, 일부 경우에는, 예를 들어 실리콘 질화물로 구성된 ARC 또는 BARC 층이라 불리는 반사 방지 코팅층(anti-reflective coating layer)(35)이, 화학 기상 증착(CVD: chemical vapor deposition) 공정과 같은 증착 공정에 의해 폴리실리콘 층(33) 위에 형성된다. 그후, 포토리지스트 피쳐들(39)로 구성된 패턴된(patterned) 포토리지스트층(37)은 알려진 포토리소그래피(photolithography) 방법들 및 장비들을 사용하여, 반사 방지 코팅층(35)(또는 ARC 층(33)이 존재하지 않는 경우 폴리실리콘 층(33)) 위에 형성될 수 있다. 그후, 포토리지스트(37)의 패턴된 층을 마스크로서 사용하여 하나 이상의 식각 공정이 수행되어, 도 3B에 도시된 바와 같이, 복수의 게이트 스택(30)이 정의될 수 있다. 예를 들어, 첫번째로, 시간이 맞춰진 이방성 식각 공정이 폴리실리콘 층(33) 두께의 대략 75%를 식각하는데 사용될 수 있다. 그후, 두 번째로, 그 특성상 상당한 이방성을 띄는 마지막 포인트 식각 공정은, 폴리실리콘 층(33)의 남겨진 부분을 제거하기 위해 사용된다. 두 번째 식각 공정은 게이트 절연층(34)의 무결성(integrity)을 보증하기 위해, 게이트 절연층(34)을 구성하는 물질에 대하여 선택될 수 있다.

앞서 언급한 바로부터, 다양한 공정 단계가 종종 집적 회로 소자에 대한 게이트 스택(30)을 형성하도록 수행된다는 것을 이해할 수 있다. 공정 단계들이 게이트 스택(30)의 결과적인 특성들에 영향을 줄 수 있으며, 게이트 스택의 특성들이 완성된 집적 회로 소자의 최종 성능에 영향을 줄 수 있다는 점에서, 공정 단계들은 어느 정도 상호연관된다. 예를 들어, 게이트 절연층(34)의 두께(44)와 게이트 전극(32)의 두께(42)는 그러한 구성요소들을 형성하는데 사용되는 공정의 특성에 따라 변경될 수 있다. 게이트 전극(32) 전반의 도핑 레벨의 분포뿐만 아니라 게이트 전극(32) 내부의 도핑 레벨은, 불순물이 게이트 전극(32)을 통해 유입된 방식 및 후속적인 공정 동작들에서의 게이트 전극(32)의 가열로 인하여 변할 수 있다. ARC 층(35)의 두께(만약 사용된다면) 또한 게이트 스택(30)의 형성에 영향을 줄 수 있다. 예를 들어, ARC 층(35)을 형성하는데 사용되는 증착 공정의 온도는 실제로 폴리실리콘 층(33) 내부에 원하지 않는 불순물 이동을 야기시킬 수 있다. 패턴된 포토리지스트층(37)의 품질은 바람직한 임계 치수(46)와 프로파일로 게이트 전극(32)을 형성하는데에 영향을 줄 수 있다. 마지막으로, 식각 공정에 있어서의 변화는 게이트 전극의 플레어링(flaring) 또는 언더커팅(undercutting)과 같은 문제를 야기할 수 있다.

게이트 스택(30)의 구조, 특성 그리고/또는 품질에 영향을 줄 수 있는 가능한 모든 상호연관된 인자들의 결과로, 최종적인 목적을 달성하기 위하여, 즉, 향상된 소자 성능 특성들을 가진 집적 회로 소자들의 수율을 증가시키기 위하여, 게이트 스택(30)의 어떤 인자 또는 인자들의 조합이 제어될 필요가 있는지를 결정하기가 어렵다. 본 명세서에서 사용되는 용어 "게이트 스택"은 적어도 하나의 게이트 절연층(34)과 게이트 전극(32)으로 구성되는 것으로 이해되어야 할 것이다. 그러나, 몇몇 경우에 있어서, 게이트 스택은 예컨대, ARC 층과 같은 부가적인 구조를 포함할 수 있다. 본 발명에 따르면, 증가된 소자 성능 특성들을 보여주는 게이트 스택(30)을 대표하는 타겟 광학 특성 트레이스를 확립하기 위하여, 스케테로메트리(scatterometry) 기술 및 생산 소자의 전기적 데이터가 사용된다. 이러한 타겟 광학 특성 트레이스는 다양한 목적들을 위해 사용되는 바, 예를 들어, 결과적인 게이트 스택(30)의 광학 특성 트레이스가 타겟 광학 특성 트레이스에 일치 또는 근접하게 매치되게끔, 후속적으로 처리되는 기판 위에 게이트 스택(30)을 형성하기 위하여 사용되는 공정들을 변경하거나 제어하기 위해 사용된다. 그러한 타겟 광학 특성 트레이스의 또 다른 사용 예는 성능 특성을 향상시키기 위해 어떤 공정 동작(또는 파라미터)이 조정될 필요가 있는지를 결정하는 것이다. 그러한 정보는 또한 타겟 광학 특성 트레이스로부터 벗어난 게이트 스택(30) 구조들을 검출하기 위해, 그리고 만약 적절하고 가능하다면, 그 문제를 교정하기 위한 보정 동작을 행하는데 사용될 수 있다.

일 실시예로서, 도 4A-4B에 도시된 바와 같이, 본 발명은 격자 구조(50)를 정의하기 위한 복수의 게이트 스택(30)을 형성하는 것과 연관된다. 격자 구조(50)를 구성하는 게이트 스택(30)은 피치(pitch)(26)를 가지며, 일 실시예로서, 대략 400-1000nm로 변화한다. 격자 구조(50)는 웨이퍼(38)의 스크라이브 라인(scribe line)에 형성될 수 있으며, 격자 구조(50)는 게이트 스택(30)이 웨이퍼(38) 위에 생산 소자로서 형성되는 것과 동시에 형성될 수 있다. 복수의 그러한 격자 구조(50)는 웨이퍼(38)의 표면에 걸쳐 다양한 위치에 형성될 수 있다. 구조상 집적 회로 소자의 타입에 따라, 그리고/또는 설계적 선택사항으로서, 격자 구조(들)(50)는 실제 생산 집적 회로 소자의 일부분일 수 있는 게이트 스택(30)으로 구성될 수 있다. 예를 들어, 메모리 소자에 있어서, 격자 구조(50)를 구성하는 게이트 스택(30)은 완전한 메모리 소자의 일부분인 게이트 스택(30)이 될 수 있다. 대부분 격자 구조(50)는 웨이퍼(38)의 스크라이브 라인으로 형성되고, 이는 실제 생산 소자 위에 형성된 대표적인 게이트 스택(30)으로 여겨진다. 격자 구조(50)의 사이즈, 형상 및 배치는 설계에 따라 변경될 수 있다. 예를 들어, 격자 구조(50)는 대략 100μm ×120μm의 치수를 가지는 영역에 형성될 수 있고, 이는 대략 500-1500 개의 게이트 스택(30)(이 개수는 선택된 피치에 의존한다)으로 구성될 수 있다.

또한 도 4A에 도시된 예시적인 스케테로메트리툴(74)은 광원(73)과 검출기(75)로 구성된다. 처음에, 게이트 스택(30)이 형성된 후 격자 구조(50)의 광학 특성 트레이스가 생성될 수 있다. 각각의 복수의 격자 구조(50)에 대한 복수의 광학 특성 트레이스는 하나 이상의 웨이퍼로부터 생성될 수 있다. 그후, 부가적인 공정 동작이 웨이퍼(38)의 생산 다이 영역에 있어서 집적 회로 소자의 형성을 완성하기 위해 수행될 수 있다. 그후, 완성된 소자의 다양한 전기적 수행 특성을 결정하기 위하여 완성된 집적 회로 소자에 대해 다양한 전기적 테스트들이 실행될 수 있다. 예를 들어, 완성된 소자에 대해 유도 전류(I_d,Sat) 또는 동작 주파수와 같은 파라미터가 결정될 수 있다. 최종적으로, 전기적 테스트 데이터로 표시되는 개선된 소자 성능 특성과 상관되는 타겟 광학 특성 트레이스를 결정하기 위하여, 격자 구조들(50)의 광학 특성 트레이스들이 전기적 테스트 데이터와 상관(correlation)될 것이다. 즉, 도 5에 도시된 바와 같은 예시적인 타겟 광학 특성 트레이스(60)를 정의하기 위하여, 바람직한 개선된 성능 특성(예를 들어, 최고 동작 주파수)을 보여주는 완성된 소자와 관련된 트레이스 또는 광학 특성 트레이스가 결정될 수 있다. 타겟 광학 특성 트레이스(60)는 파장 또는 입사각에 대한 광 세기의 플롯(plot)이 될 것이다. 광학 특성 트레이스와 테스트 데이터 간의 이러한 상호 연관성은 알려진 통계적 분석 기법들을 이용하여 확립될 수 있다.

도 5에 도시된 바와 같이, 타겟 광학 특성 트레이스(60)는 상대적으로 가파른(sharp) 피크(peak)(62) 또는 상향 피크들(62, 24)의 조합과 같이 쉽게 인식될 수 있는 어떤 특성을 나타낼 수 있다. 물론, 도 5에 도시된 타겟 광학 특성 트레이스(60)은 사실상 예시적이며, 실제 이 타겟 광학 특성 트레이스(60)의 형상은 예컨대, 게이트 스택(30)의 사이즈 또는 구성요소, 구조상 소자의 타입 등과 같은 다양한 인자에 따라 변화할 수 있음을 이해해야 한다. 전기적 테스트 데이터와 상호연관되는 타겟 광학 특성 트레이스(60)을 사용하여, 게이트 스택(30)을 형성하는데 사용되는 다양한 공정 단계와 물질 사이의 알려지지 않은 많은 변화와 상호관계가, 동일하거나 또는 매우 근접하게 매치되는 타겟 광학 특성 트레이스(60)의 게이트 특성을 나타내는 게이트 스택(30)을 생산하는 것에 의해 설명될 수 있다. 즉, 초점은 최종 목적의 향상된 수행 특성을 나타내는 소자의 수율을 증가시키는 것-과 그 기준에 반하는 모든 공정 변화 또는 변형을 측정하는데 있다. 물론, 타겟 광학 특성 트레이스(60)를 생성하는 광학 특성 트레이스와 상호연관되는 특별한 전기적 특성은 구조상 소자에 따라 변화할 수 있다. 따라서, 특별한 전기적 특성은 그러한 제한이 첨부된 특허청구범위에서 명확히 특정되지 않았다면 본 발명의 제한요소로 생각되어서는 안된다.

다른 실시예로서, 타겟 광학 특성 트레이스(60)는, 특정 공정 파라미터의 변형이 타겟 광학 특성 트레이스(60)에 접근하는 생성된 스케테로메트릭(scatterometric) 트레이스를 가지는 게이트 스택(30)의 생산에 미치는 영향을 결정하는 다양한 공학 실험(engineering experiment)들에 사용될 수 있다. 예를 들어, 그러한 공학 실험들은 검토중인 공정 변화가 타겟 광학 특성 트레이스(60)의 피크(62) 높이에 변화를 줄 것인지 또는 피크(62, 64) 사이의 관계를 제거하거나 감소시킬 것인지에 초점이 맞춰질 것이다. 요컨대, 모든 공학 실험이 타겟 광학 특성 트레이스(60)에 대비하여 측정될 것이다. 왜냐하면, 이것이 개선된 성능 특성을 나타내는 완성된 소자를 대표하기 때문이다.

또 다른 실시예로서, 본 발명의 타겟 광학 특성 트레이스(60)은 집적 회로 소자의 제조에서 행해지는 보정 행위를 결정하는데 사용된다. 앞서 언급한 바와 같이, 집적 회로 소자의 제조는 예컨대, 증착 툴, 식각 툴, 이온 주입 툴 등과 같은 매우 복잡한 공정 툴과 연관되는 많은 공정 단계와 관련된다. 이러한 공정을 제어하는 많은 노력에도 불구하고, 바람직하지 않은 공정 변화가 계속하여 발생될 것이다. 그 결과, 형성된 게이트 스택(30)의 특성은, 예컨대, 게이트 전극(32)의 프로파일 또는 임계 치수가 변화할 수 있고, 게이트 전극(32) 또는 게이트 절연층(34)의 두께가 변화할 수 있는 것 등과 같이 어느 정도로 변화하는 경향이 있을 것이다. 그러한 게이트 스택(30)으로 구성된 격자 구조(50)의 광학 특성 트레이스를 발생시키고, 발생된 광학 특성 트레이스를 타겟 광학 특성 트레이스(60)와 비교하는 것에 의하면, 제조 시 게이트 스택(30)은 낮은 실행 레벨을 나타내는 집적 회로 소자를 생산할 것이 명백하다. 몇몇 상황에서, 교정 동작(corrective action)이 행해질 수 있다. 예를 들어, 게이트 스택(30)에 대해 생성된 트레이스는, 게이트 전극(32)의 임계 치수(46)가 바람직한 치수보다 크기 때문에 타겟 광학 특성 트레이스(60)와 매치되지 않을 수 있다. 타겟 광학 특성 트레이스(60)로부터 이탈된 원인에 상관없이, 최종 소자의 소스/드레인 영역들을 형성하기 위해 사용된 이온 주입 공정들의 하나 이상의 파라미터들이, 그 파라미터들이 변경되지 않은 경우 표준 이하의 소자가 되는 것을 보상하기 위하여, 변경될 수 있다. 예를 들어, 성능 수준을 증가시키기 위하여, 그러한 소자에 대한 주입량(implant dose)이 증가될 것이다.

본 발명의 구체적인 일 실시예로서 사용될 수 있는 예시적인 시스템(70)이 도 6에서 보여진다. 그 시스템(70)은 스케테로메트리툴(74), 공정 툴(76)과 제어기(78)로 구성된다. 도 6에 나타낸 바와 같이, 웨이퍼(38)는 복수의 게이트 스택(30)으로 구성된 게이트 격자(50)를 가지는 하나 이상의 웨이퍼(38)를 대표한다. 대표적인 웨이퍼(38)는 공정 툴(76)에 있어서 부가적인 공정을 거쳐야 한다. 공정 툴(76)은 예컨대, 이온 주입 툴, 식각 툴, 증착 툴, 퍼니스(furnace) 등과 같은 반도체 제조 동작에서 일반적으로 발견되는 임의의 타입의 공정 툴이 될 수 있다.

다양한 스케테로메트리툴(74) (예컨대, 소위 2θ-타입 시스템과 렌즈-타입 스케테로메트리툴)이 본 발명에 사용될 수 있다. 스케테로메트리툴(74)은 소정 실행 방식에 따라, 백광, 몇몇 다른 파장 또는 파장들의 조합을 사용할 수 있다. 전형적으로, 스케테로메트리툴(74)은 넓은 분광 성분들을 가지는 입사 빔을 발생시키고, 광의 강도는 파장에서의 변화와 비교하여 천천히 변화한다. 광의 입사각은 또한 소정의 실행 방식에 따라 변화할 수 있다. 스케테로메트리툴(74)에 의해 발생된 광학 특성 트레이스는 광 세기를 파장에 비교하거나(백광에 대해서는, 고정 각도 타입의 스케테로메트리툴) 또는 광 세기를 입사각에 비교하는데(단일 광 소스를 사용하는 각도 분해 시스템에 대한) 기초할 수 있다.

스케테로메트리툴(74)는 특정 실시에 따라, 롯트(lot) 내의 주어진 웨이퍼 위의 하나 이상의 격자 구조(50)를 측정할 수 있고, 그 롯트 내의 각각의 격자 구조(50)에 대한 광학 특성 트레이스를 발생시킬 수 있다. 더욱이, 격자 구조(50)의 샘플로부터의 광학 특성 트레이스는 평균되거나 그렇지 않으면 통계적으로 분석될 수 있다. 스케테로메트리툴(74)(또는 예컨대, 제어기(78)와 같은, 제조 공장 내에 상주하는 몇몇 다른 제어기)는 발생된 광학 특성 트레이스 (개별적이거나 또는 평균적인 광학 특성 트레이스)를 타겟 광학 특성 트레이스(60)와 비교한다. 발생된 광학 특성 트레이스와 타겟 광학 특성 트레이스(60) 간의 비교는 예컨대, 평균 자승 오차(mean square error)와 같은 알려진 분석 기술을 사용하여 만들어질 수 있다. 발생된 광학 특성 트레이스가 타겟 광학 특성 트레이스(60)에 근접하게 일치하거나 또는 매치되면, 제어기(78)는 이 사실을 기록할 수 있으며, 만약 바람직하다면, 확인 메시지를 관리 컴퓨터 또는 오퍼레이터에 발송할 수 있다. 만약 격자 구조(50)에 대한 측정된 광학 특성 트레이스 간에 상당한 격차가 있다면, 제어기(78)는 다양한 조치를 취할 것이다. 예를 들어, 제어기(78)는 좀더 낮은 성능의 집적 회로 소자를 생산하기 쉬운 웨이퍼로서, 대상 웨이퍼(38) 또는 웨이퍼(38)의 롯트를 식별할 수 있다. 제어기(78)는 또한 표준 이하의 웨이퍼를 식별했다는 통지(notification)를 관리 컴퓨터 또는 관리자에게 발송할 수 있다. 제어기(78)는 또한, 발생된 광학 특성 트레이스와 타겟 광학 특성 트레이스(60)를 비교하여 결정된 것과 같은 게이트 스택(30)의 결함을 보상하기 위하여, 공정 툴(76)에서 식별된 웨이퍼들(38)상에 수행될 공정 동작의 하나 이상의 파라미터를 수정라는 명령을 공정 툴(76)에 발송할 수 있다.

본 명세서에 기술된 방법들이 조정이 보장됨을 나타내는 경우, 제어식들이 공정 툴(76)의 동작 레시피(operating recipe)를 조정하는데 사용될 수 있다. 이 제어식들은 일반적으로 알려진 선형 또는 비선형 기법들을 사용하여 실험적으로(empirically) 만들어질 수 있다. 제어기(78)는 식별된 표준 이하의 웨이퍼의 하나 이상의 공정 동작들을 수행하는 데에 사용되는 공정 툴(76)의 동작 레시피를 자동적으로 제어한다.

예시된 실시예들에서, 제어기(78)는 여기서 설명된 기능을 실행하기 위한 소프트웨어로 프로그램된 컴퓨터이다. 더욱이, 제어기(78)에 대해 설명된 기능은 시스템 전반에 분포된 하나 이상의 제어기에 의해 수행될 수 있다. 예를 들어, 제어기(78)은 반도체 제조 시설의 전부 또는 일부분을 통해 공정 동작을 제어하는데 사용되는 공장(fab) 레벨의 제어기가 될 수 있다. 대체적으로, 제어기(78)은 단지 제조 설비의 일부분들 또는 셀들을 제어하는 더 낮은 레벨의 컴퓨터가 될 수 있다. 더욱이, 제어기(78)는 스탠드-얼론(stand alone) 소자가 될 수 있거나, 공정 툴(76)에 속할 수 있다. 그러나 그 기술에 있어 일반적인 지식을 가진 당업자에 의해 인지될 수 있는 것과 같이, 특정 기능을 실행하기 위해 설계된 하드웨어 제어기(도시되지 않음)가 사용될 수 있다.

본 발명 일부분 및 대응하는 상세한 설명은 소프트웨어 또는, 컴퓨터 메모리 내에서 데이터 비트들의 동작에 대한 알고리즘과 심볼 표현에 의해 제공된다. 이들 설명과 표현은 이 기술분야의 당업자들이 이 기술분야의 다른 당업자들에게 그들의 연구 내용을 효율적으로 전달하기 위한 것이다. 알고리즘은, 이 용어가 본원에서 사용될 때와 일반적으로 사용될 때, 원하는 결과에 이르는 단계들의 일관성 있는 시퀀스라고 생각된다. 상기 단계들은 물리량의 물리적 조작을 필요로 하는 것들이다. 보통, 반드시 그런 것은 아니지만, 이 물리량은 저장, 전송, 결합, 비교 및 기타 방법으로 처리될 수 있는 광, 전기 또는 자기 신호의 형태를 취한다. 원칙적으로 공통-사용의 이유로, 이들 신호들을 비트, 값, 요소, 심볼, 문자, 용어, 번호, 또는 이와 같은 것으로 지칭하는 것이 때때로 편리하다.

그러나, 이들 및 유사한 용어들 모두는 적절한 물리량과 관련된 것이며, 단지 이 물리량에 적용된 편리한 라벨일 뿐임을 명심해야 한다. 특정하게 다른 규정이 없는 한 즉, 논의로부터 명백할 때, " 처리" 또는 " 컴퓨팅(computing)" 또는 "계산" 또는 " 결정" 또는 " 디스플레이" 또는 이와 유사한 용어들은 상기 컴퓨터 시스템의 레지스터 및 메모리내의 물리, 전기량으로 나타낸 데이터를, 컴퓨터 시스템 메모리 또는 레지스터 또는 다른 이러한 정보 저장, 전송 또는 디스플레이 장치내의 물리량으로 유사하게 나타낸 다른 데이터로 조작 및 변환시키는 컴퓨터 시스템 또는, 유사한 전기적 컴퓨팅 장치의 동작 및 처리를 나타낸다.

설명된 상기 제어기(78)의 기능을 수행할 수 있는 예시적인 소프트웨어 시스템은 KLA-텐코 사(KLA-Tencor, Inc)에 의해 제공된 촉매 시스템(Catalyst system)이다. 상기 촉매 시스템은 국제 반도체 설비 및 물질(Semiconductor Equipment and Materials International)(SEMI) 컴퓨터 집적 제조(Computer Integrated Manufacturing)(CIM) 체제 호환 시스템 기술들을 이용하며, 진보된 공정 제어(APC) 체제를 기초로 한다. CIM(SEMI E81-0699 -CIM 체제 도메인 구조에 대한 가 사양) 및 APC(SEMI E93-0999 - CIM 체제 진보된 공정 제어 성분에 대한 가 사양) 사양은 SEMI로부터 공개적으로 이용가능하다.

본 발명은 일반적으로 반도체 제조 공정을 제어하는 고수율의 분광 스케테로메트리측정법을 사용하는 방법과, 이와 같은 시스템에 관한 것이다. 구체적인 일 실시예로서, 그 방법은 복수의 게이트 스택으로 구성된 격자 구조의 적어도 하나의 타겟 광학 특성 트레이스로 구성된 라이브러리를 제공하고, 타겟 광학 특성 트레이스는 적어도 하나의 바람직한 전기적 성능 특성을 가지는 반도체 소자에 대응하는 것과, 그 위에 형성된 적어도 하나의 격자 구조를 가지는 기판을 제공하고, 형성된 격자 구조는 복수의 게이트 스택으로 구성되는 것과, 기판 위에 형성된 적어도 하나의 격자 구조에 광을 조사하는 것과, 기판 위에 형성된 적어도 하나의 격자 구조의 반사된 광을 측정하여 형성된 격자 구조에 대한 광학 특성 트레이스를 발생시키는 것과, 발생된 광학 특성 트레이스를 타겟 광학 특성 트레이스와 비교하는 것으로 이루어진다.

본 발명은 또한 여기서 설명된 예시적인 방법을 수행하기 위한 다양한 시스템에 관한 것이다. 일 실시예에 있어서, 시스템(70)은 스케테로메트리툴(74), 공정 툴(76)과 제어기(78)로 구성된다. 스케테로메트리툴(74)은 복수의 게이트 스택(30)으로 구성되는 격자 구조(50)의 스케테로미트릭 측정을 만들고, 격자구조(50)에 대한 광학 특성 트레이스를 발생시키기에 적합하다. 스케테로메트리툴(74)은 발생된 광학 특성 트레이스를 반도체 소자에 대한 전기적 테스트 데이터에 기초하여 결정한 타겟 광학 특성 트레이스와 비교하여 심층적으로 사용될 수 있다. 만약 발생된 트레이스와 타겟 광학 특성 트레이스 간에 격차가 존재한다면, 제어기(78)는 결함이 있거나 또는 표준 이하의 게이트 스택(30)으로 구성된 기판 위에서 수행되는 하나 이상의 공정의 하나 이상의 파라미터를 제어하는데 사용될 것이다.

본 발명을 사용하여, 현대 집적 회로 제조 설비에 있어서 더욱 나은 공정 제어가 이루어질 수 있다. 부가적으로, 본 발명은 소자 성능을 향상시키고 생산 수율을 증가시켜, 집적 회로 소자에서 사용되는 게이트 스택의 더욱 상세한 정보를 이용할 수 있게 된다.

상기 개시된 특정 실시예들은 단지 예시적인 것으로서, 본 발명은 상이하나개시된 내용을 정독한 당업자에게는 명백히 균등한 방식으로 변경되거나 실행될 수 있다. 예컨대, 상기 개시된 공정 단계들은 다른 순서로 수행될 수 있다. 더욱이, 이하 청구항에서 기술된 것을 제외하고 여기 보여진 구조 또는 설계에 대한 상세한 설명에 제한되지 않는다. 그에 따라 상기 구체화된 상세한 설명은 변경되거나 수정될 수 있고 그러한 변경은 본 발명의 사상과 범위 내에 있다는 것은 명백하다. 따라서 보호범위는 이하의 청구범위에 개시되어 있다.

본원 발명은 반도체 제조 기술분야는 물론 기타 기술 분야에서의 소자 성능 향상 및 생산 수율을 증가시키는데 효과적으로 적용될 수 있다.

30: 게이트 스택
32: 게이트 전극
34: 게이트 절연층
36: 측벽
38: 웨이퍼
50: 격자구조

Claims

복수의 게이트 스택으로 구성된 격자 구조의 적어도 하나의 타겟 광학 특성 트레이스(target optical characteristic trace)를 포함하는 라이브러리를 제공하는 단계 - 여기서 상기 타겟 광학 특성 트레이스는 반도체 디바이스의 적어도 하나의 전기적 성능 특성과 관계하며 - 와;
위에 적어도 하나의 격자 구조가 형성된 기판을 제공하는 단계 - 여기서, 상기 형성된 격자 구조는 복수의 게이트 스택으로 구성되며 - 와;
상기 기판 위에 형성된 상기 적어도 하나의 격자 구조에 광을 조사(illumination)하는 단계와;
상기 기판 위에 형성된 상기 적어도 하나의 격자 구조로부터의 반사광을 측정하여 상기 형성된 격자 구조에 대한 광학 특성 트레이스를 생성하는 단계와; 그리고
상기 생성된 광학 특성 트레이스를 상기 타겟 광학 특성 트레이스와 비교하는 단계를 포함하는 것을 특징으로 하는 방법.
제 1 항에 있어서,
상기 복수의 게이트 스택으로 구성된 격자 구조의 적어도 하나의 타겟 광학 특성 트레이스(target optical characteristic trace)를 포함하는 라이브러리를 제공하는 단계 - 여기서 상기 타겟 광학 특성 트레이스는 반도체 디바이스의 적어도 하나의 전기적 성능 특성과 관계하며 - 는
복수의 게이트 스택으로 구성된 복수의 격자 구조에 대한 복수의 광학 특성 트레이스를 생성하는 단계와;
적어도 하나의 반도체 디바이스에 대한 전기적 테스트 데이터를 생성하는 단계와; 그리고
적어도 하나의 바람직한 전기적 성능 특성을 가지는 반도체 디바이스에 대응하는 타겟 광학 특성 트레이스를 결정하기 위하여, 상기 복수의 광학 특성 트레이스 중 적어도 하나를 상기 전기적 테스트 데이터와 상관(correlation)시키는 단계를 포함하는 것을 특징으로 하는 방법.
제 1 항에 있어서,
상기 생성된 광학 특성 트레이스와 상기 타겟 광학 특성 트레이스와의 상기 비교 결과에 근거하여, 후속적으로 공정되는 웨이퍼 위에 게이트 스택을 형성하는데 사용되는 적어도 하나의 공정의 적어도 하나의 파라미터를 조정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 1 항에 있어서,
상기 생성된 광학 특성 트레이스와 상기 타겟 광학 특성 트레이스 사이의 편차(deviation)에 근거하여, 상기 제공된 기판 위에서 수행될 적어도 하나의 공정 동작의 적어도 하나의 파라미터를 조정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 1 항에 있어서,
상기 위에 적어도 하나의 격자 구조가 형성된 기판을 제공하는 단계는, 상기 기판의 스크라이브 라인(scribe line)에 형성된 적어도 하나의 격자 구조를 가지는 기판을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
제 1 항에 있어서,
상기 위에 적어도 하나의 격자 구조가 형성된 기판을 제공하는 단계는, 상기 기판 위에 형성된 생산 다이에 형성된 적어도 하나의 격자 구조를 가지는 기판을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
제 1 항에 있어서,
상기 위에 적어도 하나의 격자 구조가 형성된 기판을 제공하는 단계는, 위에 복수의 격자 구조가 형성된 기판을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
제 1 항에 있어서,
상기 제공된 기판 위에 형성된 상기 격자 구조는 100×120㎛의 치수를 가지는 영역에 형성되는 것을 특징으로 하는 방법.
제 1 항에 있어서,
상기 적어도 하나의 바람직한 전기적 성능 특성은 구동 전류와 동작 주파수 중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
복수의 게이트 스택으로 구성된 격자 구조의 적어도 하나의 타겟 광학 특성 트레이스(target optical characteristic trace)를 포함하는 라이브러리를 제공하는 단계 - 여기서 상기 타겟 광학 특성 트레이스는 반도체 디바이스의 적어도 하나의 전기적 성능 특성과 관계하며 - 와;
위에 적어도 하나의 격자 구조가 형성된 기판을 제공하는 단계 - 여기서, 상기 형성된 격자 구조는 복수의 게이트 스택으로 구성되며 - 와;
상기 기판 위에 형성된 상기 적어도 하나의 격자 구조에 광을 조사하는 단계와;
상기 기판 위에 형성된 상기 적어도 하나의 격자 구조로부터의 반사광을 측정하여 상기 형성된 격자 구조에 대한 광학 특성 트레이스를 생성하는 단계와;
상기 생성된 광학 특성 트레이스를 상기 타켓 광학 특성 트레이스와 비교하는 단계와; 그리고
상기 생성된 광학 특성 트레이스와 상기 타겟 광학 특성 트레이스와의 상기 비교에 근거하여, 후속적으로 공정되는 웨이퍼 위에 게이트 스택을 형성하는데 사용되는 적어도 하나의 공정의 적어도 하나의 파라미터를 조정하는 단계를 포함하는 것을 특징으로 하는 방법.
제 10 항에 있어서,
복수의 게이트 스택으로 구성된 격자 구조의 적어도 하나의 타겟 광학 특성 트레이스(target optical characteristic trace)를 포함하는 라이브러리를 제공하는 단계 - 여기서 상기 타겟 광학 특성 트레이스는 반도체 디바이스의 적어도 하나의 전기적 성능 특성과 관계하며 - 는,
복수의 게이트 스택으로 구성된 복수의 격자 구조에 대한 복수의 광학 특성 트레이스를 생성하는 단계와;
적어도 하나의 반도체 디바이스에 대한 전기적 테스트 데이터를 생성하는 단계와;
적어도 하나의 바람직한 전기적 성능 특성을 가지는 반도체 디바이스에 대응하는 타겟 광학 특성 트레이스를 결정하기 위하여, 상기 복수의 광학 특성 트레이스 중 적어도 하나를 상기 전기적 테스트 데이터와 상관(correlation)시키는 단계를 포함하는 것을 특징으로 하는 방법.
제 10 항에 있어서,
상기 생성된 트레이스와 상기 타겟 광학 특성 트레이스 사이의 편차에 근거하여, 상기 제공된 기판 위에서 수행될 적어도 하나의 공정 동작의 적어도 하나의 파라미터를 조정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 10 항에 있어서,
상기 위에 적어도 하나의 격자 구조가 형성된 기판을 제공하는 단계는, 상기 기판의 스크라이브 라인에 형성된 적어도 하나의 격자 구조를 가지는 기판을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
제 10 항에 있어서,
상기 위에 적어도 하나의 격자 구조가 형성된 기판을 제공하는 단계는, 상기 기판 위에 형성된 생산 다이에 형성된 적어도 하나의 격자 구조를 가지는 기판을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
제 10 항에 있어서,
상기 위에 적어도 하나의 격자 구조가 형성된 기판을 제공하는 단계는, 위에 복수의 격자 구조가 형성된 기판을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
제 10 항에 있어서,
상기 제공된 기판 위에 형성된 상기 격자 구조는 100 x 120㎛의 치수를 가지는 영역에 형성되는 것을 특징으로 하는 방법.
제 10 항에 있어서,
상기 적어도 하나의 바람직한 전기적 성능 특성은 구동 전류와 동작 주파수중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
복수의 게이트 스택으로 구성된 격자 구조의 적어도 하나의 타겟 광학 특성 트레이스(target optical characteristic trace)를 포함하는 라이브러리를 제공하는 단계 - 여기서 상기 타겟 광학 특성 트레이스는 반도체 디바이스의 적어도 하나의 전기적 성능 특성과 관계하며 - 와,
위에 적어도 하나의 격자 구조가 형성된 기판을 제공하는 단계 - 여기서, 상기 형성된 격자 구조는 복수의 게이트 스택으로 구성되며 - 와;
상기 기판 위에 형성된 상기 적어도 하나의 격자 구조에 광을 조사하는 단계와;
상기 기판 위에 형성된 상기 적어도 하나의 격자 구조로 부터의 반사광을 측정하여 상기 형성된 격자 구조에 대한 광학 특성 트레이스를 생성하는 단계와;
상기 생성된 광학 특성 트레이스를 상기 타켓 광학 특성 트레이스와 비교하는 단계와; 그리고
상기 생성된 광학 트레이스와 상기 타겟 광학 특성 트레이스 사이의 편차에 근거하여, 상기 제공된 기판 위에서 수행될 적어도 하나의 공정 동작의 적어도 하나의 파라미터를 조정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 18 항에 있어서,
복수의 게이트 스택으로 구성된 격자 구조의 적어도 하나의 타겟 광학 특성 트레이스(target optical characteristic trace)를 포함하는 라이브러리를 제공하는 단계 - 여기서 상기 타겟 광학 특성 트레이스는 반도체 디바이스의 적어도 하나의 전기적 성능 특성과 관계하며 - 는,
복수의 게이트 스택으로 구성된 복수의 격자 구조에 대한 복수의 광학 특성 트레이스를 생성하는 단계와;
적어도 하나의 반도체 디바이스에 대한 전기적 테스트 데이터를 생성하는 단계와; 그리고
적어도 하나의 바람직한 전기적 성능 특성을 가지는 반도체 디바이스에 대응하는 타겟 광학 특성 트레이스를 결정하기 위하여, 상기 복수의 광학 특성 트레이스 중 적어도 하나를 상기 전기적 테스트 데이터와 상관(correlation)시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 18 항에 있어서,
상기 생성된 광학 트레이스와 상기 타겟 광학 트레이스와의 상기 비교에 근거하여, 후속적으로 공정되는 웨이퍼 위에 게이트 스택을 형성하는데 사용되는 적어도 하나의 공정의 적어도 하나의 파라미터를 조정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 18 항에 있어서,
상기 위에 적어도 하나의 격자 구조가 형성된 기판을 제공하는 단계는, 상기 기판의 스크라이브 라인에 형성된 적어도 하나의 격자 구조를 가지는 기판을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
제 18 항에 있어서,
상기 위에 적어도 하나의 격자 구조가 형성된 기판을 제공하는 단계는, 상기 기판 위에 형성된 생산 다이에 형성된 적어도 하나의 격자 구조를 가진 기판을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
제 18 항에 있어서,
상기 위에 적어도 하나의 격자 구조가 형성된 기판을 제공하는 단계는, 위에 복수의 격자 구조가 형성된 기판을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
제 18 항에 있어서,
상기 제공된 기판 위에 형성된 상기 격자 구조는 100 x 120㎛의 치수를 가지는 영역에 형성되는 것을 특징으로 하는 방법.
제 18 항에 있어서,
상기 적어도 하나의 바람직한 전기적 성능 특성은 구동 전류 및 동작 주파수 중 적어도 하나를 포함하는 것을 특징으로 하는 방법.