CN1623086A - 使用高产率频谱散射量测法以控制半导体工艺的方法以及执行该方法的*** - Google Patents

Abstract

本发明揭示了一种利用高产率的频谱散射量测法以控制半导体工艺的方法及执行该方法的***。在一个实施例中，该方法包含下列步骤：提供一数据库，该数据库包含由多个栅极堆栈构成的一格栅结构的至少一条目标光学特性迹线，该目标迹线对应于具有至少一个所需电气性能特性的半导体装置；提供一衬底(38)，该衬底(38)具有至少一个在该衬底上形成的格栅结构(50)，所形成的格栅结构(50)包含多个栅极堆栈(30)；照射形成在该衬底(38)上的至少一个格栅结构(50)；测量在该衬底(38)上形成的格栅结构(50)所反射的光线，以便产生已形成的该格栅结构(50)的光学特性迹线；以及将所产生的该光学特性迹线与该目标迹线比较。

Description

使用高产率频谱散射量测法以控制半导体工艺的方法以及执行该 方法的***

发明领域

本发明通常涉及半导体制造技术，具体言之是涉及一种利用高产率的频谱散射量测法以控制半导体工艺的方法及执行该方法的***。

背景技术

半导体工业中一直有驱动力来提高诸如微处理器、存储装置等集成电路器件的工作速度。客户对于可在越来越快的速度下工作的计算机及电子装置的需求更强化了此种驱动力。此种对更快的速度的需求已使得诸如晶体管等的半导体器件的尺寸持续地缩小。也就是，一典型的场效应晶体管(Field Effect Transistor；简称FET)中诸如沟道长度、结深、与栅极绝缘厚度等的许多组成部分的尺寸都缩小了。例如，所有其它的条件都相同时，晶体管的沟道长度愈小，则晶体管的工作速度将愈快。因此，一直有驱动力来缩小典型晶体管的组成部分的尺寸或尺度，以便提高该晶体管及设有此种晶体管的集成电路装置的整体速度。

通常由在一半导体衬底之上形成的数百个或数百万个晶体管构成集成电路装置。现在先解说一下背景技术，如图1所示，可在由掺杂硅构成的一半导体衬底或晶片11的一表面15之上形成图1所示的一示例的场效应晶体管10。可以N型或P型掺杂剂材料来掺杂该衬底11。晶体管10可具有在一栅极绝缘层16之上形成的一掺杂多晶硅(多晶硅)栅电极14。介质侧壁间隔物20可使栅电极14与栅极绝缘层16与晶体管10的掺杂的源/漏区22隔离。可执行一次或多次离子注入工艺，以便将诸如用于NMOS器件的砷或磷、或用于PMOS器件的硼等的掺杂剂原子注入衬底11，形成晶体管10的源/漏区22。可设有浅沟槽隔离区18，用以使该晶体管10与诸如其它晶体管(图中未示出)等的邻近半导体器件在电气上隔离。此外，虽然图1中并未示出，但是典型的集成电路装置包含了诸如位于在衬底11之上形成的多层绝缘材料中的导电线路及导电接点或通孔等的多条导电互连。

栅电极14具有一特征尺寸12，也就是栅电极14的宽度(栅极长度)，该特征尺寸12大约相当于晶体管10在工作时的该器件的沟道长度13。当然，栅电极14的特征尺寸12只是在现代的半导体制造操作中必须非常精确地形成的组件形成区(feature)的一个例子。其它的例子包括(但不限于)导电线路、以及绝缘层中允许随后形成导电互连(即导电线路或接点)的开孔。

现在将说明用来形成所示晶体管10的一个示例性的流程。开始时，在衬底11中蚀刻沟槽18A，然后以诸如二氧化硅等适当的绝缘材料填满这些沟槽18A，在衬底11中形成浅沟槽隔离区18。接下来，在衬底11的表面15上并且在浅沟槽隔离区18之间形成栅极绝缘层16。可由各种材料构成该栅极绝缘层16，但通常是由热生长的二氧化硅层构成该栅极绝缘层16。然后在栅极绝缘层16之上形成一层栅电极材料(通常是多晶硅)，然后利用已知的光刻技术及蚀刻技术在该栅电极材料层上产生图形，界定出该栅电极14，因而形成晶体管10的栅电极14。栅电极14的侧壁14A经常会稍微向外倾斜。当然，在该图形化工艺期间，在衬底11的整个表面上形成几百万的此种栅电极。然后利用各种已知的技术形成源/漏区22及侧壁间隔物20。此外，可在栅电极14及源/漏区22之上形成若干金属硅化物区(图中未示出)。

在制造出一集成电路装置之后，即对该集成电路装置进行多种电气测试，以便确保该集成电路装置的可用性，并决定该集成电路装置的性能。尽管已非常努力确保以相同的工艺步骤制造所有的集成电路产品，但是诸如微处理器等的集成电路产品的性能还是可能有很大的变化。例如，微处理器的工作频率可能在特定的范围内变化。在各种因素中的许多因素或相互关系可能是此类变化的原因，而且可能很难判断出这些原因。由于各种原因，集成电路装置在性能水准上的变化可能会产生问题。例如，至少在微处理器的情形中，通常可在市场上以较高的价格销售性能较高的微处理器，而通常只能以较低的价格销售性能较低的微处理器。因此，在所有其它条件都相同的情形下，微处理器制造商将希望制造出其所能达到的最多数量的高性能微处理器。换言之，集成电路制造商将希望能够在产品设计及制造设备所容许的最高性能水准下一致地且可靠地大量制造集成电路装置。

本发明涉及一种可解决或至少减轻前文所述问题的全部或部分的方法及***。

发明内容

本发明大致关于一种利用高产率的频谱散射量测法以控制半导体工艺的方法及执行该方法的***。在一实施例中，该方法包含下列步骤：提供一数据库，该数据库包含由多个栅极堆栈构成的一格栅结构(grating structure)的至少一条目标光学特性迹线，该目标迹线对应于具有至少一个所需电气性能特性的一半导体装置；提供一衬底，该衬底具有至少一个在该衬底之上形成的格栅结构，所形成的该格栅结构包含多个栅极堆栈；照射在该衬底之上形成的至少一个格栅结构；测量在该衬底之上形成的该格栅结构所反射的光线，以便产生所形成的该格栅结构的一光学特性迹线；以及将所产生的该光学特性迹线与该目标迹线比较。

本发明还关于用来执行本文所述的例示方法的各种***。在一实施例中，该***包含散射量测工具(scatterometry tool)、工艺工具和控制器。该散射量测工具用以对由多个栅极堆栈构成的一格栅结构执行散射量测，并产生该格栅结构的光学特性迹线。可进一步使用该散射量测工具将所产生的该光学特性迹线与根据半导体装置的电气测试数据而决定的目标光学特性迹线比较。如果所产生的迹线与该目标迹线之间有偏差，则可利用该控制器来控制将要对包含这些有缺陷的或不够标准的栅极堆栈的衬底执行的一个或多个工艺的一个或多个参数。

附图说明

如果参照下文中的说明，并配合各附图，将可了解本发明，在这些附图中，相同的代号表示类似的组件，这些附图有：

图1是示例性的先前技术的晶体管的剖面图；

图2是示例性的栅极堆栈的剖面图；

图3A至3B给出了用来形成示例性的栅极堆栈的示例性的流程；

图4A至4B给出了由多个栅极堆栈所构成的示例性的格栅结构以及根据本发明的一方面用于照射此种格栅结构的散射量测工具；

图5给出了根据本发明多个的目标光学特性迹线的一个例子；和

图6给出了根据本发明一个实施例的***。

具体实施方式

下文中将说明本发明的实施例。为了顾及说明的清晰，本说明书中将不说明真实的实施例的所有特征。然而，我们当了解，在开发任何此类真实的实施例时，必须做出许多与实施例相关的决定，以便达到开发者的特定目标，例如符合与***相关的以及与业务相关的限制条件，而这些限制条件将随着不同的实施例而改变。此外，我们当了解，开发工作可能是复杂且耗时的，但对已从本发明的揭示事项获益的本领域普通技术人员而言，不过是一种例行的工作。

现在将参照各附图来说明本发明。虽然这些图式中将一半导体装置的各区域及结构示出为具有极精确且明显的组态及轮廓，但是本领于技术人员应当了解，实际上，这些区域及结构并非如这些图式中所示出的这般精确。此外，这些图式中所示出的各组件形成区及掺杂区的相对尺寸可能比所制造装置上的这些组件形成区或掺杂区之尺寸有所放大或缩小。然而，说明中包括这些附图，以便描述并解说本发明的各例子。应将本文所用的字及词汇了解及诠释为具有与本领域技术人员对这些字及词汇所了解的相一致的意义。不会因持续地在本文中使用一术语或词汇，就意味着该术语或词汇有特殊的定义，即，与本领域技术人员所了解的一般和常用的意义不同的定义。如果想要使一术语或词汇有一特殊的意义，即，与本领域技术人员所了解的意义不同的意义，则会将在本说明书中以一种直接且毫不含糊地提供该术语或词汇的特殊定义的下定义方式明确地说明该特殊的定义。

一般而言，本发明是有关一种利用高产率的频谱散射量测法以控制半导体工艺的方法及执行该方法的***。本领于技术人员在完整地阅读了本申请案之后将易于了解：可将本发明的方法应用于诸如NMOS、PMOS、CMOS等各种技术，且易于将本发明的方法应用于其中包括(但不限于)逻辑装置及存储装置等的各种装置。

图2是一示例性的栅极堆栈30的放大图。如图所示，栅极堆栈30包含在半导体衬底或晶片38之上形成的栅电极32及栅极绝缘层34。该栅电极32具有若干侧壁36和上表面40。栅电极32具有厚度42，且栅极绝缘层34具有厚度44。栅电极32界定了特征尺寸46。由于在工艺期间，侧壁36通常略呈锥形，所以所示的栅电极32轮廓具有梯形的横断面。也就是说，由于形成栅电极32时所采用蚀刻工艺的本质，所以栅电极32的侧壁36与一条垂直于表面38A的线之间有大约2至3度的角度而略呈锥形，如角度48所示。理想上，侧壁36在本质上是不呈现任何锥形的，但是目前的蚀刻工艺无法容易且重复地产生此种理想的结构。在某些实施例中，最后可在栅电极32上形成一层金属硅化物，但是附图中并未给出该结构。

可由各种材料构成栅电极32与栅极绝缘层34，且可利用各种已知的工艺技术形成栅电极32与栅极绝缘层34。在一实施例中，由厚度44范围约为1.5至5纳米的一层热生长的二氧化硅构成该栅极绝缘层34，并且由厚度42范围约为150至400纳米的掺杂多晶硅构成该栅电极32。

一般而言，栅极堆栈30的一项或多项特性对所作出的集成电路装置的性能特性可能有相当大的影响。例如，在决定装置的性能水准时，特征尺寸46是非常重要的因素。因此，要相当注意控制栅电极32的特征尺寸46。然而，栅极堆栈30是许多工艺步骤的结果，而这些工艺步骤可能影响到栅极堆栈30的许多变量或特性，而这些变量或特性又可能影响到装置的性能。例如，现在将参照图3A至3B来说明用于形成栅极堆栈30的一典型流程。如图所示，在衬底38中形成沟槽绝缘区31。然后，可在炉管(Furnace)中加热生长该栅极绝缘层34，并且可利用化学气相沉积(Chemical Vapor Deposition；简称CVD)工艺在栅极绝缘层34之上沉积一多晶硅层33。可以适当的掺杂剂材料(例如，用于NMOS器件的一N型掺杂剂、或用于PMOS器件的一P型掺杂剂)来掺杂该多晶硅层33。可在形成多晶硅层33之后，执行离子注入工艺，或者在为了形成多晶硅层33而执行的沉积工艺期间，加入适当的掺杂剂材料，从而完成上述的掺杂步骤。然后，在某些情形中，利用诸如CVD工艺等的沉积工艺，在多晶硅层33之上形成有时被称为防反射涂膜(antireflection coatirg；ARC)层或底层防反射涂膜(Bottom anti reflectioncoating；BRAC)层的由诸如氮化硅所构成的一抗反射覆盖层35。然后可利用已知的光刻法及设备，而在抗反射覆盖层35(或者在并未设有ARC层35时的多晶硅层33)之上形成由若干光刻胶形成区39构成的产生图形的光刻胶层37。然后如图3B所示，利用该产生图形的光刻胶层37作为掩膜层，执行一次或多次蚀刻工艺，以便界定出多个栅极堆栈30。例如，在第一次时，可利用各向异性蚀刻工艺蚀刻穿过多晶硅层33的大约75％的厚度。然后可利用在本质上大致是各向同性的第二次的端点蚀刻工艺来去除多晶硅层33的其余部分。要使该第二蚀刻工艺对构成栅极绝缘层34的材料有相当好的选择性，以便确保栅极绝缘层34的完整性。

如前文所述，我们可了解，在形成集成电路装置的栅极堆栈30时，经常执行各种工艺步骤。这些工艺步骤之间多少会有些关联性，因而这些工艺步骤可能会影响到所形成的栅极堆栈30的特性，而这些特性又可能会影响到集成电路装置成品的最终性能。例如，栅极绝缘层34的厚度44与栅电极32的厚度42可能因用来形成这些组成部分的工艺的本性而改变。栅电极32内的掺杂浓度以及掺杂剂在整个栅电极32内的分布可能因将掺杂剂加入栅电极32的方式及在后续工艺操作中对栅电极32的加热而改变。ARC层35(在设有该ARC层35的情形下)的厚度也可能会影响到栅极堆栈30的形成。例如，用来形成ARC层35的沉积工艺的温度可能在功效上会使多晶硅层33内的掺杂剂原子有非所需的移动。产生图形的光刻胶层37的品质也可能会影响到将栅电极32形成至所需的特征尺寸46及轮廓的能力。最后，蚀刻工艺的变化可能会产生诸如使栅电极漏斗状(flaring)或钻蚀(undercutting)的问题。

由于可能会影响到栅极堆栈30的结构、特性、及(或)品质的所有可能交互关联的因素，所以很难决定需要控制栅极堆栈30的哪一因素、或一些因素的哪一组合才能到最终的目标，即，提高集成电路装置的产率，并提升装置的性能特性。在本文的用法中，我们应了解术语″栅极堆栈″至少包含栅极绝缘层34与栅电极32。然而，在某些情形中，该栅极堆栈可包含诸如一ARC层等的额外结构。根据本发明，利用散射量测技术及所制造装置的电气测试数据来建立用来代表具有较佳的装置性能特性的栅极堆栈30的目标光学特性迹线。然后可将该目标迹线用于各种用途，例如，对后续处理的衬底上形成栅极堆栈30所用的工艺进行修改或控制，使所形成栅极堆栈30的光学特性迹线对应于该目标迹线，或与该目标迹线大致匹配。使用该目标迹线的另一例子是决定可能需要调整哪些工艺操作(或参数)以提升性能特性。亦可将此种信息用来检测偏离该目标迹线的栅极堆栈30结构，并且在适当且可行的情形下，采取矫正动作，以解决该问题。

在一实施例中，如图4A至4B所示，本发明涉及形成多个栅极堆栈30以界定一格栅结构50。构成格栅结构50的该等栅极堆栈30可具有间距26，而在一实施例中，该间距26可在大约400至1000纳米的范围内变化。可在晶片38的一切割线(scribe line)中形成格栅结构50，且在制造晶片38上形成的装置时，可在形成栅极堆栈30的同时，形成格栅结构50。可在晶片38的表面中的各个位置上形成多个此种格栅结构50。根据所构建的集成电路装置的类型、及(或)设计上的选择，可由可以是实际制造的集成电路装置的一部分的各栅极堆栈30构成一个或多个格栅结构50。例如，对于存储装置而言，构成格栅结构50的该等栅极堆栈30可以是作为完成的存储装置的一部分的各栅极堆栈30。由于是在晶片38的一切割线中形成格栅结构50，所以将认定该格栅结构50代表了在实际制造的装置形成的各栅极堆栈30。格栅结构50的尺寸、形状、及构造可随着设计上的选择而变。例如，可在具有大约为100微米×120微米的尺寸的区域中形成格栅结构50，且可由大约500至1500个栅极堆栈30(视所选择的间距而定)构成格栅结构50。

图4A中也示出一示例性的散射量测工具74，该散射量测工具74包含一代表性的光源73及一探测器75。开始时，在形成栅极堆栈30之后，将产生该格栅结构50的一光学特性迹线。可从一个或多个晶片产生多个格栅结构50的每一格栅结构的多条迹线。然后在制造晶片38的芯片区(die area)时，可执行额外的处理操作，以便完成集成电路装置的形成。然后可对完成的集成电路装置执行各种电气测试，以便决定所完成装置的各种电气性能特性。例如，可决定所完成装置的诸如驱动电流(I_d，Sat)或工作频率等的参数。最后，使格栅结构50的光学特性迹线与该电气测试数据相结合，以便决定与该电气测试数据所指示的较佳的装置性能特性相关的目标光学特性迹线。也就是，可决定与呈现所需的较佳性能特性(例如最高的工作频率)的装置成品相关联的一条或多条光学特性迹线，以便界定图5所示的示例性的目标迹线60。该目标迹线60可以是光强度相对于波长或入射角间的关系图形。可利用已知的统计分析技术来建立光学特性迹线与测试数据间的相关性。

目标迹线60可能呈现可易于辨识的某些特征，例如图5所示的相对陡峭的峰值62、或向上峰值62、64的组合。当然，我们当了解，图5所示的目标迹线60在本质上是示例性的，且目标迹线60的形状实际上可随着各种因素而变，例如，栅极堆栈30的尺寸或成分以及所构建的装置类型等因素。通过使用与电气测试数据相关联的目标迹线60，可解释各种工艺步骤与用来形成栅极堆栈30的各种材料间的未知的变化或相互关系，其方式为制造呈现与目标迹线60的特性相同的或大致匹配的特性的栅极堆栈30。也就是，还将重点集中在最后的目标，即，增加呈现较佳的性能特性的装置的产率，并根据该标准而量测所有的工艺改变或修改。当然，与该等光学特性迹线相关联而产生目标迹线60的一项或多项特定电气特性可能随着所构建的装置而变。因此，不应将本文所标示的特定电气特性视为本发明的限制，除非在最后的权利要求中明确地述及了此种限制。

在另一实施例中，可将目标迹线60用于各种工程实验，以便决定某些工艺参数的修改对产生散射量测迹线与该目标迹线60近似的所制造栅极堆栈30的影响。例如，此种工程实验的重点将放在所研究的工艺改变是否会造成目标迹线60的峰值62高度的改变，或者是否会消除或减少了峰值62与64间的关系。总之，所有的工程实验将会比对目标迹线60而进行量测，这是因为该目标迹线60代表了呈现较佳的性能特性的装置成品。

在又一实施例中，可将本发明的目标迹线60用来决定在制造集成电路装置时将要采取的矫正动作。如前文所述，集成电路装置的制造涉及许多工艺步骤，而这些工艺步骤又涉及许多复杂的工艺工具，例如沉积工具、蚀刻工具、及离子注入工具等工艺工具。尽管尽了最大的努力来控制这些工艺，但是仍将有可能持续发生非所愿的工艺变化。因此，所形成的栅极堆栈30的特性经常也会有某种程度的变化，例如，栅电极32的轮廓或特征尺寸可能会变化，栅电极32或栅极绝缘层34的厚度可能会变化。通过产生由此种栅极堆栈30所构成的格栅结构50的光学特性迹线，并将所产生的迹线与目标迹线60比较，即可在制造时得知对象(subject)的栅极堆栈30将产生呈现较低性能水准的集成电路装置。在某些情形中，可采取矫正动作。例如，对象栅极堆栈30的产生的迹线可能因栅电极32的特征尺寸46大于所需的尺寸，而无法与目标迹线60匹配。不论与目标迹线60偏差的原因为何，都可修改用来形成装置成品的源/漏区的一个或多个离子注入工艺的各项参数，以便补偿不够标准的装置。例如，可增加对此种装置的注入剂量，以便增加性能水准。

图6中示出可用于本发明的一实施例的一例示***70。该***70包含散射量测工具74、工艺工具76和控制器78。如图6所示，晶片38代表了具有由在该晶片之上形成的多个栅极堆栈30构成的格栅结构50的一个或多个晶片38。该代表的晶片38将在工艺工具76中接受额外的处理。该工艺工具76可以是经常在半导体制造操作中所用的任何类型的工艺工具，例如离子注入工具、蚀刻工具、沉积工具、或炉管等的工艺工具。

可配合本发明而使用诸如所谓的2θ型***及透镜型散射量测工具等的各种散射量测工具74。视特定的实施例而定，该散射量测工具74可使用白光、或某些其它的波长或波长组合。散射量测工具74通常产生具有宽频谱成分的入射光束，且其中该光线强度的改变比波长的改变缓慢。该光线的入射角也可随着特定的实施例而变。散射量测工具74所产生的光学特性迹线可基于光强度与波长的比较(针对白光、及固定角型散射量测工具)，或基于光强度与入射角的比较(针对使用单一光源的角分辨(angle revolved)型***)。

视特定的实施例而定，散射量测工具74可量测一批次中的特定晶片上的一个或多个格栅结构50，或者产生该批次中的每一格栅结构50的光学特性迹线。此外，可对来自一组样本的格栅结构50的光学特性迹线计算其平均值或执行其它的统计分析。散射量测工具74(或制造工厂内所设的诸如控制器78等的某一其它控制器)将所产生的光学特性迹线(即，个别的或平均的光学特性迹线)与目标迹线60比较。可利用诸如均方误差等已知的分析技术来比较所产生的光学特性迹线与目标迹线60。如果大致匹配或近似该目标迹线60，则控制器78可记录此事实，并且若需要时，可将确认信息发出到监督计算机或操作人员。如果格栅结构50的量测的光学特性迹线与目标迹线之间有一明显的偏差，则控制器78可采取各种动作。例如，控制器78可将对象晶片38或批次的对象晶片38标示为可能会制造出较低性能的集成电路装置的晶片。控制器78也可将其已标示出不够标准的晶片的通知发出到监督计算机或操作人员。控制器78也可将命令发出到工艺工具76，以便修改将要在工艺工具76中对所标示出的晶片38执行的工艺操作的一个或多个参数，以便补偿经由所产生的光学特性迹线与目标迹线60间的比较而决定的栅极堆栈30中的缺陷。

在本发明所述的方法指示应进行调整的情形中，可采用控制方程式来调整工艺工具76的操作配方(recipe)。可利用一般已知的线性或非线性技术而以经验方式开发控制方程式。控制器78可自动控制用来对所标示出的不够标准的晶片执行一个或多个工艺操作的工艺工具76的操作配方。

在所示实施例中，控制器78是以软件进行程序化以实施本发明所述的各项功能的计算机。此外，可通过分布在***中的一个或多个控制器执行针对该控制器78的功能说明。例如，控制器78可以是晶片厂级的控制器，用以控制一半导体制造设施的整体或一部分的工艺操作。在替代实施例中，该控制器78可以是只控制该制造设施的一些部分或单元的较低水平计算机。此外，控制器78可以是独立的装置，或者也可设置在工艺工具76中。然而，本领域普通技术人员应当了解，也可使用被设计成实施特定功能的硬件控制器(图中未示出)。

按照对计算机存储器内的数据位执行的软件、算法、或操作的符号表示法来呈现本发明的各部分及对应的详细说明。这些说明及表示法是本领域普通技术人员用来在有效的方式下将其工作的内涵传递给本领域其它普通技术人员的说明及表示法。在本文的用法中，且在一般性的用法中，术语″算法″(″algorithm″)是一系列有条理并可得到所需结果的步骤。这些步骤是需要对物理量做物理操作的步骤。虽然并非必然，但这些物理量的形式通常是可被储存、传送、结合、比较、以及以它种方式操作的光信号、电气信号、或磁性信号。将这些信号称为位、数值、元素、符号、字符、项、数字等表示法时，已证明经常是较便利的，主要也是为了普遍使用。

然而，应当了解，所有这些术语及其它类似的术语都与适当的物理量有关，而且只是适用于这些物理量的便利性标记而已。除非有其它特别的陈述，或在说明中为显而易见，否则诸如″处理″、″运算″、″计算″、″决定″、或″显示″等的术语都是指计算机***或类似电子运算装置的动作及处理，并且此种计算机***操作该计算机***的寄存器及存储器内表现为物理量、电子量的数据并将其变换成该计算机***的存储器、寄存器或其它此种信息储存装置、传输装置、或显示装置内同样表现为物理量的其它数据。

可适于执行本文所述的控制器78的功能的示例性的软件***是由KLA Tencor，Inc.所提供的Catalyst***。该Catalyst***使用与半导体设备及材料国际协会(Semiconductor Equipment and MaterialsInternational；简称SEMI)计算机整合式制造(Computer IntegratedManufacturing；简称CIM)架构相符的***技术，并且是基于该先进工艺控制(APC)架构。可公开地从SEMI取得CIM(SEMIE81-0699-Provisional Specification for CIM Framework DomainArchitecture)及APC(SEMI E93-0999-Provisional Specification for CIMFramework Advanced Process Control Component)说明。

本发明大致关于一种利用高产率的频谱散射量测法以控制半导体工艺的方法及执行该方法的***。在一实施例中，该方法包含下列步骤：提供一数据库，该数据库包含由多个栅极堆栈构成的一格栅结构的至少一个目标光学特性迹线，该目标迹线对应于具有至少一个所需电气性能特性的半导体装置；提供一衬底，该衬底具有至少一个在该衬底之上形成的格栅结构，所形成的格栅结构包含多个栅极堆栈；照射在该衬底之上形成的至少一个格栅结构；测量从在该衬底之上形成的该格栅结构反射的光线，以便产生所形成的该格栅结构的一光学特性迹线；以及将所产生的该光学特性迹线与该目标迹线比较。

本发明也关于用来执行本文所述的示例性方法的各种***。在一实施例中，该***70包含散射量测工具74、工艺工具76以及控制器78。该散射量测工具适于对由多个栅极堆栈30构成的一格栅结构50执行散射量测，并产生格栅结构50的光学特性迹线。可进一步使用该散射量测工具74将所产生的该光学特性迹线与根据半导体装置的电气测试数据而决定的目标光学特性迹线比较。如果所产生的迹线与该目标迹线之间有偏差，则可利用该控制器78来控制将要对包含有缺陷的或不够标准的栅极堆栈30的衬底执行的一个或多个工艺的一个或多个参数。

使用本发明时，可在现代的集成电路制造设施中实现较佳的工艺控制。因此，本发明能够更精确地形成集成电路装置中所采用的栅极堆栈，因而提升了装置性能，并提高了生产产率。

前文所揭示的特定实施例只是示例性的，这是因为本领域技术人员在参阅本发明的揭示事项之后，可易于以不同但等效的方式修改并实施本发明。例如，可按照不同的顺序执行前文所述的工艺步骤。此外，除了下文的权利要求所述之外，不得将本发明限制在本文所示的结构或设计的细节。因此，显然可改变或修改前文所揭示的特定实施例，且将把所有此类的变化视为在本发明的范围及精神内。因此，本发明所寻求的保护在下文的权利要求中阐述。

Claims (11)

1.一种方法，其包括：

提供一数据库，该数据库包含由多个栅极堆栈构成的一格栅结构的至少一条目标光学特性迹线，该目标迹线对应于具有至少一个所需电气性能特性的一半导体装置；

提供一衬底(38)，该衬底具有至少一个在该衬底之上形成的格栅结构(50)，所形成的该格栅结构(50)包含多个栅极堆栈(30)；

照射在该衬底(38)上形成的所述至少一个格栅结构(50)；

测量在该衬底(38)上形成的所述至少一个格栅结构(50)反射的光线，以便产生所形成的该格栅结构(50)的光学特性迹线；以及

将所产生的该光学特性迹线与该目标迹线比较。

2.如权利要求1所述的方法，其中提供一数据库，该数据库包含由多个栅极堆栈构成的一格栅结构的至少一条目标光学特性迹线，该目标迹线对应于具有至少一个所需电气性能特性的半导体装置，其包括：

产生由多个栅极堆栈(30)构成的多个格栅结构(50)的多条光学特性迹线；

产生至少一个半导体装置的电气测试数据；以及

使所述的多条光学特性迹线中的至少一条光学特性迹线与该电气测试数据相结合，以便决定对应于具有至少一个所需电气性能特性的半导体装置的目标光学特性迹线。

3.如权利要求1所述的方法，还包括根据所产生的该迹线与该目标迹线的所述比较结果，调整在后续处理的晶片上形成至少一个栅极堆栈所(30)用的至少一个制程的至少一个参数。

4.如权利要求1所述的方法，还包括根据所产生的该迹线与该目标迹线间的偏差，调整将要对该衬底(38)执行的至少一个工艺操作的至少一个参数。

5.如权利要求1所述的方法，其中提供一衬底(38)，该衬底具有至少一个在其上形成的格栅结构(50)，该步骤包括提供一衬底(38)，该衬底具有在该衬底(38)的切割线中形成的至少一个格栅结构(50)。

6.如权利要求1所述的方法，其中提供一衬底(38)，该衬底具有至少一个在其上形成的格栅结构(50)，该步骤包括提供一衬底(38)，该衬底具有在该衬底(38)上的制造芯片中形成的至少一个格栅结构(50)。

7.如权利要求1所述的方法，其中提供一衬底(38)，该衬底具有至少一个在其上形成的格栅结构(50)，该步骤包括提供一衬底(38)，该衬底具有在其上形成的多个格栅结构(50)。

8.如权利要求1所述的方法，其中在具有大约100×120微米的尺寸的区域中形成在所提供的该衬底(38)上形成的该格栅结构(50)。

9.如权利要求1所述的方法，其中所述至少一个所需的电气性能特性至少包括一驱动电流以及一工作频率的其中之一。

10.一种***，其包括：

散射量测工具(74)，用以在至少一个形成在衬底(38)上的格栅结构(50)产生一光学特性迹线，该形成的格栅结构(50)是由多个栅极堆栈(30)构成的；以及

控制器(78)，用以比较所述生成的由多个栅极堆栈构成的格栅结构的光学特性迹线，其中，该目标迹线对应于具有至少一个所需的电气性能特性的半导体装置。

11.如权利要求10所述的***，其中该至少一个所需的电气性能特性至少包括一驱动电流及一工作频率的其中之一。

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