KR101013829B1 - 반도체 시험 장치 - Google Patents

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요코가와 덴키 가부시키가이샤
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Abstract

본 발명은 피시험 디바이스의 시험을 행하는 반도체 시험 장치에 관한 것으로서, 피시험 디바이스로부터 얻어지는 신호와 소정의 비교 전압을 비교한 비교 결과를 출력하는 복수의 비교부와; 복수의 비교부에 대응하여 설치되고, 측정 개시 신호가 입력되고 나서, 대응하는 비교부로부터의 비교 결과가 입력될 때까지의 시간을 측정하고, 측정 결과를 출력하는 복수의 측정부와; 복수의 측정부 각각에 대하여, 측정 개시 신호를 동일한 타이밍에서 출력하는 개시 신호 출력부; 및 복수의 측정부의 측정 결과에 기초하여, 피시험 디바이스로부터 얻어지는 복수의 신호 사이의 시간차를 구하는 연산부를 포함하는 반도체 시험 장치를 제공한다.

Description

반도체 시험 장치{SEMICONDUCTOR TEST DEVICE}
본 발명은 IC(Integrated Circuit) 및 LSI(Large Scale Integration) 등 피시험 디바이스의 시험을 행하는 반도체 시험 장치에 관한 것이다.
도 4는 종래의 반도체 시험 장치의 주요부 구성을 나타낸 블록도이다. 도 4에 나타낸 바와 같이, 종래의 반도체 시험 장치(100)는, 핀 일렉트로닉스 부(110), 셀렉터(120, 130) 및 시간 측정 회로(140)를 포함하고 있다. 반도체 시험 장치(100)는, 피시험 디바이스[이하, DUT(Device Under Test)라고 함](200)에 시험 신호를 인가함으로써 얻어지는 신호를 사용하여 DUT(200)에 관한 각종 시험을 행한다.
핀 일렉트로닉스 부(110)는, 드라이버(111), 하이측 콤퍼레이터(112) 및 로우측 콤퍼레이터(113)로 이루어지는 복수의 핀 일렉트로닉스 회로(110a∼110n)를 포함한다. 핀 일렉트로닉스 회로(110a∼110n)는, 각각 DUT(200)의 하나의 핀에 사용되는 회로이다. 드라이버(111)는 DUT(200)에 인가하는 시험 신호를 생성한다. 하이측 콤퍼레이터(112)는 DUT(200)로부터 출력되는 신호와 소정의 비교 전압(VH)을 비교한 비교 결과를 나타낸 신호를 출력하는 회로이다. 로우측 콤퍼레이터(113)는 DUT(200)로부터 출력되는 신호와 비교 전압(VH)보다 낮은 소정의 비교 전압(VL)을 비교한 비교 결과를 나타낸 신호를 출력하는 회로이다.
셀렉터(120)는 핀 일렉트로닉스 회로(110a∼110n)가 포함하는 하이측 콤퍼레이터(112) 각각으로부터 출력되는 신호 중에서 하나를 선택하고, 이 선택된 신호를 출력하는 회로이다. 셀렉터(130)는 핀 일렉트로닉스 회로(110a∼110n)가 포함하는 로우측 콤퍼레이터(113) 각각으로부터 출력되는 신호 중에서 하나를 선택하고, 이 선택된 신호를 출력하는 회로이다. 시간 측정 회로(140)는, 셀렉터(120)에서 선택된 신호를 입력하는 입력 채널(Ach)과 셀렉터(130)에서 선택된 신호를 입력하는 입력 채널(Bch)을 포함하고 있다. 시간 측정 회로(140)는, 이들 입력 채널 중에서 어느 하나로부터 입력되는 신호의 주기나 주파수를 측정하거나, 양쪽 입력 채널로부터 입력되는 신호 사이의 시간차를 측정하는 회로이다. 셀렉터(120, 130)에서 선택되는 신호의 설정, 및 시간 측정 회로(140)에서 행해지는 측정에 대한 설정은, 도시하지 않은 제어 장치의 제어 하에서 행해진다.
다음에, 전술한 구성의 반도체 시험 장치(100)를 사용하여, DUT(200)의 임의의 2개의 핀(도 4에 나타낸 예에서는 핀 P101 및 핀 P102)으로부터 출력되는 신호 사이의 시간차를 측정하는 경우의 동작에 대하여 설명한다. 핀 일렉트로닉스 부(110)에 설치된 핀 일렉트로닉스 회로(110a∼110n) 중에서 2개[예를 들면, 핀 일렉트로닉스 회로(110a, 110b)]를 DUT(200)의 핀 P101 및 핀 P102에 각각 접속한다. 도시하지 않은 제어 장치의 제어 하에서, DUT(200)의 핀(P101, P102)에 접속된 핀 일렉트로닉스 회로(110a, 110b)로부터 출력되는 신호가 선택되도록 셀렉터(120, 130)의 설정이 행해진다. 또한, 입력 채널(Ach)에 신호가 입력되고 나서 입력 채널(Bch)에 신호가 입력될 때까지의 시간 측정이 행해지도록 시간 측정 회로(140)의 설정이 행해진다.
이상의 설정이 완료되면, DUT(200)에 대한 시험 신호의 인가가 개시되어 DUT(200)의 핀 P101 및 핀 P102로부터는 시험 신호에 따른 신호가 출력된다. 이들 신호는 핀 일렉트로닉스 회로(110a, 110b)에 각각 입력되어 비교 전압(VH, VL)과 비교되고, 그 비교 결과를 나타낸 신호가 핀 일렉트로닉스 회로(110a, 110b)로부터 각각의 셀렉터(120, 130)에 출력된다. 셀렉터(120)에서는 핀 일렉트로닉스 회로(110a)의 하이측 콤퍼레이터(112)로부터의 신호가 선택되고, 셀렉터(130)에서는 핀 일렉트로닉스 회로(110b)의 로우측 콤퍼레이터(113)로부터의 신호가 선택된다. 셀렉터(120)에서 선택된 신호가 시간 측정 회로(140)의 입력 채널(Ach)에 입력되고 나서, 셀렉터(130)에서 선택된 신호가 시간 측정 회로(140)의 입력 채널(Bch)에 입력되기까지의 시간이 시간 측정 회로(140)에서 측정된다. 이에 따라, DUT(200)의 핀 P101 및 핀 P102로부터 출력되는 신호 사이의 시간차가 측정된다.
도 4에서는 설명을 간단하게 하기 위해 하나의 DUT(200)의 시험에 필요한 구성만을 도시하고 있다. 복수의 DUT를 동시에 시험하기 위해서는 도 4에 나타낸 셀렉터(120, 130) 및 시간 측정 회로(140)를 복수개 포함하도록 구성할 필요가 있다. 반도체 시험 장치(100)에서 동시에 시험 가능한 DUT(200)의 개수는, 반도체 시험 장치(100)가 포함하는 시간 측정 회로(140)의 개수에 의해 결정된다. 단순히 반도체 시험 장치(100)가 셀렉터(120, 130)를 복수개 포함하도록 구성될 경우, DUT(200)의 동시 시험수가 많으면 회로 규모 및 배선수가 비약적으로 증대한다. 도 5는 회로 규모 및 배선수의 증대를 억제하면서 DUT의 동시 시험을 가능하게 하는 종래의 반도체 시험 장치의 구성의 일부를 나타낸 도면이다. 도 5에서는, 핀 일렉트로닉스 부(110)에 설치된 핀 일렉트로닉스 회로(110a∼110n)의 총 개수를 "512"로 가정하고 있다.
도 5에 나타낸 반도체 시험 장치는, 전단에 위치하는 8개의 셀렉터(151∼158)와 후단에 위치하는 3개의 셀렉터(161∼163)를 포함한다. 도 5에 나타낸 구성은, 반도체 시험 장치에 시간 측정 회로(140)가 3개 설치되어 있는 경우의 셀렉터의 구성이다. 셀렉터(151∼158)는, 핀 일렉트로닉스 부(110)에 설치된 512개의 핀 일렉트로닉스 회로 중에서 64개의 핀 일렉트로닉스 회로마다 각각 설치되어 있다. 셀렉터(151∼158)는, 입력되는 64개의 신호 중에서 하나를 선택하여 출력한다. 셀렉터(161∼163)는, 셀렉터(151∼158)에서 선택된 8개의 신호 각각을 입력으로 하고, 입력되는 8개의 신호 중에서 하나를 선택하여 출력한다. 셀렉터(161∼163)에서 선택된 신호는, 3개의 시간 측정 회로(140)에 각각 출력된다. 반도체 시험 장치를 전술한 바와 같이 구성함으로써, 회로 규모 및 배선수의 증대를 억제하면서 3개의 DUT(200)를 동시에 시험할 수 있게 된다.
DUT로부터 출력되는 2개의 신호 사이의 시간 간격 등을 측정할 수 있는 종래 의 반도체 시험 장치의 상세한 설명은, 예를 들면 이하의 일본국 일본국 특허 제3594135호 공보를 참조하면 된다.
종래의 반도체 시험 장치가 포함하는 시간 측정 회로(140)는 입력 채널이 2개뿐이다. 따라서, 예를 들면 3상 PWM(Pulse Width Modulation: 펄스폭 변조) 신호 등 신호를 3개 이상 출력하는 DUT를 시험하는 경우, 복수의 신호 사이의 시간차를 동시에 측정할 수는 없다. 종래, 이러한 DUT의 시험을 행하는 경우, 복수의 신호 중에서 선택한 2개의 신호 사이에서의 시간차의 측정을, 선택하는 신호의 조합을 바꾸어서 복수회 행할 필요가 있었다. 그러므로, 시험하는 시간이 길어지는 문제가 있었다.
또한, 종래의 반도체 시험 장치에서는, 동시에 시험 가능한 DUT의 개수를 대폭 늘리고자 하면, 도 5에 나타낸 전단의 셀렉터(151∼158)의 개수를 증가시킬 필요가 있다. 그러나, 전단의 셀렉터(151∼158)의 개수를 증가시키면, 배선수가 대폭 증가하고, 후단의 셀렉터(161∼163)의 회로 규모가 증대한다. 그러므로, 동시에 시험 가능한 DUT의 개수를 증가시키는 것은 곤란하다.
또한, 도 5에 나타낸 종래의 반도체 시험 장치에서는, 전단의 셀렉터(151∼158)의 제약에 의해 DUT(200)의 핀의 할당을 자유롭게 행할 수 없다. 예를 들면, 셀렉터(151)는 첫번째 내지 64번째 핀 일렉트로닉스 회로로부터 출력되는 신호 중에서 하나를 선택하여 출력하므로, 셀렉터(151)에 접속된 64개의 핀 중에서 2개의 핀 일렉트로닉스 회로를 DUT(200)의 2개의 핀에 할당하여 이들 핀으로부터 출력되는 신호 사이의 시간차를 측정할 수는 없다. 이와 같은 제약이 있으므로, 종래에 는, 핀 일렉트로닉스 회로와 DUT를 접속하는 접속 선의 배선이 복잡해지는 문제가 있었다.
본 발명은 전술한 사정을 감안하여 이루어진 것이다. 본 발명은, 3개의 신호 이상을 동시에 측정할 수 있고, 또한 동시에 시험 가능한 DUT의 개수를 대폭 증가시킴으로써 시험에 필요한 시간을 대폭 단축할 수 있고, 또한 DUT의 핀 할당의 자유도를 대폭 향상시킬 수 있는 반도체 시험 장치를 제공하는 것을 목적으로 한다.
전술한 과제를 해결하기 위하여, 피시험 디바이스의 시험을 행하는 본 발명의 반도체 시험 장치는, 피시험 디바이스로부터 얻어지는 신호와 소정의 비교 전압을 비교한 비교 결과를 출력하는 복수의 비교부와; 복수의 비교부에 대응하여 설치되고, 측정 개시 신호가 입력되고 나서, 대응하는 비교부로부터의 비교 결과가 입력될 때까지의 시간을 측정하고, 측정 결과를 출력하는 복수의 측정부와; 복수의 측정부 각각에 대하여, 측정 개시 신호를 동일한 타이밍에서 출력하는 개시 신호 출력부와; 복수의 측정부의 측정 결과에 기초하여, 피시험 디바이스로부터 얻어지는 복수의 신호 사이의 시간차를 구하는 연산부를 포함한다.
이 구성에 의하면, 개시 신호 출력부로부터 측정 개시 신호가 출력되면 측정부 각각에서 동시에 시간 측정이 개시된다. 피시험 디바이스로부터의 신호와 소정의 비교 전압을 비교한 비교 결과가 비교부로부터 대응하는 측정부에 입력되면, 상기 측정부에서의 시간 측정이 종료한다. 각 측정부의 측정 결과에 기초하여, 피시 험 디바이스로부터 얻어지는 복수의 신호 사이의 시간차가 연산부에서 구해진다.
본 발명의 반도체 시험 장치는, 하나 이상의 신호선으로 이루어지는 버스와; 비교부와 하나 이상의 신호선 중의 하나 사이를 열린 상태 또는 닫힌 상태로 전환하는 스위치부와; 상기 하나 이상의 신호선 중의 하나를 선택하는 제1 선택부와; 상기 비교부와 상기 측정부 사이에 설치되고, 제1 선택부에서 선택된 신호선을 통한 신호에 따라 개폐 상태를 제어하는 게이트부를 포함해도 된다.
본 발명의 반도체 시험 장치에서, 비교부는, 피시험 디바이스로부터 얻어지는 신호와 값이 상이한 소정의 제1 전압 및 제2 전압을 비교한 제1 비교 결과 및 제2 비교 결과를 각각 출력하고, 측정부는, 측정 개시 신호가 입력되고 나서, 대응하는 비교부로부터의 제1 비교 결과가 입력될 때까지의 제1 시간, 및 측정 개시 신호가 입력되고 나서, 대응하는 비교부로부터의 제2 비교 결과가 입력될 때까지의 제2 시간 중에서 적어도 한쪽을 측정해도 된다.
본 발명의 반도체 시험 장치에서, 비교부와 스위치부 사이에 설치되고, 비교부로부터 출력되는 제1 비교 결과와 제2 비교 결과 중에서 어느 한쪽을 선택하는 제2 선택부를 포함해도 된다.
본 발명의 반도체 시험 장치에서, 스위치부, 제1 선택부, 제2 선택부 및 게이트부는, 스위치부와 제2 선택부가 제1조로 되고, 또한 제1 선택부와 게이트부가 제2조로 되고, 제1조 및 제2조가 각각 비교부의 적어도 하나와 대응하여 설치되어도 된다.
본 발명의 반도체 시험 장치에서, 연산부는, 비교부의 특성 편차를 나타낸 스큐 보정값을 미리 기억하고 있고, 측정부의 측정 결과를 스큐 보정값에 기초하여 보정한 후, 피시험 디바이스로부터 얻어지는 복수의 신호 사이의 시간차를 구해도 된다.
본 발명에 따르면, 측정 개시 신호가 출력된 시점에서 측정부 각각에서 동시에 시간 측정을 개시한다. 피시험 디바이스로부터의 신호와 소정의 비교 전압을 비교한 비교 결과가 비교부로부터 대응하는 측정부에 입력된 시점에서 상기 측정부에서의 시간 측정을 종료한다. 각 측정부의 측정 결과에 기초하여, 피시험 디바이스로부터 얻어지는 복수의 신호 사이의 시간차를 연산부에서 구하고 있다. 그러므로, 피시험 디바이스로부터 출력된 3개 신호 이상을 동시에 측정할 수 있고, 시험 시간을 대폭 단축할 수 있는 효과가 있다.
또한, 본 발명에 따르면, 비교부에 대응한 측정부를 포함하고 있으므로, 복수의 피시험 디바이스를 동시에 시험할 수 있고, 이 결과로서 시험 시간을 대폭 단축할 수 있는 효과가 있다.
또한, 본 발명에 따르면, 비교부에 대응한 측정부를 포함하고 있으므로, 피시험 디바이스의 핀 할당의 자유도를 대폭 향상시킬 수 있고, 이에 따라, 비교부 등과 피시험 디바이스와의 접속선에 의한 접속을 간단하게 할 수 있는 효과가 있다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 반도체 시험 장치에 대하여 상세하게 설명한다.
[제1 실시예]
도 1은 본 발명의 제1 실시예에 따른 반도체 시험 장치의 주요부 구성을 나타낸 블록도이다. 도 1에 나타낸 바와 같이, 본 실시예의 반도체 시험 장치(1)는, 핀 일렉트로닉스 부(11), 시간 측정 회로(12a∼12n)(측정부), 플립플롭(13)(개시 신호 출력부), 및 시간차 연산부(14)(연산부)를 포함하고 있다. 반도체 시험 장치(1)는, 피시험 디바이스(DUT)(20)에 시험 신호를 인가함으로써 얻어지는 신호를 사용하여 DUT(20)에 대한 각종 시험을 행한다.
핀 일렉트로닉스 부(11)는, 드라이버(15), 하이측 콤퍼레이터(16)(비교부), 및 로우측 콤퍼레이터(17)(비교부)로 이루어지는 복수의 핀 일렉트로닉스 회로(11a∼11n)를 포함한다. 핀 일렉트로닉스 회로(11a∼11n)는, 각각 DUT(20)의 하나의 핀에 사용되는 회로이다. 드라이버(15)는 DUT(20)에 인가하는 시험 신호를 생성한다. 하이측 콤퍼레이터(16)는 DUT(20)로부터 출력되는 신호와 소정의 비교 전압(VH)을 비교한 비교 결과를 나타낸 신호를 출력하는 회로이다. 로우측 콤퍼레이터(17)는 DUT(20)로부터 출력되는 신호와 비교 전압(VH)보다 낮은 소정의 비교 전압(VL)을 비교한 비교 결과를 나타낸 신호를 출력하는 회로이다.
시간 측정 회로(12a∼12n)는, 핀 일렉트로닉스 회로(11a∼11n)에 대응하여 각각 설치되어 있다. 각각의 시간 측정 회로(12a∼12n)는, 플립플롭(13)으로부터 출력되는 트리거 신호(Tr1)(측정 개시 신호)가 입력되고 나서, 핀 일렉트로닉스 회 로(11a∼11n) 중에서 대응하는 핀 일렉트로닉스 회로로부터 출력되는 신호(비교 결과를 나타낸 신호)가 입력될 때까지의 시간을 클록 신호(CLK)에 동기하여 측정한다. 시간 측정 회로(12a∼12n)는 반도체 시험 장치(1)가 포함하는 타이밍 제네레이터(도시하지 않음)에 설치된다. 타이밍 제네레이터는, DUT(20)에 시험 신호를 인가하는 타이밍이나, 패스/페일을 판정하는 타이밍을 규정하는 신호를 생성하는 장치이다.
시간 측정 회로(12a∼12n)는, 구체적으로 설명하면 하이측 콤퍼레이터(16)의 비교 결과를 나타낸 신호를 입력하는 입력 채널(Ach)과 로우측 콤퍼레이터(17)의 비교 결과를 나타낸 신호를 입력하는 입력 채널(Bch)을 포함하고 있다. 시간 측정 회로(12a∼12n)는, 트리거 신호(Tr1)가 입력되고 나서 입력 채널(Ach)에 신호가 입력될 때까지의 시간 및 트리거 신호(Tr1)가 입력되고 나서 입력 채널(Bch)에 신호가 입력될 때까지의 시간 중 적어도 한쪽을 클록 신호(CLK)에 동기하여 측정한다. 시간 측정 회로(12a∼12n)는, 전술한 측정 외에, 입력 채널(Ach, Bch)의 어느 하나로부터 입력되는 신호의 주기나 주파수의 측정, 또는 양쪽 입력 채널로부터 입력되는 신호 사이의 시간차의 측정도 가능하다.
플립플롭(13)은, D 입력단에 트리거 신호(Tr)가 인식되고, 또한 클록 입력단에 클록 신호(CLK)가 입력되고 있다. 플립플롭(13)은, 트리거 신호(Tr)를 클록 신호(CLK)에 동기시켜 트리거 신호(Tr1)로서 출력한다. 트리거 신호(Tr)는 도시하지 않은 제어 장치로부터 출력된다. 시간차 연산부(14)는, 시간 측정 회로(12a∼12n)의 측정 결과의 각각을 입력으로 하고 있고, 입력되는 임의의 2개의 측정 결과를 선택하여 이들의 시간차를 연산한다.
이에 따라, DUT(20)의 임의의 2개의 핀으로부터 출력되는 신호 사이의 시간차를 구할 수 있게 된다. 시간 측정 회로(12a∼12n)에서 행해지는 측정에 대한 설정, 및 시간차 연산부(14)에서의 측정 결과의 선택에 대한 설정은, 도시하지 않은 제어 장치의 제어 하에서 행해진다.
다음에, 전술한 구성의 반도체 시험 장치(1)를 사용하여, DUT(20)의 임의의 2개의 핀(도 1에 나타낸 예에서는 핀 P11 및 핀 P12)으로부터 출력되는 신호 사이의 시간차를 측정하는 경우의 동작에 대하여 설명한다. 도 2는 본 발명의 제1 실시예에 따른 반도체 시험 장치의 동작을 설명하기 위한 타이밍 차트이다. 먼저, 핀 일렉트로닉스 부(11)에 설치된 핀 일렉트로닉스 회로(11a∼11n) 중에서 2개[예를 들면, 핀 일렉트로닉스 회로(11a 및 11b)]를, DUT(20)의 핀 P11 및 핀 P12에 각각 접속한다.
이어서, 도시하지 않은 제어 장치의 제어 하에서, 트리거 신호(Tr1)가 입력되고 나서, 예를 들면 입력 채널(Ach)에 신호가 입력될 때까지의 시간의 측정이 행해지도록 시간 측정 회로(12a, 12b)의 설정이 행해진다. 또한, 도시하지 않은 제어 장치의 제어 하에서, 시간 측정 회로(12a, 12b)로부터의 측정 결과를 선택하여 이들 시간차를 연산하도록 시간차 연산부(14)의 설정이 행해진다. 간단하게 설명하기 위하여, 트리거 신호(Tr1)가 입력되고 나서 입력 채널(Ach)에 신호가 입력될 때까지의 시간을 시간 측정 회로(12a, 12b) 각각에서 측정하는 경우를 예로 든다. 그러나, 트리거 신호(Tr1)가 입력되고 나서 입력 채널(Bch)에 신호가 입력될 때까 지의 시간을 측정하도록 시간 측정 회로(12a, 12b)를 설정해도 된다.
이상의 설정이 완료하면, 도시하지 않은 제어 장치로부터 플립플롭(13)에 대하여 트리거 신호(Tr)가 출력되고, 또한 DUT(20)에 대한 시험 신호의 인가가 개시되어 DUT(20)의 시험이 개시된다. 플립플롭(13)에 트리거 신호(Tr)가 입력되면, 클록 신호(CLK)에 동기한 트리거 신호(Tr1)가 생성된다. 이 트리거 신호(Tr1)가 시간 측정 회로(12a∼12n)에 각각 입력된다. 여기서는, 시간 측정 회로(12a, 12b)의 동작에 대해서만 설명하고, 다른 시간 측정 회로(12c∼12n)에 대한 설명은 생략한다.
플립플롭(13)에서 생성된 트리거 신호(Tr1)가 시간 측정 회로(12a, 12b)에 입력되면, 시간 측정 회로(12a, 12b)의 클록 신호(CLK)에 동기하여 시간 측정이 개시된다. 도 2에 나타낸 예에서는, 트리거 신호(Tr1)의 상승 에지에서, 시간 측정 회로(12a, 12b)의 시간 측정이 동시에 개시되고 있다. 한편, DUT(20)에 시험 신호가 인가되면, DUT(20)의 핀 P11 및 핀 P12로부터는 시험 신호에 따른 신호가 출력된다.
도 2에 나타낸 바와 같이, DUT(20)의 핀 P11 및 핀 P12로부터 출력된 신호 사이에 타이밍이 어긋나 있다고 가정한다. 이 타이밍 어긋남의 시간을 시간차 ΔT로 한다. 도 2에 나타낸 예에서는, 먼저 DUT(20)의 핀 P11로부터 출력된 신호가 핀 일렉트로닉스 회로(11a)에 입력되어 비교 전압(VH, VL)과 비교된다. 이 비교 결과를 나타낸 신호가 핀 일렉트로닉스 회로(11a)로부터 시간 측정 회로(12a)에 입력 된다. 이 신호[본 예에서는, 핀 P11로부터 출력된 신호와 비교 전압(VH)과의 비교 결과를 나타낸 신호]가 입력되면, 도 2에 나타낸 바와 같이, 신호의 상승에서 시간 측정 회로(12a)의 시간의 측정이 중지된다. 여기서 측정된 시간을 시간 T1으로 한다.
DUT(20)의 핀 P11로부터 신호가 출력되고 나서 상기 시간차 ΔT가 경과하면, DUT(20)의 핀 P12로부터 신호가 출력되어 핀 일렉트로닉스 회로(11b)에 입력되고, 비교 전압(VH, VL)과 비교되고, 이 비교 결과를 나타낸 신호가 핀 일렉트로닉스 회로(11b)로부터 시간 측정 회로(12b)에 입력된다. 이 신호[본 예에서는, 핀 P12로부터 출력된 신호와 비교 전압(VH)과의 비교 결과를 나타낸 신호]가 시간 측정 회로(12b)에 입력되면, 도 2에 나타낸 바와 같이, 신호의 상승에서 시간 측정 회로(12b)의 시간 측정이 중지된다. 여기서 측정된 시간을 시간 T2로 한다.
시간 측정 회로(12a, 12b)의 측정 결과는 각각 시간차 연산부(14)에 출력된다. 시간차 연산부(14)는, 시간 측정 회로(12b)에서 측정된 시간 T2로부터 시간 측정 회로(12a)에서 측정된 시간 T1을 감산하는 연산[즉, 연산(T2-T1)]이 행해진다. 이에 따라, DUT(20)의 핀 P11 및 핀 P12로부터 출력되는 신호 사이의 시간차 ΔT를 구할 수 있다.
이상의 설명에서는, 설명을 간단하게 하기 위하여, DUT(20)의 2개의 핀(P11, P12)으로부터 출력되는 신호 사이의 시간차를 측정하는 경우를 예로 들어 설명하였다. 그러나, 본 실시예의 반도체 시험 장치(1)는, 전술한 바와 마찬가지의 단계로 DUT(20)의 3개 이상의 핀으로부터 출력되는 신호 사이의 시간차를 한번에 측정할 수 있다.
구체적으로 설명하면, 예를 들면 3개의 핀 일렉트로닉스 회로(11a∼11c)를 DUT(20)의 3개의 상이한 핀에 각각 접속한다. 이들 핀 일렉트로닉스 회로(11a∼11c)에 대응하여 설치된 시간 측정 회로(12a∼12c)에 대하여, 트리거 신호(Tr1)가 입력되고 나서, 예를 들면 입력 채널(Ach)에 신호가 입력될 때까지의 시간 측정이 행해지도록 설정을 행한다. 여기에 더하여, 시간차 연산부(14)에 대하여, 핀 일렉트로닉스 회로(11a∼11c) 각각으로부터 출력되는 3개의 신호를 선택하여 이들 신호 사이의 시간차를 연산하는 설정을 행한다. 이상의 설정을 행한 후에 전술한 단계로 시험을 개시하면, DUT(20)의 3개의 핀으로부터 출력되는 신호 사이의 시간차를 한번에 구할 수 있다.
또한, 본 실시예의 반도체 시험 장치(1)에서는, 핀 일렉트로닉스 회로(11a∼11n)에 대응하여 시간 측정 회로(12a∼12n)가 각각 설치되어 있다. 따라서, 복수의 DUT(20)를 동시에 시험할 수 있고, DUT(20)의 시험 시간을 대폭 단축할 수 있다.
또한, 핀 일렉트로닉스 회로(11a∼11n)에 대응하여 시간 측정 회로(12a∼12n)가 각각 설치되어 있으므로, 종래의 반도체 시험 장치(100)와 같은 셀렉터에 의한 제한이 생기지 않는다. 따라서, DUT의 핀 할당의 자유도를 대폭 향상시킬 수 있다. 결과적으로, 핀 일렉트로닉스 회로와 DUT를 접속선에 의해 간단하게 접속할 수 있다.
[제2 실시예]
도 3은 본 발명의 제2 실시예에 따른 반도체 시험 장치의 주요 구성을 나타낸 블록도이다. 도 3에서는, 도 1에 나타낸 블록과 동일한 블록에는 동일한 부호를 부여하고 있다. 도 3에서, 도 1에 나타낸 시간차 연산부(14)의 도시를 생략하고 있다. 도 3에 나타낸 바와 같이, 본 실시예의 반도체 시험 장치(2)는, 도 1에 나타낸 반도체 시험 장치(1)가 포함하는 구성에 더하여 아밍 버스(arming bus) B(버스)를 포함한다. 또한, 반도체 시험 장치(2)는, 핀 일렉트로닉스 회로(11a)에 대응한 셀렉터(31)(제2 선택부), 스위치부(32), 셀렉터(33)(제1 선택부), 게이트 회로(34, 35)(게이트부), 핀 일렉트로닉스 회로(11b)에 대응한 셀렉터(41)(제2 선택부), 스위치부(42), 셀렉터(43)(제1 선택부), 및 게이트 회로(44, 45)(게이트부)를 포함한다. 셀렉터(31), 스위치부(32), 셀렉터(33) 및 게이트 회로(34, 35)를 총칭하여 제1 회로 그룹이라고 한다. 셀렉터(41), 스위치부(42), 셀렉터(43) 및 게이트 회로(44, 45)를 총칭하여 제2 회로 그룹이라고 한다. 이들 제1 회로 그룹과 마찬가지의 회로가 도시하지 않은 다른 핀 일렉트로닉스 회로에도 설치되어 있다.
제1 회로 그룹 및 제2 회로 그룹 등은, 외부 트리거[여기서는, DUT(20)로부터의 신호]가 입력되기까지의 시간 측정 회로(12a∼12n)에 대한 신호 입력을 금지하는 아밍 기능, 및 DUT(20)의 핀으로부터 출력되는 신호 사이의 시간차의 플러스(+) 시간을 측정하는 플러스 시간 측정 기능을 실현하기 위해 설치된 구성이다. 플러스 시간 측정 기능은, DUT(20)로부터 출력되는 복수 신호의 타이밍의 전후 관 계에 관계없이, 항상 플러스 값의 시간차 ΔT를 구하는 기능이다.
즉, 전술한 제1 실시예에서는, 시간차 연산부(14)에서 시간차 ΔT = T2-T1을 연산하고 있다. 따라서, DUT(20)의 핀 P12로부터 출력되는 신호가 핀 P11로부터 출력되는 신호보다 지연되는 경우 시간차 ΔT는 플러스 값이 되지만, 반대의 경우에는 시간차 ΔT는 마이너스 값이 된다. 본 실시예에서는, 제1 회로 그룹 및 제2 회로 그룹 등을 설치함으로써, 시간차 ΔT를 반드시 플러스 값으로 하는 플러스 시간 측정 기능을 실현하고 있다.
아밍 버스 B는, 하나 이상의 신호선으로 이루어지고, 각종 신호를 전달하기 위해 사용되는 버스이다. 핀 일렉트로닉스 회로(11a)에 대응하여 설치된 제1 회로 그룹과, 핀 일렉트로닉스 회로(11b)에 대응하여 설치된 제2 회로 그룹은 동일한 구성으로 되어 있다. 그러므로, 이하에서는 핀 일렉트로닉스 회로(11a)에 설치된 제1 회로 그룹에 대하여 설명한다. 핀 일렉트로닉스 회로(11b)에 대응하여 설치된 제2 회로 그룹, 및 도시하지 않은 다른 핀 일렉트로닉스 회로에 대응하여 설치된 구성에 대한 설명은 생략한다.
셀렉터(31)는, 핀 일렉트로닉스 회로(11a)에 설치되어 있는 하이측 콤퍼레이터(16) 및 로우측 콤퍼레이터(17)로부터 출력되는 신호 및 게이트 회로(34, 35)로부터 출력되는 신호 중에서 어느 하나를 선택한다. 도 3에서는 게이트 회로(34, 35)의 출력이 셀렉터(31)에 직접 입력되고 있는 구성을 도시하고 있다. 그러나, 게이트 회로(34, 35)와 셀렉터(31) 사이에 게이트 회로(34, 35)의 출력을 유지하는 래치 회로를 설치해도 된다.
스위치부(32)는, 셀렉터(31)의 출력단과 아밍 버스 B를 이루는 신호선 중의 하나를 접속하는 스위치이다. 이 스위치부(32)에 의해, 핀 일렉트로닉스 회로(11a)에 설치된 하이측 콤퍼레이터(16) 또는 로우측 콤퍼레이터(17)와 아밍 버스 B를 이루는 신호선 중의 하나 사이가 열린 상태 또는 닫힌 상태로 전환된다. 셀렉터(33)는, 아밍 버스 B를 이루는 신호선 중에서 어느 하나를 선택한다. 셀렉터(31)에서 선택되는 신호의 설정, 스위치부(32)에서 셀렉터(31)의 출력단과 접속되는 신호선의 설정, 및 셀렉터(33)에서 선택되는 신호선의 설정은, 도시하지 않은 제어 장치의 제어 하에서 행해진다.
게이트 회로(34)는, 핀 일렉트로닉스 회로(11a)의 하이측 콤퍼레이터(16)와 시간 측정 회로(12a)의 입력 채널(Ach) 사이에 설치되어 있다. 게이트 회로(34)는, 셀렉터(33)에서 선택된 신호선을 통하여 전달되는 신호에 따라 개폐 상태를 제어한다. 게이트 회로(35)는, 핀 일렉트로닉스 회로(11a)의 로우측 콤퍼레이터(17)와 시간 측정 회로(12a)의 입력 채널(Bch) 사이에 설치되어 있다. 게이트 회로(35)는, 셀렉터(33)에서 선택된 신호선을 통하여 전달되는 신호에 따라 개폐 상태를 제어한다. 게이트 회로(34, 35)의 초기 상태, 및 동작 모드의 설정도 도시하지 않은 제어 장치의 제어 하에서 행해진다.
다음에, 전술한 바와 같이 구성된 반도체 시험 장치(2)에서, 아밍 기능 및 플러스 시간 측정 기능을 사용했을 때의 동작에 대하여 차례로 설명한다. 아밍 기능을 사용할 경우, 도시하지 않은 제어 장치의 제어 하에서, 예를 들면 이하의 3개의 설정이 행해진다. 즉, 핀 일렉트로닉스 회로(11a)의 로우측 콤퍼레이터(17)로 부터의 신호를 셀렉터(31)에서 선택하는 설정이 행해진다. 셀렉터(31)의 출력단과 아밍 버스 B를 이루는 신호선의 하나인 신호선 B1을 접속하는 설정이 행해진다. 셀렉터(43)에서 신호선 B1을 선택하는 설정이 행해진다. 초기 상태에는, 핀 일렉트로닉스 회로(11b)의 하이측 콤퍼레이터(16) 및 로우측 콤퍼레이터(17)와 시간 측정 회로(12b) 사이가 게이트 회로(44, 45)에 의해 각각 닫힌 상태로 설정된다.
이상의 설정을 끝낸 후, DUT(20)의 핀 P11로부터 아밍 트리거가 되는 신호가 출력되면, 이 신호는 핀 일렉트로닉스 회로(11a)에 입력되어 로우측 콤퍼레이터(17)에서 비교 전압(VL)과 비교되어 그 비교 결과를 나타낸 신호가 출력된다. 로우측 콤퍼레이터(17)로부터 출력된 신호는, 셀렉터(31)에서 선택되어 스위치부(32), 아밍 버스 B의 신호선 B1, 및 셀렉터(43)를 차례대로 통하여 게이트 회로(44, 45)에 입력된다. 이에 따라, 게이트 회로(44, 45)는 열린 상태가 되고, 핀 일렉트로닉스 회로(11b)의 하이측 콤퍼레이터(16) 및 로우측 콤퍼레이터(17)로부터 출력되는 신호가 시간 측정 회로(12b)에 입력된다. 반대로, DUT(20)의 핀 P11로부터의 신호가 입력되지 않는 한, 게이트 회로(44, 45)는 닫힌 상태이므로, 핀 일렉트로닉스 회로(11b)의 하이측 콤퍼레이터(16) 및 로우측 콤퍼레이터(17)로부터 출력되는 신호가 시간 측정 회로(12b)에 입력되지는 않는다.
만일 핀 일렉트로닉스 회로(11a)의 로우측 콤퍼레이터(17)로부터 비교 결과를 나타낸 신호가 출력된 후, 소정 시간이 경과하고 나서 핀 일렉트로닉스 회로(11b)의 하이측 콤퍼레이터(16)로부터 비교 결과를 나타낸 신호가 출력된다고 가 정한다. 이 경우, 핀 일렉트로닉스 회로(11a)의 로우측 콤퍼레이터(17)로부터 출력되는 신호를 외부 트리거로 하여 게이트 회로(44, 45)를 열린 상태로 하고, 핀 일렉트로닉스 회로(11b)의 하이측 콤퍼레이터(16)로부터 출력되는 신호를 시간 측정 회로(12b)에 입력시키는 방법을 사용할 수 있게 된다.
다음에, 플러스 시간 측정 기능을 사용하는 경우, 도시하지 않은 제어 장치의 제어 하에서, 핀 일렉트로닉스 회로(11a)에 대응하여 설치된 게이트 회로(34, 35)의 초기 상태를 셀렉터(33)로부터의 신호의 유무에 관계없이 열린 상태로 하는 설정이 행해진다. 다만, 다른 핀으로부터의 신호에 의해 아밍 트리거를 인가할 때는 닫힌 상태로 한다. 또한, 게이트 회로(34, 35)로부터 출력되는 신호 중에서 어느 한쪽[여기서는, 게이트 회로(34)의 출력 신호로 함]을 셀렉터(31)에서 선택하는 설정이 행해진다. 또한, 이 셀렉터(31)의 출력단과 아밍 버스 B를 이루는 신호선의 하나인 신호선 B1을 접속하는 설정이 행해진다.
또한, 도시하지 않은 제어 장치의 제어 하에서, 핀 일렉트로닉스 회로(11b)에 대응하여 설치된 셀렉터(43)에서 신호선 B1을 선택하는 설정이 행해진다. 초기 상태에서는, 핀 일렉트로닉스 회로(11b)의 하이측 콤퍼레이터(16) 및 로우측 콤퍼레이터(17)와 시간 측정 회로(12b) 사이가 게이트 회로(44, 45)에 의해 각각 닫힌 상태로 설정된다.
이상의 설정을 끝낸 후, 도시하지 않은 제어 장치로부터 트리거 신호(Tr)가 입력되어, 플립플롭(13)으로부터 클록 신호(CLK)에 동기한 트리거 신호(Tr1)가 출력되면, 시간 측정 회로(12a, 12b) 등에서 시간 측정이 개시된다. 만약 DUT(20)의 핀 P11로부터 신호가 출력되기 전에 핀 P12로부터 신호가 출력된다 하더라도, 핀 일렉트로닉스 회로(11b)와 시간 측정 회로(12b) 사이에 설치된 게이트 회로(44, 45)가 모두 닫힌 상태이므로, 상기 신호는 무시된다.
이에 비해, DUT(20)의 핀 P11로부터 신호가 출력되면, 이 신호는 핀 일렉트로닉스 회로(11a)에 입력되어 하이측 콤퍼레이터(16)에서 비교 전압(VH)과 비교되어, 이 비교 결과를 나타낸 신호가 출력된다. 여기서, 핀 일렉트로닉스 회로(11a)와 시간 측정 회로(12a) 사이에 설치된 게이트 회로(34)가 열린 상태이므로, 핀 일렉트로닉스 회로(11a)의 하이측 콤퍼레이터(16)로부터 출력된 신호가 게이트 회로(34)를 통과하여 시간 측정 회로(12a)에 입력되고, 이에 따라 시간 측정 회로(12a)에서의 시간 측정이 종료한다. 여기서 측정된 시간을 시간 T3라고 한다.
또한, 핀 일렉트로닉스 회로(11a)의 하이측 콤퍼레이터(16)로부터 출력된 신호를 입력으로 하는 게이트 회로(34)의 출력이 셀렉터(31)에서 선택되어 스위치부(32), 아밍 버스 B의 신호선 B1, 셀렉터(43)의 순서를 통하여 핀 일렉트로닉스 회로(11b)에 대응하여 설치된 게이트 회로(44, 45)에 입력된다. 이에 따라, 게이트 회로(44, 45)는 열린 상태가 된다.
그 후, DUT(20)의 핀 P12로부터 신호가 출력되면, 이 신호는 핀 일렉트로닉스 회로(11b)에 입력되고 하이측 콤퍼레이터(16)에서 비교 전압(VH)과 비교되어, 그 비교 결과를 나타낸 신호가 출력된다. 핀 일렉트로닉스 회로(11b)와 시간 측정 회로(12b) 사이에 설치된 게이트 회로(44)가 열린 상태가 되어 있으므로, 핀 일렉트 로닉스 회로(11b)의 하이측 콤퍼레이터(16)로부터 출력된 신호가 게이트 회로(44)를 통과하여 시간 측정 회로(12b)에 입력되고, 이에 따라 시간 측정 회로(12b)에서의 시간의 측정이 종료한다. 그리고, 여기서 측정된 시간을 시간 T4라고 한다.
이와 같이 하여, 핀 일렉트로닉스 회로(11b)에 대한 신호 입력은, 반드시 핀 일렉트로닉스 회로(11a)에 대한 신호 입력 후가 되므로, 시간 측정 회로(12b)에서 측정된 시간 T4는 반드시 시간 측정 회로(12a)에서 측정된 시간 T3보다 길어진다. 그러므로, 시간 측정 회로(12b)에서 측정된 시간 T4로부터 시간 측정 회로(12a)에서 측정되는 시간 T3를 감산하는 연산[즉, 연산(T4-T3)]을 시간차 연산부(14)(도 3에서는 도시하지 않음)에서 행하면, DUT(20)의 핀 P11 및 핀 P12로부터 출력되는 신호 사이의 시간차 ΔT는 반드시 플러스가 된다. 이와 같이 하여, 플러스 값인 시간차 ΔT를 측정할 수 있다.
이상, 설명한 제2 실시예에 따른 반도체 시험 장치(2)에서도, 핀 일렉트로닉스 회로(11a∼11n)에 대응하여 시간 측정 회로(12a∼12n)가 각각 설치되어 있으므로, 복수의 DUT(20)를 동시에 시험할 수도 있고, DUT(20)의 3개 이상의 핀으로부터 출력되는 신호 사이의 시간차를 한번에 측정할 수도 있다. 그러므로, DUT(20)의 시험 시간을 대폭 단축할 수 있다. 또한, 핀 일렉트로닉스 회로(11a∼11n)에 대응하여 시간 측정 회로(12a∼12n)가 각각 설치되어 있으므로, 종래의 반도체 시험 장치(100)와 같은 셀렉터에 의한 제한이 발생하지 않는다. 따라서, DUT의 핀의 할당의 자유도를 대폭 향상시킬 수 있다. 결과적으로, 핀 일렉트로닉스 회로와 DUT의 접속선에 의한 접속을 간단하게 할 수 있다.
이상, 본 발명의 실시예에 따른 반도체 시험 장치에 대하여 설명하였으나, 본 발명은 전술한 실시예에 제한되지 않고, 본 발명의 범위 내에서 자유롭게 변경될 수 있다. 예를 들면, 전술한 제1 실시예 및 제2 실시예에 따른 반도체 시험 장치(1, 2)에서는, 트리거 신호(Tr1)가 입력되고 나서, 핀 일렉트로닉스 회로(11a∼11n)로부터의 신호가 시간 측정 회로(12a∼12n)에 입력될 때까지의 시간을 각각 측정할 수 있다. 그러므로, 하이측 콤퍼레이터(16) 및 로우측 콤퍼레이터(17)의 특성 편차에 기인하는 스큐(콤퍼레이터 스큐)를 조정할 수 있다.
즉, 먼저 핀 일렉트로닉스 회로(11a∼11n)의 각각에 설치된 드라이버(15) 각각으로부터 동일한 타이밍에서 소정의 신호를 출력시키고, 시간 측정 회로(12a∼12n) 각각에 트리거 신호(Tr1)가 입력되어 시간 계측이 개시된 후에, 각 드라이버(15)로부터의 신호가 시간 측정 회로(12a∼12n)에 입력되기까지의 시간을 각각 측정한다. 드라이버(15) 사이에도 스큐(드라이버 스큐)가 발생하지만, 여기서는 높은 정밀도로 드라이버 스큐의 조정이 행해지고 있다고 가정한다. 다음에, 시간 측정 회로(12a∼12n)에서 얻어진 측정 결과 중의 하나를 기준으로 하여, 다른 측정 결과와의 시간차를 스큐 보정값으로서 미리 구하여 시간차 연산부(14)에 기억시켜 둔다.
DUT(20)에 대하여 실제로 시험을 행할 때, 시간차 연산부(14)가, 시간 측정 회로(12a∼12n)로부터 얻어진 측정 결과에 대하여 상기 스큐 보정값을 가산하고 나서, DUT(20)의 핀으로부터 출력되는 신호 사이의 시간차 ΔT를 구한다. 이에 따라, 하이측 콤퍼레이터(16) 및 로우측 콤퍼레이터(17)에 대한 콤퍼레이터 스큐를 조정할 수 있다. 여기서는, 시간차 측정 회로(12a∼12n)의 측정 결과를 스큐 보정값에 의해 보정하는 경우를 예로 들고 있다. 그러나, 이에 대신하여 콤퍼레이터 스큐를 조정하기 위해 설치되는 지연선 또는 버니어(둘 다 도시하지 않음)의 조정을 상기 스큐 보정값에 기초하여 행해도 된다.
또한, 전술한 제2 실시예에서는, 핀 일렉트로닉스 회로(11a)에 대응하여 제1 회로 그룹이 설치되고, 또한 핀 일렉트로닉스 회로(11b)에 대응하여 제2 회로 그룹이 설치되고, 도시하지 않은 다른 핀 일렉트로닉스 회로에도 제1 회로 그룹과 마찬가지의 회로가 더 설치되어 있는 경우를 예로 들어 설명하였다. 그러나, 핀 일렉트로닉스 회로 각각에 대응하여 제1 회로 그룹과 마찬가지의 회로를 반드시 설치할 필요는 없다.
예를 들면, 도 3에 나타낸 반도체 시험 장치(2)에서, 핀 일렉트로닉스 회로(11a)에 대응하여 설치된 셀렉터(33) 및 게이트 회로(34, 35)를 생략하고, 또한 핀 일렉트로닉스 회로(11b)에 대응하여 설치된 셀렉터(41) 및 스위치부(42)를 생략할 수도 있다. 이와 같이, 반도체 시험 장치(2)를 셀렉터(31) 및 스위치부(32)[또는, 셀렉터(41) 및 스위치부(42)]의 조와 셀렉터(33) 및 게이트 회로(34, 35)[또는, 셀렉터(43) 및 게이트 회로(44, 45)]의 조가 핀 일렉트로닉스 회로(11a∼11n) 중에서 적어도 하나에 대응하여 설치되도록 구성할 수 있다. 이와 같이 구성함으로써 회로 규모를 감소시킬 수 있다.
또한, 복수의 핀 일렉트로닉스 회로에 대하여 셀렉터(31)[셀렉터(41)]를 하나 설치한 구성으로 하고, 복수의 핀 일렉트로닉스 회로로부터 출력되는 신호를 이 셀렉터에 의해 선택하도록 해도 된다. 또한, 복수의 핀 일렉트로닉스 회로에 대하여 셀렉터(33)[셀렉터(43)]를 하나 설치한 구성으로 하고, 복수의 핀 일렉트로닉스 회로에 대응하여 설치되는 게이트 회로의 개폐 상태를, 셀렉터(33)에서 선택된 아밍 버스 B의 신호선을 통한 신호에 의해 제어하도록 해도 된다. 이상과 같이 구성함으로써, 셀렉터(31)[셀렉터(41)] 및 스위치부(32)[스위치부(42)]의 개수, 또는 셀렉터(33)[셀렉터(43)]의 개수를 적게 할 수 있으므로, 회로 규모를 더욱 감소시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 시험 장치의 주요부의 구성을 나타낸 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 시험 장치의 동작을 설명하기 위한 타이밍 차트이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 시험 장치의 주요부의 구성을 나타낸 블록도이다.
도 4는 종래의 반도체 시험 장치의 주요부의 구성을 나타낸 블록도이다.
도 5는 회로 규모 및 배선수의 증대를 억제하면서 DUT의 동시 시험을 가능하게 하는 종래의 반도체 시험 장치의 구성의 일부를 나타낸 도면이다.

Claims (6)

  1. 피시험 디바이스의 시험을 행하는 반도체 시험 장치로서,
    상기 피시험 디바이스의 상이한 핀들 각각으로부터 얻어지는 신호와 소정의 비교 전압을 비교한 비교 결과를 출력하는 복수의 비교부;
    상기 복수의 비교부에 대응하여 설치되고, 측정 개시 신호가 입력되고 나서, 대응하는 비교부로부터의 상기 비교 결과가 입력되기까지의 시간을 측정하고, 측정 결과를 출력하는 복수의 측정부;
    상기 복수의 측정부 각각에 대하여, 상기 측정 개시 신호를 동일한 타이밍에서 출력하는 개시 신호 출력부; 및
    상기 복수의 측정부의 상기 측정 결과에 기초하여, 상기 피시험 디바이스의 상기 상이한 핀들로부터 얻어지는 복수의 신호 사이의 시간차를 구하는 연산부
    를 포함하는 반도체 시험 장치.
  2. 피시험 디바이스의 시험을 행하는 반도체 시험 장치로서,
    상기 피시험 디바이스로부터 얻어지는 신호와 소정의 비교 전압을 비교한 비교 결과를 출력하는 복수의 비교부;
    상기 복수의 비교부에 대응하여 설치되고, 측정 개시 신호가 입력되고 나서, 대응하는 비교부로부터의 상기 비교 결과가 입력되기까지의 시간을 측정하고, 측정 결과를 출력하는 복수의 측정부;
    상기 복수의 측정부 각각에 대하여, 상기 측정 개시 신호를 동일한 타이밍에서 출력하는 개시 신호 출력부;
    상기 복수의 측정부의 상기 측정 결과에 기초하여, 상기 피시험 디바이스로부터 얻어지는 복수의 신호 사이의 시간차를 구하는 연산부
    하나 이상의 신호선으로 이루어지는 버스;
    상기 비교부와 상기 하나 이상의 신호선 중의 하나 사이를 열린 상태 또는 닫힌 상태로 전환하는 스위치부;
    상기 하나 이상의 신호선 중에서 하나를 선택하는 제1 선택부; 및
    상기 비교부와 상기 측정부 사이에 설치되고, 상기 제1 선택부에서 선택된 신호선을 통한 신호에 따라 개폐 상태를 제어하는 게이트부
    를 포함하는 반도체 시험 장치.
  3. 제2항에 있어서,
    상기 비교부는, 상기 피시험 디바이스로부터 얻어지는 신호와 값이 상이한 소정의 제1 전압 및 제2 전압을 비교한 제1 비교 결과 및 제2 비교 결과를 각각 출력하고,
    상기 측정부는, 상기 측정 개시 신호가 입력되고 나서, 대응하는 비교부로부터의 상기 제1 비교 결과가 입력될 때까지의 제1 시간, 및 상기 측정 개시 신호가 입력되고 나서, 대응하는 비교부로부터의 상기 제2 비교 결과가 입력될 때까지의 제2 시간 중에서 적어도 한쪽을 측정하는, 반도체 시험 장치.
  4. 제3항에 있어서,
    상기 비교부와 상기 스위치부 사이에 설치되고, 상기 비교부로부터 출력되는 상기 제1 비교 결과와 상기 제2 비교 결과 중에서 어느 한쪽을 선택하는 제2 선택부를 더 포함하는 반도체 시험 장치.
  5. 제4항에 있어서,
    상기 스위치부, 상기 제1 선택부, 상기 제2 선택부 및 상기 게이트부는, 상기 스위치부와 상기 제2 선택부가 제1 조가 되고, 또한 상기 제1 선택부와 상기 게 이트부가 제2 조가 되고,
    상기 제1 조 및 상기 제2 조가 각각 상기 비교부 중에서 적어도 하나에 대응하여 설치된, 반도체 시험 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 연산부는, 상기 비교부의 특성 편차를 나타낸 스큐 보정값을 미리 기억하고 있고, 상기 측정부의 측정 결과를 상기 스큐 보정값에 기초하여 보정한 후, 상기 피시험 디바이스로부터 얻어지는 복수의 신호 사이의 시간차를 구하는, 반도체 시험 장치.
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