KR100997880B1 - 칩 내장 기판의 패드와 기판을 접속 제조하는 방법 및 이를적용한 다기능 인쇄회로기판 - Google Patents

칩 내장 기판의 패드와 기판을 접속 제조하는 방법 및 이를적용한 다기능 인쇄회로기판 Download PDF

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Abstract

본 발명은 인쇄회로기판 제조에 관한 것으로, 특히 반도체 칩을 내장한 인쇄회로기판 제조 기술에 관한 것이다. 본 발명은 기판에 내장 반도체 다이와 전기적 접속을 위해 별도의 비아 가공 공정을 하는 대신에, 적층 라미네이트 과정에서 반도체 다이에 형성한 범프가 용융 상태의 적층 절연층을 뚫고 기판 외층의 배선 도전층과 직접 결합하도록 하되, 도전층의 표면에 주석과 같은 저융점 이종 메탈을 형성해서 가열 가압 라미네이트 공정 조건에서 저융점 이종 메탈이 용융되도록 함으로써 범프와 기판의 도전층 사이의 전기적 결합력을 배가하도록 한다. 그 결과, 종래기술과 달리 비아 홀 형성을 위한 사진 식각 공정 및 레이저 드릴 공정을 생략할 수 있으므로 칩 내장형 기판의 제조 공정 단가를 경감시키고 공정을 단순화하여 불량률을 감소시키는 장점이 있다.
칩 내장형 인쇄회로기판, PCB, 반도체 다이, 저융점 메탈, 능동 소자.

Description

칩 내장 기판의 패드와 기판을 접속 제조하는 방법 및 이를 적용한 다기능 인쇄회로기판{METHOD OF INTERCONNECTION BETWEEN BONDING PAD AND SUBSTRATE CONDUCTING LAYER AND MULTI-FUNCTIONAL PRINTED CIRCUIT BOARD MANUFACTURED THEREOF}
본 발명은 칩(chip) 내장형 인쇄회로기판(PCB; printed circuit board) 제조에 관한 것으로, 특히 베어 다이 칩(bare die chip) 또는 웨이퍼 레벨 패키지(WLP; Wafer Level Package)를 기판에 실장한 후 실장한 소자와 기판의 외층 동박 회로를 전기적으로 연결하는 인터커넥션 방법에 관한 것이다.
이하, 명세서 및 특허청구범위에는 위의 베어 다이 칩 또는 웨이퍼 레벨 패키지를 총칭하여 "반도체 다이"로 부르기로 하지만, 반드시 이에 국한할 필요는 없으며, 기판의 소형화 및 경량화를 위하여 기판에 내장하고자 하는 모든 전기소자, 전자소자, 시스템 부품에 적용하는 것이 가능하므로 본 발명의 사상 및 청구범위 해석에 있어서 모든 내장형 부품에 적용하는 것으로 해석하여야 한다.
최근 들어 전자 기기의 휴대성을 향상시키고 기능을 극대화하기 위하여, 베어 다이 칩 또는 웨이퍼 레벨 패키지와 같은 능동 부품을 기판에 직접 내장하는 기 술이 도입되고 있다. 이와 같이 기판에 부품을 내장하게 되면 기판의 소형화가 가능하고 부품의 실장 밀도가 증대되며 전자 회로의 고주파 특성이 개선되는 등의 효과가 있다.
도1a 내지 도1f는 종래 기술에 따른 다이 칩 내장 기판 제조 공법을 나타낸 도면이다.
종래기술은 기판(10) 위에 반도체 다이(20)를 도면 부호 30으로 나타낸 다이 어태치(die attach) 필름 또는 접착제를 이용해서 접착 고정함으로써 시작한다(도1a). 그리고 나면, 반도체 다이(20)가 실장된 기판(10) 위에 캐비티(cavity) 가공된 제1 절연층(40)과 제2 절연층(50) 및 도전층(60)을 정렬하여 적층 라미네이트를 수행한다(도1b).
여기서, 제2 절연층(50)으로 프리프레그(PREPREG)를 사용할 수 있으며, 도전층(60)의 실시예로서 동박을 사용할 수 있다. 또 다른 실시예로서, 제2 절연층(50)과 도전층(60)은 동박이 피복된 레진(resin coated copper; RCC)을 사용할 수 있다.
도1c는 반도체 다이(20)가 실장되어 라미네이트 완료된 기판의 모습을 도시하고 있다. 실장된 반도체 다이(20)의 상부면에는 본딩 패드(25)가 도시되어 있으며, 도전 패드(25)는 기판과 전기적으로 인터커넥션 접속되어야 한다.
실장된 반도체 다이(20)의 본딩 패드(25)와 기판의 동박 회로와 서로 통전 접속하기 위하여, 종래 기술은 기판의 외층에 동박으로 형성된 도전층(60)을 사진/노광/현상/식각의 이미지 작업을 진행하여 선택적으로 개구하고 절연층을 식각 하 여 층간 비아를 형성한 후 도금을 진행하는 방법으로 도전 패드와 기판의 동박을 서로 선택적으로 접속하는 방법을 사용하고 있다.
즉, 도1d를 참조하면, 반도체 다이(20)가 실장된 기판(10)의 외층 도전층(60)에 드라이 필름(도시하지 않음)을 도포하고 선정된 회로 패턴에 따라 노광 마스크를 하여 노광하고, 식각 처리함으로써 도전층(60)을 선택적으로 식각하여 개구부를 형성한다. 이어서, 도1e를 참조하면, 일단 형성된 개구부에 CO2 레이저 빔을 조사하여 반도체 다이(20)의 본딩 패드(25) 표면이 노출될 때까지 절연층을 식각하면 층간 비아 홀이 형성된다. 이어서, 도1f를 참조하면 동도금을 실시하면 반도체 다이(20)의 패드(25)와 기판의 도전층(60)이 동도금에 의해 통전 접속되어 서로 인터커넥션 접속된다.
그런데 종래기술은 실장된 반도체 다이와 기판 회로를 서로 인터커넥션하기 위하여 기판의 외측 동박에 대해 이미지 작업을 진행하고 레이저 빔을 조사하여 비아 홀을 가공하여야 하는바, 제조 공정이 복잡한 단점이 있다.
더욱이, 동박에 개구부를 형성하기 위하여 직접 레이저 빔을 사용하지 못하고 드라이 필름 밀착, 사진, 오광, 현상, 식각과 같은 고비용의 이미지 공정을 진행하여야 하는 단점이 있다.
따라서, 본 발명의 목적은 종래기술과 달리 이미지 작업, 도금과정, 비아 홀 레이저 가공 등 고비용 저수율 과정을 생략하면서도 반도체 다이를 기판 회로와 통전 인터커넥션 접속할 수 있는 기술을 제공하는 데 있다.
본 발명은 반도체 다이를 내장한 인쇄회로기판을 제조하는 방법에 있어서, (a) 반도체 다이의 본딩 패드 표면에 범프를 형성하는 단계; (b) 상기 범프를 본딩 패드 표면에 형성한 반도체 다이를 접착 필름 또는 접착제를 이용해서 기판에 실장 하는 단계; (c) 상기 반도체 다이가 실장된 기판 위에, 상기 반도체 다이가 그 내부에 안치될 크기의 캐비티가 가공된 제1 절연층을 적층 정렬하고, 상기 캐비티 내부에 안치되도록 정렬된 반도체 다이 및 제1 절연층 위에 제2 절연층, 이종 메탈층, 도전층을 차례로 적층 정렬하는 단계; 및 (d) 적층 정렬된 구조에 대해 라미네이트 공정을 진행하되, 가열하여 상기 제1, 2 절연층과 이종 메탈층을 용융상태로 전이시킨 상태에서, 가압하여 상기 본딩 패드 위의 범프가 용융 상태에 있는 상기 제2 절연층을 뚫고 상기 도전층의 계면에 접속 결합할 때에 상기 용융된 이종 메탈과 함께 상기 도전층에 접속되는 단계를 포함하는 인쇄회로기판 제조방법을 제공한다.
이상과 같이, 본 발명은 기판에 내장 반도체 다이와 전기적 접속을 위해 별도의 비아 가공 공정 없이, 반도체 다이에 형성한 스터드 범프를 이용해서 기판의 배선과 통전시킬 수 있도록 함으로써 기판 제조 공정 단가를 감소시키고 공정을 단순화하는 장점이 있다.
이하에서는, 첨부도면 도2a 내지 도2c를 참조하여 본 발명에 따른 다이 칩 인터커넥션 방법 및 이를 적용한 인쇄회로기판 제조 기술을 상세히 설명한다.
도2a는 기판(10)에 도면 부호 30으로 표시한 다이 어태치(die attach) 필름 또는 접착제를 이용해서, 베어 반도체 다이 또는 웨이퍼 레벨 패키지 (총칭하여 '반도체 다이'로 부르기로 한다)를 실장한 모습을 나타내고 있다. 종래 기술과 달리, 도2a에 나타낸 기판에 실장된 반도체 다이(20)의 본딩 패드(25) 표면에는 범프(bump; 26)가 형성되어 있다.
본 발명의 양호한 실시예로서, 본딩 패드(25) 표면 위에 형성한 범프(26)는 와이어 본딩 머신을 이용하여 스터드(stud) 범프 형태로 제작할 수 있으며, 패드(25) 표면 위에 스터드 범프를 형성하는 목적은 후속하는 라미네이트 공정에서 비아 홀을 가공할 필요없이 뾰족한 돌출 형상을 지닌 스터드 범프가 레진 층을 뚫고 외층 동박과 직접 접촉되도록 하고자 함에 있다.
본 발명의 양호한 실시예로서, 본딩 패드(25)는 알루미늄으로 형성되고, 표면의 범프(26)는 금(Au)으로써 형성될 수 있다. 또한, 도2a 내지 도2c에 도시한 기판(10)은 다층 회로가 이미 가공된 적층 회로 기판을 포함하며, 도면상에는 도면을 간소화하기 위하여 적층 동박 회로를 도시 생략하고 있다.
이어서, 도2b를 참조하면, 반도체 다이(20)가 실장된 기판(10)에 캐비티 가공된 제1 절연층(40)과, 제2 절연층(50) 및 이종 메탈(110)이 형성된 도전층(60)을 차례로 정렬하여 적층하고 라미네이트 공정을 진행하여 압착 형성한다.
이때에, 본 발명의 양호한 실시예로서 라미네이트 공정은 200℃ 내외에서 진행하게 되고, 캐비티 가공된 제1 절연층(40) 또는 제2 절연층(50)은 프리프레그(PREPREG)를 사용하여 진행할 수 있다. 200℃ 내외의 라미네이트 가열 가압 과정에서 프리프레그는 B 스테이지로부터 용융 상태를 거쳐 C 스테이지로 경화되는 과정을 겪게 된다.
본 발명의 양호한 실시예로서, 도전층(60)은 동박을 이용할 수 있으며, 본 발명의 특징적 요소로서 제2 절연층과 접하는 도전층(60)의 표면에 이종 메탈(110)을 스퍼터(sputter) 또는 도금(plating) 공정으로 형성하는 것을 특징으로 하고 있다. 도전층(60) 표면에 형성하는 이종 메탈(110)의 양호한 실시예로서 주석(Sn; tin) 또는 주석을 포함한 알로이 금속을 이용할 수 있으며, 기타 라미네이트 과정에서 용융 상태로 전이될 수 있는 200℃ 내외의 저융점 메탈을 사용할 수 있다.
여기서, 주석과 같은 저융점의 이종 메탈(110)을 0.5 ~ 10 ㎛ 정도의 두께가 되도록 스퍼터링(sputtering) 또는 도금(plating) 방식으로 형성함으로써, 라미네이션 과정에서 저융점의 이종 메탈이 녹아들어 범프(26)의 표면 접촉력을 증대시킴으로써 범프(26)와 도전층(60) 사이의 인터커넥션 접속을 용이하게 한다.
본 발명의 양호한 실시예로서, 제2 절연층(50)과 이종 메탈(110) 및 도전층(60)은 동박이 피복된 레진(RCC)을 사용할 수 있으며, 이때에 동박과 레진 사이에는 주석 또는 주석을 포함한 알로이와 같은 저융점 이종 메탈을 플레이팅 또는 스퍼터하여 형성한다.
다시, 도2b를 참조하면, 본 발명은 적층 가열 가압 라미네이션 과정에서 끝이 뾰족한 모양 또는 비슷한 높이로 솟아 있는 사각형 모양을 하고 있는 범프가 가해지는 압력에 의해 절연층(PREPREG)을 뚫고 도전층(60) 계면을 접촉하게 되며, 이때에 미리 형성한 이종 메탈(110)은 용융되어 금속 간의 결합을 용이하게 도와주는 역할을 수행한다.
도2c는 본 발명에 따라 라미네이션 공정을 완료한 후 적층된 기판의 단면을 나타낸 도면이다. 도2c를 참조하면, 종래 기술과 달리 비아 홀 가공 공정을 추가로 진행하지 않고서도 바로 반도체 다이의 본딩 패드와 기판을 서로 인터커넥션 할 수 있음을 알 수 있다. 가열 가압 라미네이트 과정에서 뾰족한 형태의 범프(26)는 레진 또는 제2 절연층을 뚫고 전진하여 동박 층, 즉 도전층(60)에 다다르게 되고 이때에 주석과 같은 저융점의 이종 메탈층(110)은 용융되어 금속 결합력을 배가하는 효과가 있다. 마지막으로, 도면으로 도시하지는 않았지만 통상의 방법에 따라 외층의 동박을 선택적으로 부식하여 동박 회로를 형성하여 기판의 동박과 반도체 다이를 서로 통전시킨 회로를 구성하게 된다.
전술한 내용은 후술할 발명의 특허 청구 범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술 될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어 질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다.
본 발명은 기판에 내장 반도체 다이와 전기적 접속을 위해 별도의 비아 가공 공정을 하는 대신에, 적층 라미네이트 과정에서 반도체 다이에 형성한 범프가 용융 상태의 적층 절연층을 뚫고 기판 외층의 배선 도전층과 직접 결합하도록 하되, 도전층의 표면에 주석과 같은 저융점 이종 메탈을 형성해서 가열 가압 라미네이트 공정 조건에서 저융점 이종 메탈이 용융되도록 함으로써 범프와 기판의 도전층 사이의 전기적 결합력을 배가하도록 한다. 그 결과, 종래기술과 달리 비아 홀 형성을 위한 사진 식각 공정 및 레이저 드릴 공정을 생략할 수 있으므로 칩 내장형 기판의 제조 공정 단가를 경감시키고 공정을 단순화하여 불량률을 감소시키는 장점이 있다.
도1a 내지 도1f는 종래기술에 따라 반도체 다이(die)를 기판에 내장하는 공법을 나타낸 도면.
도2a 내지 도2c는 본 발명에 따라 반도체 다이를 기판에 내장하여 반도체 다이와 기판을 전기적으로 접속하는 공법을 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판
20: 반도체 다이
25: 본딩 패드
26: 범프
30: 다이 어태치(die attach) 필름 또는 접착제
40, 50: 절연층
60: 도전층
110: 이종 메탈층

Claims (5)

  1. 반도체 다이를 내장한 인쇄회로기판을 제조하는 방법에 있어서,
    (a) 반도체 다이의 본딩 패드 표면에 범프를 형성하는 단계;
    (b) 상기 범프를 본딩 패드 표면에 형성한 반도체 다이를 접착 필름 또는 접착제를 이용해서 기판에 실장 하는 단계;
    (c) 상기 반도체 다이가 실장된 기판 위에, 상기 반도체 다이가 그 내부에 안치될 크기의 캐비티가 가공된 제1 절연층을 적층 정렬하고, 상기 캐비티 내부에 안치되도록 정렬된 반도체 다이 및 제1 절연층 위에 제2 절연층, 이종 메탈층, 도전층을 차례로 적층 정렬하는 단계; 및
    (d) 적층 정렬된 구조에 대해 라미네이트 공정을 진행하되, 가열하여 상기 제1, 2 절연층과 이종 메탈층을 용융상태로 전이시킨 상태에서, 가압하여 상기 본딩 패드 위의 범프가 용융 상태에 있는 상기 제2 절연층을 뚫고 상기 도전층의 계면에 접속 결합할 때에 상기 용융된 이종 메탈과 함께 상기 도전층에 접속되는 단계
    를 포함하는 인쇄회로기판 제조방법.
  2. 제1항에 있어서, 상기 이종 메탈은 상기 도전층에 스퍼터(sputter) 또는 도금(plating)에 의해 형성하는 것을 특징으로 하는 인쇄회로기판 제조방법.
  3. 제1항에 있어서, 상기 이종 메탈은 주석(Sn; tin) 또는 주석을 포함한 알로이 금속인 것을 특징으로 하는 인쇄회로기판 제조방법.
  4. 제1항에 있어서, 상기 반도체 다이는 베어 다이 칩(bare die chip) 또는 웨이퍼 레벨 패키지(WLP; wafer level package)를 포함하는 인쇄회로기판 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 따른 제조 방법으로 제조된 인쇄회로기판.
KR1020080077798A 2008-08-08 2008-08-08 칩 내장 기판의 패드와 기판을 접속 제조하는 방법 및 이를적용한 다기능 인쇄회로기판 KR100997880B1 (ko)

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000151112A (ja) 1998-11-10 2000-05-30 Toshiba Corp 配線基板及びその製造方法
JP2005302991A (ja) 2004-04-12 2005-10-27 Yamaichi Electronics Co Ltd 多層配線基板の製造方法
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000151112A (ja) 1998-11-10 2000-05-30 Toshiba Corp 配線基板及びその製造方法
JP2005302991A (ja) 2004-04-12 2005-10-27 Yamaichi Electronics Co Ltd 多層配線基板の製造方法
KR100832653B1 (ko) 2007-06-08 2008-05-27 삼성전기주식회사 부품 내장형 인쇄회로기판 및 그 제조방법

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