KR100996823B1 - 향상된 전기저항과 인덕턴스를 갖는 반도체 장치를 위한집적회로 패키지 - Google Patents

향상된 전기저항과 인덕턴스를 갖는 반도체 장치를 위한집적회로 패키지 Download PDF

Info

Publication number
KR100996823B1
KR100996823B1 KR1020067000918A KR20067000918A KR100996823B1 KR 100996823 B1 KR100996823 B1 KR 100996823B1 KR 1020067000918 A KR1020067000918 A KR 1020067000918A KR 20067000918 A KR20067000918 A KR 20067000918A KR 100996823 B1 KR100996823 B1 KR 100996823B1
Authority
KR
South Korea
Prior art keywords
die
leadframe
integrated circuit
circuit package
region
Prior art date
Application number
KR1020067000918A
Other languages
English (en)
Other versions
KR20060110857A (ko
Inventor
리숀 루오
애넙 발라
유흐세 호
시크 케이. 리우
마이크 창
Original Assignee
알파 앤드 오메가 세미컨덕터, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 알파 앤드 오메가 세미컨덕터, 인코포레이티드 filed Critical 알파 앤드 오메가 세미컨덕터, 인코포레이티드
Publication of KR20060110857A publication Critical patent/KR20060110857A/ko
Application granted granted Critical
Publication of KR100996823B1 publication Critical patent/KR100996823B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 다이의 적어도 두개의 인접한 면들 위에 배치된 본딩 금속 영역(101a)과 다이 아래에 배치된 리드프레임 패드(103a)를 포함하는 리드프레임(108)을 갖는 반도체 집적 회로 패키지에 관한 것이다. 본딩 금속 영역(101a)에 있어서의 증가는 전기 저항과 인덕턴스를 감소시키기 위해 금속 영역(101a)과 다이(100) 사이의 상호접속 수를 증가시킨다. 게다가, 열이 빠르게 방출되고 외부 단자 저항들이 감소될 수 있도록 최대화는 아닐지라도 패키지의 플라스틱 바디(106)로부터 뻗어 나온 외부 단자들의 표면 영역이 증가된다. 집적회로는 MOSFET 장치들에 적용될 수 있으며, 본딩 금속 영역(101a)은 소스 단자(101)에 사용된다. 본딩 금속 영역은 "L"형, "C"형, "J"형, "I"형 또는 이들의 결합형을 가질 수 있다.

Description

향상된 전기저항과 인덕턴스를 갖는 반도체 장치를 위한 집적회로 패키지{Integrated Circuit Package for Semiconductor Devices with Improved Electric Resistance and Inductance}
발명의 분야
본 발명은 집적회로 패키징에 관한 것이고, 보다 구체적으로 본 발명은 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET) 장치와 같은 파워 반도체 장치들이 보다 효율적이고 파워를 더 많이 방출시키도록 패키지 전기 저항, 인덕턴스 및 열저항을 감소시키는 집적회로(IC) 패키지에 관한 것이다.
발명의 배경
오늘날의 향상된 실리콘 기술은 매우 높은 전력 밀도에서 작동하는 작은 칩들의 사용을 가능하게 하는 매우 낮은 온저항 전력 MOSFET이 가능하게 한다. 많은 경우에 있어서, 패키지 저항은 실리콘저항과 동일하게될 수 있다 - 이는 장치 실리콘의 매우 비경제적인 사용이다. 패키지 저항을 감소시킴으로써 비용을 낮추려는 꾸준한 추진이 있다. 더 높은 전력 밀도 때문에 더 낮은 열저항을 갖는 패키지들을 가질 필요가 있다. 패키지 플라스틱 인덕턴스는 스위치-모드 파워 써플라이와 같은 고주파의 스위칭 장치들에서 MOSFET에서 소모되는 전력의 대부분에 기여할 수 있 다. 이러한 문제는 동일한 패키지 크기에 더 높은 동작 전류들을 허락하는 향상된 기술 및 낮아진 장치 저항으로서 보다 심각해진다.
도 1을 참조하면, 플라스틱 바디(body)(16)에 몰드된 다이(10) 및 리드프레임(8)을 갖는 종래의 반도체 패키지(1)가 도시되어 있다. 이러한 종래의 예시적인 구체예에서, 다이(10)는 MOSFET 장치의 형체를 부여하고, 리드프레임(8)은 소스 단자(11), 게이트 단자(12) 및 드레인 단자(13)를 포함한다. 리드프레임(8)의 소스 단자(11)는 본드 와이어들(14)이 접합(bond)된 복수개의 분리된 내부 소스 본딩 영역들(11a) 및 플라스틱 바디(16) 바깥쪽 리드(11b) 또는 복수개의 분리된 소스 리드프레임 핑거들을 포함한다. 드레인 단자(13)는 복수개의 분리된 드레인 리드프레임 핑거들 또는 리드프레임 패드(13a)와 연결된 리드들(13b)을 포함한다. 게이트 단자(12)는 내부 게이트 본딩 영역(12a)에 연결된 외부 게이트 리드(12b)를 포함하고, 본딩 영역(12a)은 와이어(15)를 통해 게이트 패드(17)에 연결된다.
도 2는 또 다른 종래의 반도체 패키지(19)의 평면도를 보여준다. 이 구체예에서는, 도 1에 도시된 복수개의 분리된 소스 본딩 영역(11a) 대신에 소스 단자(21)의 소스 본딩 영역(21a)이 다이(20)에 와이어들(24)을 본딩하기 위한 단일 소스 본딩 영역(21a)을 형성하기 위해 하나로 이어져 있다. 도 1의 구체예와 같이 분리된 소스 리드프레임 핑거들 또는 리드들(21b) 및 드레인(23)의 분리된 리드프레임 드레인 핑거들 또는 리드들(23b)은 도 1의 구체예와 같이 플라스틱 바디(26)로부터 바깥쪽으로 뻗어나가는 좁은 금속 선으로 분리되어 있고 PC 보드의 동일한 리셉터클(receptacle) 위치에 삽입되기 적합하다.
도 1의 구체예와 유사하게, 리드프레임 패드(23a)는 내부에 위치된 다이(20)를 가지며 다이(20)의 주위로 대체로 좁은 가장자리 프레임을 제공한다. 게다가 게이트(22)의 본딩 영역(22a)은 와이어(25)를 통해 가장 가까운 모서리에 형성된 게이트 패드(27)에 연결된다. 종래의 구체예들에서, 소스 및 게이트 본딩 영역들(11a, 21a 및 12a, 22a)은 다이(10, 20)의 동일한 좌측면을 공유한다. 이와 유사하게 소스 리드(21b) 및 게이트 리드(22b)는 동일한 좌측면으로부터 돌출되어 있다.
도 3을 참조하면, 종래의 듀얼-다이 반도체 패키지(29)의 평면도가 도시되어 있다. 플라스틱 바디(36)를 갖는 듀얼-다이 반도체 패키지(29)는 제1 리드프레임 패드(33a) 위에 배치된 제1 다이(30) 및 제2 리드프레임 패드(43a) 위에 배치된 제2 다이(40)를 포함한다. 제1 소스 단자(31)는 적어도 하나의 소스 리드프레임 리드(31b) 및 제1 다이(30)의 좌측면을 따라 배치된 소스 본딩 영역(31a)을 포함한다. 소스 본딩 영역(31a)은 본드 와이어들(34)을 통해 제1 다이(30)에 상호 접속되어 있다. 제1 게이트 단자(32)는 제1 다이(30)의 좌측면을 공유하는 게이트 본딩 영역(32a) 및 게이트 리드프레임 리드(32b)를 갖는다. 게이트 본딩 영역(32a)은 본드 와이어(35)를 통해 게이트 패드에 연결된다. 제1 드레인 단자(33)는 제1 리드프레임 패드(33a)에 연결된 복수개의 분리된 드레인 리드프레임 리드들(33b)을 포함한다.
제1 다이(30)와 유사하게, 제2 소스 단자(41)는 적어도 하나의 소스 리드프레임 리드(41b) 및 제2 다이(40)의 좌측면을 따라 배치된 소스 본딩 영역(41a)을 포함한다. 상기 소스 본딩 영역(41a)은 본드 와이어들(44)을 통해 다이(40)에 연결 된다. 제2 게이트 단자(42)는 제2 다이(40)의 좌측면을 공유하는 게이트 본딩 영역(42a)과 게이트 리드프레임 리드(42b)를 갖는다. 본드와이어(45)는 상호 접속을 위해 사용된다. 제2 드레인 단자(43)는 제2 리드프레임 패드(43a)에 연결된 복수개의 분리된 드레인 리드프레임 리드들(43b)을 포함한다.
앞서 설명한 바와 같이 새로운 리드프레임과 패키지 디자인을 가지며 높은 전류 부하를 수행할 수 있는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)를 위해 패키지 전기 저항, 인덕턴스를 감소시키고 파워 방출(power dissipation)을 강화할 필요가 있다.
패키지의 플라스틱 바디 내 일부 영역을 활용하고, 다이 및 리드프레임 패드의 크기를 감소시킴으로써 소스 단자와 다이 사이의 상호접속을 증가시키기 위한 본딩 영역을 증가시키기 위해 패키지의 전기 저항 및 인덕턴스가 감소될 수 있도록 결정하였다. 저항에 있어서의 감소는 평행한 더 많은 와이어를 갖는 것으로부터 도출되는 반면 향상된 인덕턴스는 평행한 더 많은 와이를 갖는 것으로부터 뿐만 아니라 그들을 더 많은 부분으로 분포하는 것으로부터 도출되며, 그것으로 인해 와이어 사이의 상호 연결 인덕턴스가 감소된다.
더욱이 외부 소스 및 드레인 리드의 표면 영역의 증가, 공기로의 노출은 외부 단자 저항을 감소시키고 열이 더 빨리 방출되도록 한다.
이하에서 보다 상세히 설명되는 바와 같이 본 발명은 구조, 방법론 및 접근에 있어서 종래의 IC 패키지들 및 리드프레임 디자인들과는 실질적으로 상이하다.
발명의 요약
본 발명에 따른 집적 회로 패키지의 바람직한 구체예는 직접적이고도 간단한 방법으로 앞서 설명한 문제점들을 해결한다.
대체로, 본 발명은 전기적 저항과 인덕턴스를 감소시키기 위해 다이의 상부 전도성 표면과, 소스 또는 다른 큰 전류가 부하된 단자에 대한 본딩 영역 사이의 상호접속을 증가시키도록 다이의 모서리와 인접 면에 대해 본딩 영역을 재분포시키기 위하여 실리콘 또는 다이를 위한 영역의 일부를 포기함으로써 패키지를 향상시키는 방법을 계획한다.
본 발명은 패키지에 집적된 다이들의 수에 의존하여 "L"-형 본딩 영역, "C"-형 본딩 영역, "J"-형 본딩 영역 및/또는 "I"-형 본딩 영역 또는 이들의 어떠한 결합을 계획한다.
게다가, 본 발명은 열을 더 빨리 방출시키고 외부 단자 저항들을 감소시키기 위해 바디로부터 연장되는 소스 및 드레인 단자 영역들의 표면 영역을 증가시키도록 한다. 바꾸어 말하면, 리드프레임 금속 피복(metallization) 영역은 패키지의 열 저항을 향상시키기 위해 증가된다. 이는 단자 리드들의 전부 또는 일부를 완전히 또는 부분적으로 일체화시키는 것을 포함한다.
본 발명의 상기 및 기타의 목적들은 도면, 하기 설명되는 발명의 상세한 설명 및 특허청구범위로부터 모두 달성될 수 있다.
도면의 간단한 설명
본 발명은 도면 부호가 부여된 부품들이 도시된 도면들과 함께 다음의 발명의 상세한 설명으로부터 보다 상세히 이해될 수 있다.
제1도는 종래의 반도체 패키지에 대한 첫 번째 구체예의 평면도이다.
제2도는 종래의 반도체 패키지에 대한 두 번째 구체예의 평면도이다.
제3도는 듀얼-다이 디자인을 갖는 종래 반도체 패키지에 대한 세 번째 구체예의 평면도이다.
제4도는 본 발명의 첫 번째 구체예에 따라 구성된 반도체 패키지의 평면도이다.
제5도는 본 발명의 두 번째 구체예에 따라 구성된 반도체 패키지의 평면도이다.
제6도는 본 발명의 세 번째 구체예에 따라 구성된 반도체 패키지의 평면도이다.
제7도는 본 발명의 네 번째 구체예에 따른 듀얼-다이 디자인에 대해 듀얼 패드를 갖는 반도체 패키지 디자인의 평면도이다.
제8도는 본 발명의 다섯 번째 구체예에 따른 멀티-다이 디자인에 대해 듀얼 패트를 갖는 반도체 패키지 디자인의 평면도이다.
제9도는 본 발명의 여섯 번째 구체예에 따른 멀티-다이 디자인에 대해 싱글 패드를 갖는 반도체 패키지 디자인의 평면도이다.
제10도는 본 발명의 일곱 번째 구체예에 따른 멀티-다이 디자인에 대해 싱글 패드를 갖는 반도체 패키지 디자인의 평면도이다.
제11도는 본 발명의 여덟 번째 구체예에 따른 듀얼-다이 디자인에 대해 듀얼 패드를 갖는 반도체 패키지 디자인의 평면도이다.
제12도는 본 발명의 아홉 번째 구체예에 따른 듀얼-다이 디자인에 대해 싱글 패드를 갖는 반도체 패키지 디자인의 평면도이다.
제13도는 본 발명의 열 번째 구체예에 따른 싱글-다이 디자인에 대해 싱글 패드를 갖는 반도체 패키지 디자인의 평면도이다.
제14도는 본 발명의 열한 번째 구체예에 따른 듀얼-다이 디자인에 대해 싱글 패드를 갖는 반도체 패키지 디자인의 평면도이다.
제15도는 본 발명의 열두 번째 구체예에 따른 듀얼-다이 디자인에 대해 싱글 패드를 갖는 반도체 패키지 디자인의 평면도이다.
제16도는 본 발명의 열세 번째 구체예에 따른 멀티-다이 디자인에 대해 듀얼 라지 패드를 갖는 반도체 패키지 디자인의 평면도이다.
제17도는 본 발명의 열네 번째 구체예에 따른 멀티-다이 디자인에 대해 듀얼 라지 패드를 갖는 반도체 패키지 디자인의 평면도이다.
제18도는 본 발명의 열다섯 번째 구체예에 따른 멀티-다이 디자인을 갖는 반도체 패키지 디자일의 평면도이다.
제19도는 본 발명에 따른 열여섯 번째 구체예에 따른 싱글 다이 디자인을 갖는 반도체 패키지 디자인의 평면도이다.
발명의 구체예에 대한 상세한 설명
도면들 특히 도 4를 참조하면, 본 발명에 따른 반도체 집적 회로(IC) 패키지는 도면번호 99로 명명된다. 상기 반도체 집적 회로(IC) 패키지(99)는 일반적으로 리드프레임 패드(103a) 위에 배치된 반도체 다이(100)를 포함하며, 이들은 플라스틱 바디(106)에 몰드되어 있다. 패키지(99)는 상기 다이(100)를 리드프레임 패드(103a) 및/또는 리드프레임(108)에 연결되게 하기 위해 종래에 잘 알려진 필요한 상호접속들을 더 포함하며, 이들의 일부가 아래에 상세히 설명된다.
아래의 설명을 기반으로 보여지는 바와 같이 본 발명의 목적들은 반도체 장치들의 변형과 관련될 수 있다. 따라서 각각 및 모든 장치 응용의 서술이 필요하지는 않다. 예시적인 목적들을 위해, 도 4는 리드프레임(108) 내에 집적된 세 개의 단자들을 갖는 MOSFET 장치를 위한 반도체 IC 패키지(99)의 평면도를 보여준다.
상기 반도체 상호접속은 지금부터 아래에 설명될 것이다. 그러나 본 발명의 목적들이 다이(100) 상부의 적어도 일부분에 대해서 리드프레임 패드(103a) 및 다이(100)의 크기를 감소시키고 그러한 모서리에 대해 소스 단자(101)의 금속 본딩 영역(101a)의 크기를 증가시키는 것에 의해 성취될 수 있다는 점에 대해 주의하는 것이 중요하다.
소스 금속 본딩 영역(101a)의 "L"-형 풋프린드(footprint)는 종래의 기술보다 소스의 본딩 영역을 증가시킨다. 예시적인 구체예에서, 상부측 길이 부분은 길이의 거의 반이다. 그러나 아래의 다른 구체예들에서 볼 수 있는 것과 같이 그 길이는 실질적으로 패키지 상부측 전체 길이가 될 수 있다. 그럼에도 불구하고, 그러한 소스의 본딩 영역(101a)에서의 그러한 증가는 소스 단자(101)를 다이(100)에 상 호접속시키는 소스 본딩 와이어들(104)의 수에 있어서 증가를 제공한다. 게다가, 본딩 와이어들(104) 사이의 거리는 와이어(104) 수의 증가에 손상 받지 않는다. 대신에 그 거리는 인덕턴스 향상을 위해 증가된다. 예를 들어, 소스 본드 와이어들(104)이 도 1과 2에 도시된 종래의 리드프레임 디자인들과 비교하여 30% 내지 40%가 증가될 수 있는 것으로 평가된다. 다이의 전도성 표면의 상부에 접합(bond)되는 소스 본드 와이어들(104)에 있어서의 증가는 상호접속을 위한 낮은 본드 루프를 제공한다. 따라서 패키지의 저항 및 인덕턴스가 감소된다.
"L"-형상의 풋프린트는 이 구체예에서 제2 레그(101ab)보다 짧은 제1 레그(101aa) 때문에 약 180도 역전되게 보임에 주의하여야 한다. 그러나 제1 레그(101aa)가 더 긴 다른 구체예들 또는 디자인들에서 다른 구성이 획득될 수 있다. 예를 들어, 도 7에 도시된 바와 같이 상기 "L"-형상의 풋프린트는 제2 레그(201ab)가 제1 레그(201aa) 보다 짧게 나타나기 때문에 "L"-형이 약 90도 회전된 것으로 표현된다.
도 4의 구체예에서, 본드 와이어(104) 수에 있어서의 증가는 감소된 다이(100)의 하부측을 따라 리드프레임 패드(103b)의 일부를 제거하는 것에 의해 달성되었다. MOSFET 장치의 게이트는 작은 전류를 다루기 때문에 일반적으로 하나의 와이어(105)로도 다이(100)와 게이트의 단자(102) 사이의 상호접속에 충분한다. 게이트 단자(102)의 게이트의 본딩 영역(102a)은 다이(100) 또는 리드프레임 패드(103a)의 하부측 일부를 따라 연장되어 있다. 예시적인 구체예에서, 게이트의 본딩 영역(102a)은 패키지(99)의 하부측 길이의 반보다 약간 작게 연장한다. 게이트 패 드(107)는 그 하부측 따라 다이(100)의 중앙에 실질적으로 제공된다. 다이(100)의 하부측 길이 일부와 나란한 게이트의 본딩 영역(102a)의 분포는 본드 와이어(105)의 접속을 위한 직선 경로(direct path)를 제공한다. 게이트의 리드(102b)는 바디(106)의 좌측면으로부터 돌출된다. 하부 좌측 모서리로부터의 게이트 패드(107) 이동은 다이(100)의 하부 좌측 모서리 아래쪽을 포함하는 좌측면을 따라 소스 본드 와이어들(104)이 실질적으로 균등하게 접합될 수 있도록 그것의 하부 좌측 모서리를 포함하여 좌측 면을 자유롭게 한다. 게다가 소스 단자(101)를 위한 "L"-형상의 본딩 영역(101a)은 소스 본딩 와이어들(104)이 다이(100) 위에 상호접속되는 제1 레그(101aa)에 접합되고 다이(100)의 상부 오른쪽 모서리에 가까이 근접되게 분포되도록 한다.
다이(100)는 전도성 은(Ag) 에폭시를 사용하여 플라스틱 바디(106) 내 드레인의 금속 단자(103)의 일부분인 리드프레임 패드(103a) 위에 부착된다. 상기 플라스틱 바디(106) 내 상기 리드프레임 패드(103a)는 소스의 본딩 영역(101a)의 제1 레그(101aa) 및 게이트의 본딩 영역(102a)에 인접한 다이(100)의 상부 및 하부측을 따라 바디의 실질적인 영역 내로 연장한다. 따라서 다이(100)의 우측에 일체(fuse) 또는 통합(integrated)되는 드레인의 외부 리드프레임 섹션(103b)까지의 리드프레임 패드(103a)의 영역은 일반적으로 감소되지 않는다.
예시적인 구체예에서, 리드프레임 패드(103a)의 풋프린트는 그 주위의 좁은-폭 가장자리를 만들도록 다이(100)의 일반적 형상에 제한되지 않는다. 소스의 "L"-형상의 본딩 영역(101a)의 제1 레그(101aa)와 게이트의 본딩 영역(102a)의 배치를 위해 필요한 자유 공간을 제공하기 위해 플라스틱 바디(106)의 가장자리들에 대해서 다이(100)의 주변 길이가 감소되어 왔다. 따라서 "L"-형이라는 참조용어는 양쪽 구체예들을 모두 포함할 수 있도록 정의되어 있다.
플라스틱 바디(106) 외부의 드레인 외부 리드프레임 단자 섹션(103b)과 소스 외부 리드프레임 단자 섹션(101b)은 본질적으로 연속적이고 실질적으로 단일하며(solid) 도 1과 2에 도시된 바와 같이 종래 기술에 있어 일반적인 개별 리드프레임 핑거들 또는 리드들을 갖지 않는다. 보다 구체적으로, 소스 및 드레인 리드프레임 단자 섹션(101b와 103b)의 확대된 표면 영역은 공기에 노출되는 표면 영역을 증가시키고, 그러한 표면 영역은 도 1에 도시된 개별적인 리드프레임 핑거들 또는 리드(11b와 13b)를 갖는 종래의 패키지의 거의 2배이다. 따라서 확대된 외부 리드프레임 단자 섹션들(101b와 103b)은 열 특히, 전류가 로딩되는 동안에 발생하는 열을 더 빠르게 방출시킬 것이다. 게다가 이론에 의해 구속되기를 바라는 것은 아니지만, 확대된 소스 및 드레인 리드프레임 단자 섹션들(101b와 103b)은 패키지 열 저항을 감소시킬 것이다.
바람직한 구체예에서, 소스 단자(101)와 드레인 단자(103)의 외부 표면 영역들이 증가된다. 도 4의 구체예에서, 플라스틱 바디(106)의 좌측 및 우측면을 따라 각각에 대해 하나의 단일한 외부 리드프레임 단자를 제공함으로써 소스 단자(101)와 드레인 단자(103)의 외부 표면 영역들이 최대화된다. 그러나 PC 보드들(도시되어 있지 않음)은 패키지가 표면 실장되기 위해 리드프레임의 핑거들 또는 리드들의 패턴과 수에 맞는 구멍들을 갖도록 관례적으로 디자인된다. 따라서 PC 보드(도시되 어 있지 않음)는 본 발명에 따른 소스, 게이트 및 드레인 단자들(101, 102, 103)의 디자인에 적용되기 위한 수정이 요구된다.
도 5를 참조하면, 또 다른 IC 패키지(109)가 도시되어 있다. 도 5의 구체예가 도 4의 구체예들과 유사하기 때문에 그 차이점들에 대해서만 상세히 설명한다. PC 보드 연결의 수정 필요성을 제거하기 위해서, 공간이 분리된 리드프레임 피트(feet)(111bb와 113bb)가 소스의 단자(111) 및 드레인의 단자(113)의 아래 부분에 각각 부가된다. 그러나 소스의 단자(111)에 대한 단일 금속 스트립(111ba)이 플라스틱 바디(116)의 좌측면으로부터 뻗어나가도록, 그리고 드레인의 단자(113)에 대한 단일 금속 스트립(113ba)이 플라스틱 바디(116)의 우측으로부터 뻗어나가도록 소스의 단자(111)와 드레인의 단자(113)의 윗부분은 여전히 연속적이고 실질적으로 단일하다. 소스의 단자(111)는 단일 금속 스트립(111ba)에 일체가 되어 있고(fused), 본드 와이어들(114)을 통해 다이(110)에 접합된 레그들(111aa, 111ab)을 갖는 "L"-형상의 금속 본딩 영역(111a)을 포함한다.
본 발명에 따른 또 다fms 구체예가 도 6에 도시되어 있다. 도 6의 구체예는 도 4와 도 5의 구체예들과 유사하기 때문에 오직 다른 부분들만 상세히 설명한다. 도 6의 구체예는 불연속적인 "L"-형 본딩 영역(121a)을 갖는 IC 패키지(119)를 보여준다. 보다 구체적으로, "L"-형 본딩 영역(121a)의 두 번째 레그(leg)는 실질적으로 다이(120)의 좌측면 전체 길이를 따라 분포된 복수개의 공간 분리된 금속 섹션들을 포함하여 이루어진다. 그러나 제1 레그(121aa)는 연속적이며, 불연속적인 제2 레그(121a)의 제일 위 섹션과 일체(fused) 또는 통합되어(integrated) 있다.
더욱이 이 구체예에서, 소스 및 드레인 외부 단자 섹션들은 각각 소스 및 드레인 단자들(121, 123)의 공간 분리된 리드프레임 핑거들 또는 리드들(121b, 123b)을 포함한다.
불연속적인 제2 레그(121ab)의 각 금속 섹션은 플라스틱 바디(126) 바깥쪽에 있는 각각의 리드프레임 핑거 또는 리드(121b)와 연결된다. 다이(120)는 리드프레임 패드(123a) 위에 배치된다.
불연속적인 제2 레그(121ab)의 금속 섹션들 각각은 본드 와이어들(124)을 통해 다이(120)와 상호접속되어 있다. 비록 도 6의 구체예가 불연속적인 "L"-형 본딩 영역(121a)을 제공하지만, 본딩 영역(121a)의 표면 영역은 종래기술 도 3의 본딩 영역보다 충분히 증가되어 있다.
도 7을 참고하면, 듀얼-다이 IC 패키지(199)가 도시되어 있다. 예시적인 목적을 위해, 도 7은 리드프레임들(208, 218)에 의해 제공되는 세 개의 단자들(즉, 소스 단자들(201, 211), 게이트 단자들(202, 212), 및 드레인 단자들(203, 213)을 각각 갖는 2개의 MOSFET 장치를 위한 듀얼-다이 IC 패키지의 평면도를 보여준다. 제1 소스 단자(201)는 외부 리드프레임 단자 섹션(201b)과 섹션(201b)과 통합된 제1 "L"-형 금속 본딩 영역(201a)을 갖는다. 제1 소스 금속 본딩 영역(201a)은 일반적으로 제1 리드프레임 패드(203a)와 제1 다이(200)의 상부 면(제1 면)의 일부분과 이웃하는 제1 레그(201aa) 및 리드프레임 패드(203a) 또는 제1 다이(200)의 좌측 면(제2 면)의 일부분을 따라 연장하는 제2 레그(201ab)를 포함하는 "L"-형 풋프린트를 갖는다. 와이어들(204)은 제1 다이(200)의 상부 면을 따라, 그리고 좌측 면을 따라 균등하게 접합되어 있다.
이 구체예에서, 제1 다이(200)의 게이트 본딩 영역(202a)은 제2 레그(201ab)와 좌측 면을 공유한다(share). 게다가, 본드 와이어(205)는 제1 다이(200)와 게이트의 단자(202) 사이의 상호접속을 위해 충분한다. 이 구체예에서, 게이트 패드(207)는 제1 다이(200)의 좌측 아래 모서리에 제공된다. 게이트 리드들(202b, 212b)은 바디(206)의 동일한 좌측 면을 공유한다.
제2 소스 단자(211)는 외부 리드프레임 단자 섹션(211b)과 섹션(211b)과 통합된 제2 "L"-형 금속 본딩 영역(211a)을 갖는다. 제2 소스의 금속 본딩 영역(211a)은 일반적으로 제2 리드프레임 패드(213a)와 제2 다이(210)의 상부면(첫 번째 면)의 일부분과 이웃하는 제1 레그(211aa) 및 리드프레임 패드(213a) 또는 제2 다이(210)의 좌측 면(두 번째 면)의 일부분을 따라 연장하는 제2 레그(211ab)를 포함하는 "L"-형 풋프린트를 갖는다. 와이어들(214)은 제2 다이(210)의 상부면을 따라, 그리고 좌측 면을 따라 균등하게 접합되어 있다.
제1 다이(200)의 게이트 본딩 영역(202a)과 유사하게, 게이트 본딩 영역(212a)은 제2 레그(211ab)와 좌측 면을 공유한다. 게다가, 하나의 본드 와이어(215)는 제2 다이(210)와 게이트의 단자(212) 사이의 상호접속을 위해 충분한다. 게이트 패드(217)는 좌측 아래 모서리에 제공된다.
예시적인 구체예에서, 소스의 본딩 영역들(201a, 211a)은 도 3에 보여진 것과 같은 종래의 디자인의 것들보다 2배 이상 증가되어 있다. 비록 이론에 의해 구속되기를 바라는 것은 아니지만, 본 구체예는 소스 상호접속 와이어들(204, 214)의 저항과 다이들(200, 210)의 표면 스프레딩 저항뿐만 아니라 전기 인덕턴스도 감소한다.
제1 다이(200)는 플라스틱 바디(206)에 접착되고 그것으로부터 바깥쪽으로 연장하는 복수개의 공간 분리된 외부 드레인 리드들(203b)을 갖는 리드프레임 또는 구리(Cu) 패드(203a) 위에 부착된다. 마찬가지로, 제2 다이(210)는 플라스틱 바디(206)에 접착되고 그것으로부터 바깥쪽으로 연장하는 복수개의 공간 분리된 외부 드레인 리드들(213b)을 갖는 리드프레임 또는 Cu 패드(213a) 위에 부착된다.
도 8에 다른 실시예인 듀얼-다이 반도체 패키지(299)가 도시되어 있다. 예시적인 목적으로, 도 8은 두개의 MOSFET 장치들을 갖는 듀얼-다이 반도체 패키지(299)의 평면도를 보여준다. 다이(310)는 세 개의 단자들(즉, 소스 단자(312), 게이트 단자(305) 및 드레인 단자(313))을 갖는다. 다이(300)는 게이트 단자(303)와 드레인 단자(301)를 갖는다. 다이(300)의 소스는 본드 와이어들(302)을 통해 제2 다이(310)의 리드프레임 패드(313a)에 접속된다. 듀얼-다이 반도체 패키지(299)는 또 다른 다이, 저항, 커패시터 등이 될 수 있는 전기적 구성요소(electrical component)(320)를 더 포함한다. 도시된 구체예에서, 전기적 구성요소(320)는 본드 와이어들(318)을 통해 다이(31)와 연결되는 집적 회로의 다이이다.
다이(310)의 소스 단자(312)는 섹션 또는 리드(312b)와 통합된 "L"-형 금속 본딩 영역(312a) 및 외부 리드프레임 단자 섹션 또는 리드(312b)를 갖는다. 소스의 금속 본딩 영역(312)은 일반적으로 두 번째 리드프레임 패드(313a)와 다이(310)의 하부면(첫 번째 면)의 일부분과 이웃하는 첫 번째 레그(312aa) 및 리드프레임 패드 (313a) 또는 다이(310)의 좌측 면(두 번째 면)의 일부분을 따라 연장하는 제2 레그(312ab)를 포함하는 "L"-형 풋프린트를 갖는다. 본딩 와이어들(315)는 다이(310)의 하부면과 좌측 면을 따라 실질적으로 균등하게 접합되어 있다.
예시적인 구체예에서, 본드 와이어들(302)은 다이(300)의 상부와 리드프레임 패드(313a)에 균등하게 연결되어 있다.
이 구체예에서, 제1 다이(300)의 게이트의 본딩 영역(303a)은 본드 와이어(304a)를 통해 다이(300)의 상부 오른쪽 모서리에 있는 게이트 패드에 본드된다. 제2 다이(310)의 게이트 본딩 영역(305a)은 본드 와이어(307a)를 통해 다이(310)의 상부 좌측 모서리에 있는 게이트 패드에 접합(bond)된다.
다이(300)의 드레인 단자(301)는 거기에 연결된 드레인 리드들(301b)을 갖는 리드프레임 패드(301a)를 포함한다. 다이(310)의 드레인 단자(313)는 드레인 리드들(313b)을 포함한다. 보여지는 바와 같이, 드레인 단자(301, 313)는 패키지(299)의 반대쪽에 있다. 게다가 게이트 단자들(303, 305)과 게이트 리드들(303b, 305b) 각각은 패키지(299)의 반대쪽 면 위에 있다.
도 9를 참조하면, 멀티-다이 반도체 패키지(339)의 또 다른 구체예가 도시되어 있다. 이 구체예에 MOSFET 장치를 갖는 세 개의 다이들(34)과 집적 회로의 다이(354)가 있다. 세 개의 다이(34)와 다이(354)는 동일한 리드프레임 패드(346a)를 공유한다. 게다가 소스 단자(342)는 불연속적인 "L"-형 본딩 영역(342a)을 포함한다.
보다 구체적으로, "L"-형 본딩 영역(342a)의 제2 레그는 적어도 두개의 다이 (340)가 본드 와이어들(352, 356)이 그들 각각의 다이(340)에 연결되도록 제1 레그(342aa)를 공유할 수 있도록 바디(350)의 상부면 길이를 따라 실질적으로 연장하는 제1 레그(342aa)를 포함한다.
부가적으로, "L"-형 본딩 영역(342a)의 제2 레그(342ab)는 실질적으로 바디(350)의 좌측면 전체 길이를 따라 분포된 복수개의 공간 분리된 금속 섹션들을 갖는다. 제2 레그(342ab)의 복수개의 공간 분리된 금속 섹션들의 각각은 거기에 연결된 소스 리드(342b)를 갖는다.
게다가, 이 구체예에서, 드레인 단자(346)는 바디(350)의 우측으로부터 뻗어있고 리드프레임 패드(346a)에 연결된 복수개의 리드프레임 핑거들 또는 리드들(346b)을 갖는다.
게이트 단자(348) 및 그 리드(348b)는 다이들(340)에 의해 공유된다. 게이트의 본딩 영역(348a)은 본드 와이어(349)를 통해 다이들(340) 중 하나의 게이트 패드에 상호접속되어 있다. 이 구체예에서, 각 다이(340)는 본드 와이어들(351)을 통해 다이들(340)의 게이트 단자들과 함께 상호접속하는데 사용되는 두개의 게이트 패드를 갖는다. 다이(354)는 본드 와이어들(358)을 통해 그 좌측면 및 상부 다이(340)의 상부에 접속되어 있다.
이해할 수 있는 바와 같이, 도 9의 구체예는 복수개의 다이들에 의해 공유되는 좌측과 바디(350)의 상부 길이를 따라 실질적으로 연장하는 "L"-형 본딩 영역을 제공한다. 따라서 더 높은 밀도 패키지가 온-저항 및 인덕턴스 파라메타들을 포함하지 않고 이루어진다.
도 10을 참조하면, 또 다른 멀티-다이 반도체 패키지(358)가 도시되어 있다. 이 구체예에서, 패키지는 "L"-형 소스 단자들(368, 372)을 갖는 두개의 나란한 MOSFET 장치들(36)을 갖는다.
소스 단자(368)는 외부 리드프레임 단자 섹션(368b)과 섹션(368b)과 통합된 "L"-형 금속 본딩 영역(368a)을 갖는다. "L"-형 금속 본딩 영역(368a)은 본딩 와이어들(366)을 통해 다이(360)에 연결된다. 소스 단자(372)는 외부 리드프레임 단자 섹션(372b)과 섹션(372b)과 통합된 "L"-형 금속 본딩 영역(372a)을 갖는다. 각 "L"-형 금속 본딩 영역(368a, 372a)은 바디(378)의 반대쪽 모서리에 배치된다. 예시적인 구체예에서, 그들은 하부 모서리들에 배치된다. 게다가, "L"-형 본딩 영역(368a)의 제2 레그들(368ab)은 실질적으로 바디(378)의 좌측 면의 전체 길이를 따라 분포되는 복수개의 공간 분리된 금속 섹션들을 갖는다. 제2 레그(368ab)의 복수개의 공간 분리된 금속 섹션들의 각 섹션은 거기에 연결된 소스 리드(368b)를 갖는다. 유사하게, 제2 레그(372ab)의 복수개의 공간 분리된 금속 섹션들의 각 섹션은 거기에 연결된 소스 리드(372b)를 갖는다. "L"-형 본딩 영역(372a)은 본드 와이어들(374)을 통해 다이(360)에 연결되어 있다.
이 구체예에서, 제1 다이(360)의 소스 리드들(368b)은 제2 다이(360)의 소스 리드들(372b)과 바디(378)의 반대쪽 면에 있다. 다이들(360)은 리드프레임 패드(376) 위에 배치되어 있다. 리드프레임 패드(376)는 또한 복수개의 단자들 A와 한 쌍의 단자 B를 갖는 또 다른 집적회로의 다이(370)를 포함한다. B 단자들은 다이들(360)의 게이트 패드들에 연결되어 있다. A 단자들은 패키지(358)의 반대쪽 면들에 배치되어 있는 리드들(362)에 연결되어 있다. 리드들(362b)은 A 단자들 각각 하나에 연결된 본드 와이어들을 갖는 본딩 영역(362a)과 연결되어 있다.
도 11을 참조하면, 또 다른 구체예인 듀얼-다이 반도체 패키지(390)가 도시되어 있다. 패키지(390)는 리드프레임 패드(410a) 위에 있는 하나, 그리고 리드프레임 패드(414a) 위에 있는 다른 하나인 두개의 다이(400)를 포함한다. 리드프레임 패드(410a)는 복수개의 드레인 리드들(410b)을 가지며, 리드프레임 패드(414a)는 복수개의 드레인 리드들(414b)을 갖는다. 소스 단자들(402, 404)은 각각 "L"-형 금속 본딩 영역들(402a, 404a)을 갖는다. "L"-형 금속 본딩 영역(402a)은 바디(408)의 상부 좌측 모서리에 배치되어 있는 반면 "L"-형 금속 본딩 영역(404a)는 바디(408)의 하부 좌측 모서리에 배치되어 있다. 영역(402a)은 본드 와이어들(418)을 통해 상부 다이(400)와 연결되어 있고, 영역(404a)은 본드 와이어들(416)을 통해 하부 다이(400)와 연결되어 있다.
구체예에서, 레그(402aa)는 실질적으로 제1 다이(400)의 상부면의 길이를 따라 연장되고, 레그(404aa)는 실질적으로 제2 다이(400)의 하부면의 길이를 따라 연장된다.
게이트들(406, 412)은 본드 와이어들(420, 424) 각각을 통해 게이트 패드들에 연결되는 게이트 리드들을 갖는다. 게이트 패드들은 실질적으로 다이들(400)의 한쪽 면 중심에 있다. 게이트 리드들은 소스 단자들(402, 404)의 소스 리드들(402b, 404b) 사이에 연결되어 있다.
이 구체예에서, 각 다이들(400)의 좌측 면은 다이들(400)의 상부 및 바닥 면 들보다 길이에 있어서 짧다. 따라서 "L"-형 본딩 영역들(402a, 404a)은 각각의 다이들의 좌측 면을 따라 연장하는 제2 레그들(402ab, 404ab)을 갖는다.
도 12를 참조하면, 도 12의 구체예는 다이들(450)이 동일한 리드프레임 패드(460a)를 공유한다는 점에서 도 11과 다르다. 따라서, 드레인 단자(460)의 드레인 리드 단자들(460b)은 패키지(440)의 바디(458)의 한쪽 면을 따라 분포되어 있다.
도 13을 참조하면, 도 13은 싱글 다이 패키지(498)이다. 패키지(498)는 드레인(510)을 형성하기 위한 복수개의 드레인 리드들(510b)을 갖는 리드프레임 패드(510a) 위에 배치되어 있는 다이(500)를 포함한다. 다이(500)는 "L"-형 금속 본딩 영역들(502a, 504a)을 각각 포함하는 소스 단자를 갖는다. "L"-형 금속 본딩 영역(502a)은 바디(508)의 상부 좌측 모서리에 배치되어 있는 반면 "L"-형 금속 본딩 영역(404a)은 하부 좌측 모서리에 배치되어 있다. 제2 레그(502ab)는 복수개의 금속 섹션들을 갖는다.
"L"-형 금속 본딩 영역(502a)의 제1 레그(502aa) 및 제2 레그(502ab)는 다이의 상부 및 좌측을 따라 본드 와이어들(518)을 통해 다이(500) 위에 연결되어 있다. "L"-형 금속 본딩 영역(504a)의 제1 레그(504aa) 및 제2 레그(504ab)는 다이의 하부 및 좌측을 따라 본드 와이어들(516)을 통해 다이(500) 위에 연결되어 있다.
도 14를 참고하면, 도 14의 패키지(530)는 상부 "J"-형 및 하부 "C"-형 금속 본딩 영역들(542a, 544a)을 각각 갖는 소스 단자(542, 544) 면에서 도 13과 다르다. "J"-형 금속 본딩 영역(542a)은 바디(548)의 반대쪽 면으로부터 뻗어 나온 정반대 방향의 리드들(542b)을 갖는 상부 "C"-형 금속 본딩 영역을 포함한다. "C"-형 금속 본딩 영역(542a)은 하나의 연속적인 상부 영역(542aa)과 그 연속적인 영역(542aa)의 반대쪽 면에 직각으로 통합되어 있는 두개의 끝쪽 측면 영역들(542ab)을 포함한다. 상기 측면 영역들(542ab)은 좌측과 우측 면에 각각 위치되어 있다. "J"-형 금속 본딩 영역(542a)은 바디(548)의 좌측 면을 따라 연장하는 금속 본딩 영역(556)을 더 포함한다. 금속 본딩 영역(556)은 거기에 연결된 소스 리드(542b)를 갖는다. "J"-형 금속 본딩 영역(542a)은 우측과 좌측 면들의 윗부분과 상부 면에 대해 균등하게 분포되어 있는 본드 와이어들(558)을 통해 다이(540) 위쪽에 연결되어 있다.
"C"-형 금속 본딩 영역(544a)은 하나의 연속적인 하부 영역(544aa)과 그 연속적인 영역(544aa)의 반대쪽 면에 직각으로 통합되어 있는 두개의 끝쪽 측면 영역들(544ab)을 포함한다. 상기 측면 영역들(544ab)은 바디(548)의 좌측과 우측 면들에 대해 완전히 반대쪽에 있다. "C"-형 금속 본딩 영역(544a)은 우측과 좌측 면들의 아래 부분과 상부 면에 대해 균등하게 분포되어 있는 본드 와이어들(546)을 통해 다이(540) 아래쪽에 연결되어 있다.
패키지(530)는 리드프레임 패드(550a)에 배치되어 있는 반도체 다이, 커패시터, 저항 등과 같은 전기적 구성요소(554)를 더 포함한다. 이 구체예에서, 전기적 구성요소(554)의 다이는 본드 와이어들(560)을 통해 다이(540)의 상부 표면에 연결되어 있다.
드레인 단자(550)는 바디(548)의 오른쪽 면에 있는 상부 소스 리드(542b)와 하부 소스 리드(544b) 사이에 위치된 복수개의 드레인 리드들(550b)을 포함한다. 게이트 단자(552), 보다 구체적으로, 게이트의 리드(552b)는 바디(548)의 좌측 면에 있는 "J"-형 금속 본딩 영역(542a)과 "C"-형 금속 본딩 영역(544a) 사이에 배치되어 있다. 게이트 본딩 영역(552a)는 본드 와이어(557)를 통해 게이트 패드에 연결된다.
도 15를 참조하면, 패키지(57)는 하나의 "J"-형 금속 본딩 영역(582a)으로 구성된 소스 단자(582)를 포함한다. "J"-형 금속 본딩 영역(582a)은 바디(586)의 반대쪽 면으로부터 뻗어 나온 두 쌍의 완전히 반대쪽 리드들(582b)을 갖는 상부 "C"-형 금속 본딩 영역을 포함한다. "C"-형 금속 본딩 영역(582a)은 하나의 연속적인 상부 영역(582aa)과 상기 연속적인 영역(582aa)의 반대쪽 면들에 직각으로 배치되어 있는 두개의 끝쪽 측면 영역들(582ab)을 포함한다. 상기 측면 영역들(582ab)은 각각 좌측과 우측 면들에 배치되어 있지만 연속적인 영역(582aa)에 직접 연결되어 있지는 않다. 대신에, 측면 영역들(582ab)은 상부 좌측 및 우측 모서리에 대해 불연속적이다. "J"-형 금속 본딩 영역(582a)은 좌측면 영역(582ab)의 하부에서 본체(586)의 좌측을 따라 연장하는 금속 본딩 영역(584)을 추가로 포함한다. 금속 본딩 영역(556)은 이 영역에 결합된 소스 리드(582b)를 갖는다. "J"형 금속 본딩 영역(582a)은 상부면과, 우측과 좌측 면들의 위쪽 부분에 대해 균등하게 분포된 본드 와이어(588)에 의해 다이(580)의 상부에 연결된다.
다이(580)는 리드프레임 패드(590) 위에 배치되고, 드레인 단자(590)를 형성하도록 바디(586)의 오른쪽 면으로부터 뻗어 있는 드레인 리드(590b)를 갖는다. 드레인 리드(590b)는 소스 단자(582)의 리드들(582b)과 오른쪽 면을 공유한다. 게이 트 단자(592)는 패키지(570)의 하부 왼측 모서리에 배치된다. 게이트의 본딩 영역은 본드 와이어(544a)를 통해 다이(580)에 연결되고 게이트 리드(592b)를 포함한다. 쉽게 볼 수 있는 것처럼, 드레인 단자(590)의 드레인 리드(590b)의 숫자는 감소되었지만, 소스 단자는 증가되었고, 따라서 바디(586)의 양 측면에 소스 리드들(582b)이 있다.
패키지(570)는 본드 와이어(598)를 통해 다이(580) 위에 연결되는 전기적 구성요소(594)를 추가로 포함한다.
이제 도 16을 참고하면, 패키지(599)는 도9의 패키지(339)와 유사하다는 것을 알 수 있다. 도 16의 구체예는 소스 단자(602)의 "L"-형 금속 본딩 영역(602a)이 패키지(599)의 좌측과 우측 면으로부터 뻗어 나온 두개의 정반대로 대향하는 소스 리드들(602b)을 갖는다는 점에서 상이하다. 소스 리드들(602b)은 반대편 단부에 있는 제1 레그(602aa)로부터 연장한다.
이제 도 17을 참고하면, 패키지(747)가 두개로 되었다는 점을 제외하고 도 14와 유사하다는 것을 알 수 있다. 이 구체예에서, 상부 다이(750)는 상부의 "J"-형 금속 본딩 영역(752a)과 하부의 "C"-형 금속 본딩 영역(754)을 갖는다. 하부 다이(750)는 하부의 "C"-형 금속 본딩 영역(760)과 상부의 "C"-형 금속 본딩 영역(756)을 갖는다. 이러한 두 "C"-형 금속 본딩 영역(754, 756)은 서로 매우 근접하여 있기 때문에 함께 일체로되어 실질적으로 중앙의 "I"형 금속 본딩 영역(777)을 생성한다. 중앙의 교차 금속 본딩 영역(777a)은 와이어(780, 785)를 상부 및 하부의 다이(750)에 각각 본드시킨다.
이제 도 18을 참고하면, 패키지(818)는 리드프레임 패드(820a, 830a)에 배치된 반도체 다이, 커패시터, 저항 등과 같은 두개의 전기적 구성요소(802a, 802b)와 두 개의 다이(800a, 800b)를 포함한다. 이 실시예에서, 전기적 구성요소(802a, 802b)의 다이는 본드 와이어(814)를 통해 각각 다이(800a, 800b)의 상부 표면에 연결된다. 다이(800a)의 소스(804)는 리드(804b)와 다이(800a)의 길이를 실질적으로 연장하는 금속 본딩 영역(804a)을 포함한다. 마찬가지로, 다이의 소스(808)는 리드(808b)와 다이(800b)의 길이를 실질적으로 연장하는 금속 본딩 영역(808a)을 포함한다.
다이(800a)의 게이트 단자(806)는 소스의 리드(804b)와 평행하는 게이트의 리드(806b)를 갖는다. 게이트의 금속 본딩 영역(806a)은 금속 본딩 영역(804a)의 일부와 평행한다. 게이트의 금속 본딩 영역(806a)은 본드 와이어(824)에 의해 게이트 패드에 연결된다. 전형적인 구체예에서, 게이트 패드는 실질적으로 다이(800a)의 하단 우측 모서리에서 연결된다. 유사하게, 다이(800b)의 게이트 단자(810)는 소스의 리드(808b)와 평행하는 게이트의 리드(810b)를 갖는다. 게이트의 금속 본딩 영역(810a)은 금속 본딩 영역(808a)의 일부와 평행한다. 게이트의 금속 본딩 영역(810a)은 본드 와이어(824)를 통해 다이(800a)의 하단 우측 모서리에서 게이트 패드에 연결된다.
이제 도 19를 참고하면, 본 발명의 열여섯번째 구체예에 의한 싱글 다이 디자인을 갖는 반도체 패키지(888)의 평면도가 나타나 있다. 패키지(888)는 소스 단자(844)가 소스의 금속 본딩 영역(844a, 846a, 848a)에 연결된 다중 리드(844b, 846b, 848b)를 포함하는 점에서 이전의 구체예와 다르다. 금속 본딩 영역(844a, 848a)은 실질적으로 다이(870)의 길이를 따라 연장하여 본딩 와이어(856)를 통해 다이(870)의 상부에 연결된다. 소스 리드(846b)는 리드(844b)와 리드(848b) 사이에 위치되어 있다. 그러나, 금속 본딩 영역(846a)은 금속 본딩 영역(844a, 848a) 중 적어도 한 영역의 부분과 평행한다. 유사하게, 금속 본딩 영역(846a)은 본딩 와이어(856)를 통해 다이(870)의 상부에 연결된다.
다이(870)의 크기는 플라스틱 바디(866)내에서 소스의 측면을 따라 작아진다. 따라서, 소스의 전체적인 금속 본딩 영역(844a, 846a, 848a)은 크기가 증가된다. 게이트 단자(850)는 소스의 리드(844b, 846b, 848b)와 평행하는 게이트의 리드(850b)를 갖는다. 게이트의 금속 본딩 영역(850a)은 금속 본딩 영역(848a)의 일부와 평행한다. 게이트의 금속 본딩 영역(850a)은 본드 와이어(864)를 통해 게이트 패드에 연결된다. 대표적인 실시예에서, 게이트 패드는 실질적으로 다이(870)의 하부측의 중간에서 연결된다. 드레인 단자(880)는 리드프레인 패드(880a)에 연결된 복수의 드레인 리드(880b)를 포함한다.
비록 본 발명의 특정 구체예들과 이용들이 도시되고 설명되었지만, 여기에 포함된 명확한 구성과 구성요소들에 의해 제한되지 않으며, 특허청구범위에서 정의된 본 발명의 범위에서 벗어남 없이 변경되고 수정될 수 있음이 이해되어야 한다.

Claims (54)

  1. 집적 회로를 구비하는 다이; 및
    상기 다이의 하부에 배열된 리드프레임 패드와, 상기 다이의 제1 면의 길이 일부분을 따라 배치된 제1 레그와 상기 다이의 제2 면의 길이의 실질적인 일부분을 따라 배치된 제2 레그를 구비하는 본딩 금속 영역을 구비하는 리드프레임;
    으로 이루어지는 것을 특징으로 하는 반도체 집적회로 패키지.
  2. 제1항에 있어서,
    상기 본딩 금속 영역의 제1 및 제2 레그에 결합되고 배치된 복수의 본딩 와이어를 더 포함하고,
    상기 다이와의 상호 연결은 상기 다이의 제2 면을 따라 그리고 상기 다이의 제1 면을 따라 배치되는 것을 특징으로 하는 반도체 집적회로 패키지.
  3. 제1항에 있어서,
    상기 다이와 상기 리드프레임의 최소한 일부의 주위에 몰딩된 플라스틱 바디; 및
    상기 플라스틱 바디의 외면에 위치하고 상기 본딩 금속 영역의 제2 레그로부터 뻗어 나온 제1 싱글 연속 외부 리드프레임 단자 스트립;
    을 더 포함하는 것을 특징으로 하는 반도체 집적회로 패키지.
  4. 제3항에 있어서,
    상기 플라스틱 바디의 외면에 위치하고 상기 리드프레임 패드로부터 뻗어 나온 제2 싱글 연속 외부 리드프레임 단자 스트립을 더 포함하는 것을 특징으로 하는 반도체 집적회로 패키지.
  5. 제4항에 있어서,
    상기 집적회로는 금속 산화막 반도체 전계효과 트랜지스터 장치이고;
    상기 제1 싱글 연속 외부 리드프레임 단자 스트립은 소스 단자이고; 그리고
    상기 제2 싱글 연속 외부 리드프레임 단자 스트립은 드레인 단자인 것을 특징으로 하는 반도체 집적회로 패키지.
  6. 제5항에 있어서, 상기 리드프레임은
    상기 다이의 제3 면의 길이의 일부분을 따라 배치된 게이트 본딩 금속 영역을 갖는 게이트 단자; 및
    상기 플라스틱 바디의 외부에 위치한 리드프레임 리드;
    를 더 포함하고, 상기 제3 면과 제2 면은 인접하고 있으며, 상기 다이에 연결된 게이트 패드를 더 포함하는 것을 특징으로 하는 반도체 집적회로 패키지.
  7. 제6항에 있어서, 상기 게이트 패드는 상기 다이의 제3 면의 중심에 실질적으로 연결되는 것을 특징으로 하는 반도체 집적회로 패키지.
  8. 제4항에 있어서, 상기 제1 및 제2 싱글 연속 외부 리드프레임 단자 스트립은 그것에 연결된 복수개의 공간 분리된 리드프레임 피트를 구비하는 것을 특징으로 하는 반도체 집적회로 패키지.
  9. 제1항에 있어서,
    상기 다이와 상기 리드프레임의 최소한 일부의 주위에 몰딩된 플라스틱 바디;
    상기 플라스틱 바디의 외부에 위치하고 상기 본딩 금속 영역의 제2 레그로부터 뻗어 나온 제1 복수의 외부 리드프레임 리드; 및
    상기 플라스틱 바디의 외부에 위치하고 상기 리드프레임 패드로부터 사방으로 뻗은 제2 복수의 외부 리드프레임 리드;
    를 더 포함하는 것을 특징으로 하는 반도체 집적회로 패키지.
  10. 제1항에 있어서,
    제2 집적 회로를 구비하는 제2 다이; 및
    상기 제2 다이의 하부에 배치된 제2 리드프레임 패드 및 상기 제2 다이의 제1 면의 길이의 일부분을 따라 배치된 제1 레그와 상기 제2 다이의 제2 면의 길이의 일부분을 따라 배치된 제2 레그를 구비하는 제2 본딩 금속 영역을 구비하는 제2 리드프레임;
    을 더 포함하는 것을 특징으로 하는 반도체 집적회로 패키지.
  11. 제10항에 있어서, 상기 리드프레임과 상기 제2 리드프레임 각각은,
    상기 제2 면의 길이의 잔여 부분을 따라 배치된 게이트 본딩 금속 영역을 구비하는 게이트 단자와,
    상기 다이와 상기 리드프레임의 최소한 일부의 주위 및 상기 제2 다이와 상기 제2 리드프레임의 최소한 일부의 주위에 몰딩된 플라스틱 바디의 외부에 위치하는 리드프레임 리드를 더 포함하고; 그리고,
    상기 다이의 모서리에 연결된 제1 게이트 패드; 및
    상기 제2 다이의 모서리에 연결된 제2 게이트 패드를 더 포함하는 것을 특징으로 하는 반도체 집적회로 패키지.
  12. 제1항에 있어서, 상기 제2 레그는 상기 다이의 제2 면 길이의 실질적인 일부분을 따라 불연속적인 레그로 배치되는 것을 특징으로 하는 반도체 집적회로 패키지.
  13. 제1항에 있어서, 상기 본딩 금속 영역은 상부 모서리에 대하여 "L"-형인 것을 특징으로 하는 반도체 집적회로 패키지.
  14. 제1항에 있어서, 상기 본딩 금속 영역은 하나는 상부 모서리에 대한 것과 하부 모서리 대한 두 개의 "L" 형 영역을 포함하는 것을 특징으로 하는 반도체 집적회로 패키지.
  15. 제1항에 있어서, 상기 본딩 금속 영역은 상기 다이의 상부 끝단에 대하여 "J" 형인 것을 특징으로 하는 반도체 집적회로 패키지.
  16. 제1항에 있어서, 상기 본딩 금속 영역은 상기 다이의 하부 끝단에 "C"-형 영역을 더 포함하는 것을 특징으로 하는 반도체 집적회로 패키지.
  17. 제1항에 있어서, 상기 본딩 금속 영역은 "J" 형인 것을 특징으로 하는 반도체 집적회로 패키지.
  18. 제1항에 있어서,
    상기 리드프레임 패드 상에서 상기 다이와 평행 공간적 관계로 집적된 제2 다이;
    제2 본딩 금속 영역;
    을 더 포함하고, 상기 본딩 금속 영역은 상기 다이의 두 인접 면에 대하여 배치된 제1 "L" 형 금속 본딩 영역을 포함하고, 상기 제2 본딩 금속 영역은 상기 제2 다이의 두 인접한 면에 대하여 배치된 제2 "L" 형 금속 본딩 영역을 포함하는 것을 특징으로 하는 반도체 집적회로 패키지.
  19. 제18항에 있어서, 상기 리드프레임 패드 상에 집적되고 상기 다이 및 제2 다 이에 연결된 전기적 구성요소를 더 포함하는 것을 특징으로 하는 반도체 집적회로 패키지.
  20. 제18항에 있어서, 상기 다이의 두 인접한 면은 상부 면과 좌측 면을 포함하고, 상기 제2 다이의 두 인접한 면은 하부 면과 좌측 면을 포함하는 것을 특징으로 하는 반도체 집적회로 패키지.
  21. 제18항에 있어서, 상기 다이의 두 인접한 면은 하부 면과 좌측 면을 포함하고, 상기 제2 다이의 인접한 면은 하부 면과 우측 면을 포함하는 것을 특징으로 하는 반도체 집적회로 패키지.
  22. 제18항에 있어서, 상기 리드프레임 패드 상에 위치하는 전기적 구성요소 또는 제3 다이를 더 포함하는 것을 특징으로 하는 반도체 집적회로 패키지.
  23. 제1항에 있어서,
    상기 리드프레임 위에 배치된 최소한 하나의 다른 다이;
    를 더 포함하고, 상기 본딩 금속 영역은 패키지 바디의 두 인접한 면에 대하여 배치된 "L" 형 금속 본딩 영역을 포함하고, 여기서 본드 와이어는 상기 "L" 형 본딩 영역 및 상기 다이와 상기 최소한 하나의 다른 다이의 상부 표면에 연결되는 것을 특징으로 하는 반도체 집적회로 패키지.
  24. 제1항에 있어서,
    제2 다이;
    표면에 제2 다이를 구비하는 제2 리드프레임 패드; 및
    제2 본딩 금속 영역을 더 포함하고, 상기 제2 다이는 상기 다이의 아래에 위치하고, 상기 본딩 금속 영역은 상기 다이의 상부 끝단에 대하여 배치된 상부 "J" 형 금속 본딩 영역 및 상기 다이의 하부 끝단과 상기 제2 다이의 상부 끝단에 접하는 중심 "I" 형 금속 본딩 영역을 포함하고, 그리고 상기 제2 본딩 금속 영역은 상기 제2 다이의 하부 끝단에 대하여 배치된 하부 "C" 형 금속 본딩 영역을 포함하는 것을 특징으로 하는 반도체 집적회로 패키지.
  25. 제24항에 있어서, 상기 리드프레임 패드의 위에 위치하고 상기 다이에 연결된 제2 전기적 구성요소 또는 다이를 더 포함하는 것을 특징으로 하는 반도체 집적회로 패키지.
  26. 제24항에 있어서, 상기 제2 리드프레임 위에 위치하고 상기 제2 다이에 연결된 제2 전기적 구성요소 또는 다이를 더 포함하는 것을 특징으로 하는 반도체 집적회로 패키지.
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 삭제
  46. 삭제
  47. 삭제
  48. 삭제
  49. 삭제
  50. 집적회로를 구비하는 다이; 및
    상기 다이의 하부에 위치하는 리드프레임 패드와, 상기 다이의 제1 면의 길이의 일부분을 따라 배치된 평행 섹션을 갖는 본딩 금속 영역을 구비하는 리드프레임;
    으로 이루어지고, 상기 평행 섹션은 각각 그것에 연결된 리드를 포함하는 것을 특징으로 하는 반도체 집적회로 패키지.
  51. 제50항에 있어서, 상기 본딩 금속 영역 및 상기 다이 사이에 본드 와이어 상호접속을 더 포함하는 것을 특징으로 하는 반도체 집적회로 패키지.
  52. 제50항에 있어서,
    상기 다이는 MOSFET이고;
    상기 본딩 금속 영역은 소스 금속 본딩 영역이고; 그리고
    상기 소스 금속 본딩 영역에 평행한 금속 본딩 영역과 상기 다이 상의 게이트 패드에 연결된 본드 와이어를 구비하는 게이트;
    를 더 포함하는 것을 특징으로 하는 반도체 집적회로 패키지.
  53. 제50항에 있어서,
    제2 다이;
    상기 제2 다이의 하부에 위치하는 리드프레임 패드와, 상기 제2 다이의 제1 면의 길이의 일부분을 따라 배치된 평행 섹션을 갖는 본딩 금속 영역을 구비하는 리드프레임;
    을 더 포함하고, 상기 평행 섹션은 각각 그것에 연결된 리드를 구비하는 것을 특징으로 하는 반도체 집적회로 패키지.
  54. 제53항에 있어서, 상기 평행 섹션은 게이트 금속 본딩 영역 및 소스 금속 본딩 영역을 포함하는 것을 특징으로 하는 반도체 집적회로 패키지.
KR1020067000918A 2003-07-14 2003-07-14 향상된 전기저항과 인덕턴스를 갖는 반도체 장치를 위한집적회로 패키지 KR100996823B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2003/022430 WO2005017994A1 (en) 2003-07-14 2003-07-14 Integrated circuit package for semiconductor devices with improved electric resistance and inductance

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020107011144A Division KR100993735B1 (ko) 2003-07-14 2003-07-14 반도체 집적회로 패키지에서 저항 및 인덕턴스를 감소시키는 방법

Publications (2)

Publication Number Publication Date
KR20060110857A KR20060110857A (ko) 2006-10-25
KR100996823B1 true KR100996823B1 (ko) 2010-11-26

Family

ID=34885491

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020067000918A KR100996823B1 (ko) 2003-07-14 2003-07-14 향상된 전기저항과 인덕턴스를 갖는 반도체 장치를 위한집적회로 패키지
KR1020107011144A KR100993735B1 (ko) 2003-07-14 2003-07-14 반도체 집적회로 패키지에서 저항 및 인덕턴스를 감소시키는 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020107011144A KR100993735B1 (ko) 2003-07-14 2003-07-14 반도체 집적회로 패키지에서 저항 및 인덕턴스를 감소시키는 방법

Country Status (4)

Country Link
KR (2) KR100996823B1 (ko)
CN (1) CN1839471B (ko)
AU (1) AU2003252015A1 (ko)
WO (1) WO2005017994A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005018941B4 (de) * 2005-04-22 2010-07-08 Infineon Technologies Ag Halbleiterbauteil in einem Standardgehäuse und Verfahren zur Herstellung desselben
DE102006021959B4 (de) 2006-05-10 2011-12-29 Infineon Technologies Ag Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
US8941962B2 (en) * 2011-09-13 2015-01-27 Fsp Technology Inc. Snubber circuit and method of using bipolar junction transistor in snubber circuit
US9373577B2 (en) * 2013-05-21 2016-06-21 Infineon Technologies Ag Hybrid semiconductor package
JP6582678B2 (ja) * 2015-07-27 2019-10-02 三菱電機株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5168386A (en) 1990-10-22 1992-12-01 Tencor Instruments Flat field telecentric scanner
US5723899A (en) 1994-08-30 1998-03-03 Amkor Electronics, Inc. Semiconductor lead frame having connection bar and guide rings
US6608367B1 (en) 2002-02-25 2003-08-19 Rf Micro Devices, Inc. Leadframe inductors

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5168368A (en) * 1991-05-09 1992-12-01 International Business Machines Corporation Lead frame-chip package with improved configuration
US6184585B1 (en) * 1997-11-13 2001-02-06 International Rectifier Corp. Co-packaged MOS-gated device and control integrated circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5168386A (en) 1990-10-22 1992-12-01 Tencor Instruments Flat field telecentric scanner
US5723899A (en) 1994-08-30 1998-03-03 Amkor Electronics, Inc. Semiconductor lead frame having connection bar and guide rings
US6608367B1 (en) 2002-02-25 2003-08-19 Rf Micro Devices, Inc. Leadframe inductors

Also Published As

Publication number Publication date
KR100993735B1 (ko) 2010-11-11
WO2005017994A1 (en) 2005-02-24
KR20060110857A (ko) 2006-10-25
AU2003252015A1 (en) 2005-03-07
CN1839471B (zh) 2011-03-16
KR20100069714A (ko) 2010-06-24
CN1839471A (zh) 2006-09-27

Similar Documents

Publication Publication Date Title
US6841852B2 (en) Integrated circuit package for semiconductor devices with improved electric resistance and inductance
US8067822B2 (en) Integrated circuit package for semiconductor devices with improved electric resistance and inductance
US8169062B2 (en) Integrated circuit package for semiconductior devices with improved electric resistance and inductance
US7145224B2 (en) Semiconductor device
US6465875B2 (en) Semiconductor device package with plural pad lead frame
KR101324905B1 (ko) 양면 냉각 집적전력장치 패키지 및 모듈과 그의 제조 방법
US7501702B2 (en) Integrated transistor module and method of fabricating same
TWI476842B (zh) 用於半導體裝置封裝的導電夾片
US6919643B2 (en) Multi-chip module semiconductor devices
JP2011187809A (ja) 半導体装置および多層配線基板
KR20180086154A (ko) 균일하게 분배된 전류 흐름을 위한 리드 프레임 상의 인터디지트 디바이스
KR100996823B1 (ko) 향상된 전기저항과 인덕턴스를 갖는 반도체 장치를 위한집적회로 패키지
US12009290B2 (en) Semiconductor module having a multi-branch switch node connector
EP1079434A2 (en) Power device packaging structure
JP2023021365A (ja) 半導体装置および電力変換装置
US20030218241A1 (en) Semiconductor device
JP2008053748A (ja) 半導体装置
JP2005327752A (ja) 電子装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130913

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140923

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150910

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160928

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170921

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190917

Year of fee payment: 10