KR100995332B1

KR100995332B1 - Method of manufacturing a semiconductor device

Info

Publication number: KR100995332B1
Application number: KR1020030048818A
Authority: KR
Inventors: 박정구
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2003-07-16
Filing date: 2003-07-16
Publication date: 2010-11-19
Also published as: KR20050009485A

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트 산화막 형성전에 선택적으로 질소 이온을 주입하여 게이트 산화막 형성공정시 게이트 산화막의 가장 자리 부분을 두껍게 형성할 수 있고, 핫 케리어 특성을 향상시킬 수 있으며, 선택적 질소 이온 주입을 통해 게이트 산화막 하부에 질화막을 형성함으로써, 게이트 절연막을 통한 누설 전류를 줄일 수 있고, 브레이크다운 전압을 증가시킬 수 있으며, 게이트 절연막으로 붕소이온의 침투 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
The present invention relates to a method for manufacturing a semiconductor device, by selectively implanting nitrogen ions before forming the gate oxide film to form a thick edge portion of the gate oxide film during the gate oxide film forming process, it is possible to improve the hot carrier characteristics, By forming a nitride film under the gate oxide through selective nitrogen ion implantation, the leakage current through the gate insulating film can be reduced, the breakdown voltage can be increased, and the semiconductor device can prevent the penetration of boron ions into the gate insulating film. It provides a method for producing.

선택적 질소 이온주입, 게이트 산화막, CMOSSelective Nitrogen Ion Implantation, Gate Oxide, CMOS

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device} Method of manufacturing a semiconductor device

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

110 : 반도체 기판 112 : 소자 분리막110 semiconductor substrate 112 device isolation film

114 : 웰 116 : 버퍼 산화막114 well 116 buffer oxide film

118 : 이온주입 마스크 120 : 질소 이온층118 ion implantation mask 120 nitrogen ion layer

122 : 질화막 124 : 게이트 산화막122: nitride film 124: gate oxide film

126 : 도전막 130 : 게이트 전극126: conductive film 130: gate electrode

132, 136 : 정션영역 134 : 스페이서132, 136: junction area 134: spacer

140 : 실리사이드막
140: silicide film

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 선택적 질소이온 주입을 통한 게이트 산화막 형성방법에 관한 것이다.
The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method of forming a gate oxide film through selective nitrogen ion implantation.

일반적으로, 반도체 소자는 고집적화 되어 가고 있다. 통상의 CMOS 구조의 고집적 반도체 소자를 제조하기 위해서는 게이트 산화막의 두께가 점점 얇아짐에 따라 게이트 산화막 터널링 커런트(Gate Oxide Tunneling Gurrent)가 발생하게 된다. 이로 인해 게이트 산화막 신뢰성(Gate Oxide Integrity; GOI)이 떨어지게 되는 문제가 발생한다. 또한, 게이트 전극인 폴리 실리콘 증착후, 게이트 패터닝 시에 플라즈마를 이용한 식각을 실시하기 때문에 게이트 산화막 가장자리 부분에 핫 케리어 이펙트(Hot Carrier Effect; HCE)가 발생하게 된다. 게이트 산화막의 막질 감소에 따른 누설전류의 증가를 야기해 브레이크다운 전압(Breakdown Voltage; BV)을 감소시키는 문제가 발생한다. 또한, 하부기판에 주입된 붕소이온은 열에 민감하게 반응하여 다양한 열공정을 통해 게이트 산화막으로 침투하게 되는 문제가 발생한다. In general, semiconductor devices are becoming highly integrated. In order to fabricate a high-density semiconductor device having a conventional CMOS structure, as the thickness of the gate oxide film becomes thinner, gate oxide tunneling current occurs. This causes a problem that the gate oxide reliability (GOI) is degraded. In addition, since the etching using the plasma is performed during the gate patterning after deposition of the polysilicon as the gate electrode, a hot carrier effect (HCE) is generated at the edge portion of the gate oxide layer. A problem arises in that the leakage current increases due to the decrease in the film quality of the gate oxide film, thereby reducing the breakdown voltage (BV). In addition, boron ions implanted into the lower substrate react sensitively to heat, causing a problem of penetration into the gate oxide layer through various thermal processes.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 게이트 산화막 형성전에 선택적으로 질소 이온을 주입하여 게이트 산화막 형성공정시 게이트 산화막의 가장 자리 부분을 두껍게 형성할 수 있으며, 게이트 산화막을 통한 누설 전류를 줄일 수 있고, 핫 케리어 특성을 향상시킬 수 있으며, 붕소 이온의 침투를 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
Accordingly, in order to solve the above problem, the present invention can selectively implant nitrogen ions before forming the gate oxide layer to form a thick edge portion of the gate oxide layer during the gate oxide film formation process, and reduce leakage current through the gate oxide film. In addition, the present invention provides a method for manufacturing a semiconductor device capable of improving hot carrier characteristics and preventing penetration of boron ions.

본 발명에 따른 소자 분리막 및 웰이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a device isolation layer and a well according to the present invention;

상기 반도체 기판상에 게이트 전극이 형성될 영역의 소정 부분을 개방하는 이온주입 마스크를 형성하는 단계와, 질소 이온주입 공정을 실시하여 상기 이온주입 마스크에 의해 개방된 상기 반도체 기판에 질소 이온층을 형성하는 단계와, 상기 이온주입 마스크를 제거한 다음, 소정의 산화공정을 통해 전체 구조상게 게이트 산화막을 형성하되, 상기 질소 이온층 영역의 상기 반도체 기판에 질화막이 형성되는 단계와, 상기 게이트 산화막 상에 도전막을 증착한 다음, 상기 도전막과 상기 게이트 산화막을 패터닝 하여 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
Forming an ion implantation mask on the semiconductor substrate to open a predetermined portion of a region where a gate electrode is to be formed, and performing a nitrogen ion implantation process to form a nitrogen ion layer on the semiconductor substrate opened by the ion implantation mask Removing the ion implantation mask, and forming a gate oxide film over the entire structure through a predetermined oxidation process; forming a nitride film on the semiconductor substrate in the nitrogen ion layer region; and depositing a conductive film on the gate oxide film. Next, a method of manufacturing a semiconductor device comprising forming a gate electrode by patterning the conductive layer and the gate oxide layer.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It will be apparent to those skilled in the art that the present invention may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, It is provided to let you know. Like numbers refer to like elements in the figures.

도 1a를 참조하면, 반도체 기판(110)에 소자 분리막(112)을 형성한 다음 웰 형성을 위한 이온주입을 실시하여 웰(114)을 형성한다. Referring to FIG. 1A, the device isolation layer 112 may be formed on the semiconductor substrate 110, and ion well implantation may be performed to form the well 114.

반도체 기판(110) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한다. 전체 구조 상부에 감광막(Photoresist)을 증착한 후 감광막 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴과 패드 질화막을 식각 마스크로 이용한 STI(Sallow Trench Isolation) 식각공정을 실시하여 트렌치(미도시)를 형성하고 이를 절연막을 이용하여 매립함으로서 소자 분리막(112)을 형성한다. 반도체 기판(10)은 소자 분리막(10)에 의해 활성영역과 필드영역(즉, 소자 분리막 영역)으로 분리된다. A pad oxide film (not shown) and a pad nitride film (not shown) are sequentially formed on the semiconductor substrate 110. After the photoresist is deposited on the entire structure, a photolithography process using a photoresist mask is performed to form a photoresist pattern (not shown). A trench (not shown) is formed by using a STI (Sallow Trench Isolation) etching process using the photoresist pattern and the pad nitride layer as an etching mask, and the device isolation layer 112 is formed by filling the trench using an insulating layer. The semiconductor substrate 10 is separated into an active region and a field region (ie, an isolation region) by the isolation layer 10.

반도체 소자가 형성될 영역을 개방시키는 이온 주입 마스크(미도시)를 형성한 후 이온 주입 공정을 통해 반도체 기판(110)의 노출된 영역에 N웰(미도시)과 P웰(이도시)을 형성한다. 이때, PMOS 트랜지스터와 NMOS 트랜지스터를 형성하기 위해서는 N웰과 P웰을 각각 형성해야 하기 때문에 2번의 이온 주입 마스크 형성 공정과 2번의 이온 주입 공정을 통해 N웰(111a)과 P웰(111b)을 각각 형성한다. 좀더 상세하게 설명하면, 먼저 P웰 영역을 개방시키는 이온 주입 마스크를 형성한 후 붕소(Boron)를 주입하여 P웰을 형성하고, 다시 N웰 영역을 개방시키는 이온 주입 마스크를 형성한 후 인(Phosphorus)이나 비소(Arsenic)를 주입하여 N웰을 형성한다. 이에 한정되지 않고, 다양한 형태의 공정을 통해 소자 분리막(112)을 형성할 수 있다. 예컨대, 상술한 패드 산화막 및 패드 질화막을 증착하지 않고 감광막 패턴만을 이용하여 소자 분리막을 형성할 수 있다. 또한, 반도체 기판에 웰을 먼저 형성한 다음 소자 분리막을 형성할 수 있다.After forming an ion implantation mask (not shown) that opens the region where the semiconductor device is to be formed, an N well (not shown) and a P well (not shown) are formed in the exposed region of the semiconductor substrate 110 through an ion implantation process. do. In this case, in order to form the PMOS transistor and the NMOS transistor, N wells and P wells must be formed, respectively, so that the N well 111a and the P well 111b are formed through two ion implantation mask formation processes and two ion implantation processes, respectively. Form. In more detail, first, an ion implantation mask for opening a P well region is formed, followed by implantation of boron (Boron) to form a P well, and then an ion implantation mask for opening an N well region, followed by phosphorus (Phosphorus). ) Or arsenic (Arsenic) is injected to form an N well. The device isolation layer 112 may be formed through various forms of processes, without being limited thereto. For example, the device isolation film may be formed using only the photosensitive film pattern without depositing the above-described pad oxide film and pad nitride film. In addition, a well may be first formed on a semiconductor substrate, and then an isolation layer may be formed.

도 1b를 참조하면, 반도체 기판(110) 상에 버퍼 산화막(116)을 형성한 다음, 선택적으로 질소 이온을 주입하여 활성영역 내의 소정 부분에 질소 이온층(120)을 형성한다. Referring to FIG. 1B, a buffer oxide layer 116 is formed on a semiconductor substrate 110, and then nitrogen ions are selectively implanted to form a nitrogen ion layer 120 in a predetermined portion of the active region.

버퍼 산화막(116)은 습식산화공정을 통해 형성하되, 약 700 내지 900℃의 온도범위에서 20 내지 40Å 두께로 형성하는 것이 바람직하다. 버퍼 산화막(116) 상에 이온주입 마스크(118)를 형성하되, 이온주입 마스크(118)를 통해 후속 공정에 의해 형성될 게이트 전극영역의 소정 부분이 개방되도록 하는 것이 바람직하다. 이온주입 마스크(118)를 통해 개방되는 영역은 게이트 전극의 임계치수(Critical Dimension; CD) 영역보다 약 5 내지 20% 정도 작게 개방하는 것이 바람직하다(도 1b의 T 참조). 게이트 전극의 임계치수(게이트 전극이 형성될 영역)보다 약 10% 작게 개방되도록 이온주입 마스크(118)를 패터닝 하는 것이 가장 바람직하다.The buffer oxide film 116 is formed through a wet oxidation process, but preferably, the buffer oxide film 116 is formed to a thickness of 20 to 40 kPa in a temperature range of about 700 to 900 ° C. An ion implantation mask 118 is formed on the buffer oxide layer 116, but a predetermined portion of the gate electrode region to be formed by a subsequent process is opened through the ion implantation mask 118. The region opened through the ion implantation mask 118 is preferably opened about 5 to 20% smaller than the critical dimension (CD) region of the gate electrode (see T in FIG. 1B). Most preferably, the ion implantation mask 118 is patterned to open about 10% smaller than the threshold of the gate electrode (the region where the gate electrode is to be formed).

상술한 이온주입 마스크(118)로 감광막을 이용하는 것이 바람직하다. 이를 위해, 전체 구조상에 감광막을 도포한 다음 마스크를 이용한 사진식각공정을 실시하여 후속 공정에 의해 형성된 게이트 전극이 형성될 소정 영역을 개방하는 감광막 패턴을 형성한다. It is preferable to use a photosensitive film as the ion implantation mask 118 described above. To this end, a photoresist is applied over the entire structure, and then a photolithography process is performed using a mask to form a photoresist pattern that opens a predetermined region where a gate electrode formed by a subsequent process is to be formed.

감광막 패턴을 이온주입 마스크(118)로 하는 질소 이온주입 공정을 실시하여 반도체 기판(110)에 질소 이온층(120)을 형성한다. 이때, 질소 이온이 주입되는 영역(질소 이온층; 120)은 반도체 기판(110) 표면영역에 형성되고, 이온주입 마스크(118)에 의해 후속 공정에 의해 형성되는 게이트 전극 임계치수보다 작게 형 성되는 것이 바람직하다. 질소 이온주입 공정은 N2 이온을 3 내지 10KeV의 이온주입 에너지로 2E13 내지 5E13 ion/㎠의 도즈량을 주입하는 것이 바람직하다. 만일 게이트 전극의 두께를 20Å으로 형성할 경우, N2 이온을 5Keb의 이온주입 에너지로 2E13ion/㎠의 도즈량을 주입하는 것이 바람직하다. 소정의 스트립 공정을 실시하여 이온주입 마스크(118)를 제거하는 것이 바람직하다. HF 수용액을 이용한 스트립 공정을 통해 버퍼 산화막(116)을 제거하는 것이 바람직하다. A nitrogen ion implantation process using the photoresist pattern as the ion implantation mask 118 is performed to form the nitrogen ion layer 120 on the semiconductor substrate 110. At this time, the region where the nitrogen ions are implanted (nitrogen ion layer) 120 is formed in the surface region of the semiconductor substrate 110 and formed smaller than the threshold value of the gate electrode formed by the subsequent process by the ion implantation mask 118. desirable. In the nitrogen ion implantation process, it is preferable to inject a dose of 2E13 to 5E13 ion / cm 2 with N 2 ions at an ion implantation energy of 3 to 10 KeV. If the thickness of the gate electrode is 20 kW, it is preferable to inject a dose of 2E13ion / cm 2 with N 2 ions at an ion implantation energy of 5 Keb. It is desirable to remove the ion implantation mask 118 by performing a predetermined strip process. It is preferable to remove the buffer oxide film 116 through a strip process using an HF aqueous solution.

도 1c를 참조하면, 산화공정을 실시하여 게이트 산화막(124)을 형성하되, 질소 이온이 주입된 영역의 반도체 기판 표면에 질화막이 형성된다. 질소는 실리콘 표면에 있는 Si원자와 결합하여 Si-N본딩을 하게 됩니다. Si-N 본딩이 표면에 모여 하나의 레이어(layer)가 형성되며, 이것을 질화막이라 한다. 이는 SiO₂와 반응하는 원리와 같다.Referring to FIG. 1C, a gate oxide film 124 is formed by performing an oxidation process, and a nitride film is formed on a surface of a semiconductor substrate in a region where nitrogen ions are implanted. Nitrogen combines with Si atoms on the silicon surface to form Si-N bonding. Si-N bonding is gathered on the surface to form a layer, which is called a nitride film. This is the same principle as reacting with SiO ₂ .

산화공정은 순수 NO 어닐링(Pure NO Annealing)을 실시하여 형성하는 것이 바람직하다. 순수 NO 어닐링은 11slm의 N2가스와 5slm의 NO 가스를 주입하여 약 5 내지 15 분간 실시하는 것이 바람직하다. 상술한 산화공정을 통해 질소 이온이 주입된 영역(질소이온층; 120)에는 질화막(122)이 형성되고, 이로인해 게이트 산화막(124)의 두께가 얇게 형성되고, 질소 이온층(120)이 형성되지 않은 영역에는 질화막(122)이 형성된 영역보다 두껍게 형성된다(도 1c의 K영역 참조). 이때, 질소 이온층(120)이 형성될 영역은 후속 공정을 통해 게이트 전극이 형성될 영역이기 때문에 질소 이온층(120) 상에 형성되는 게이트 산화막(124)은 목표로 하는 게이트 산화막(124) 두께로 형성하는 것이 바람직하다. 물론, 질소 이온층(120)은 게이트 전극의 임계치수보다 작게 형성되지만, 상기의 어닐링 공정에 의해 확산 및 아웃 디퓨젼될 수도 있다. The oxidation process is preferably formed by performing pure NO annealing. Pure NO annealing is preferably performed for about 5 to 15 minutes by injecting 11 slm N2 gas and 5 slm NO gas. The nitride film 122 is formed in the region (nitrogen ion layer) 120 implanted with nitrogen ions through the above-described oxidation process, and thus, the gate oxide film 124 is thinly formed, and the nitrogen ion layer 120 is not formed. The region is formed thicker than the region where the nitride film 122 is formed (see region K in FIG. 1C). In this case, since the region where the nitrogen ion layer 120 is to be formed is a region where the gate electrode is to be formed through a subsequent process, the gate oxide layer 124 formed on the nitrogen ion layer 120 is formed to the thickness of the target gate oxide layer 124. It is desirable to. Of course, the nitrogen ion layer 120 is formed smaller than the critical dimension of the gate electrode, but may be diffused and out diffused by the annealing process.

도 1d를 참조하면, 게이트 산화막(124) 상에 도전막(126)을 형성한 다음, 반도체 기판(110)에 잔존하는 데미지를 감소시킴과 동시에 질소 도판트를 아웃 가싱하기 위한 급속 열처리(Rapid Thermal Process; RTP)를 실시한다. Referring to FIG. 1D, after forming the conductive film 126 on the gate oxide film 124, rapid thermal treatment for reducing the remaining damage on the semiconductor substrate 110 and outgassing the nitrogen dopant is performed. Process; RTP).

도전막(126)은 폴리 실리콘막, SiGe막, WSi₂막, TiSi₂막, TiN막 및 텅스텐막(W) 중 적어도 어느 하나의 막을 이용하여 형성하는 것이 바람직하다. 본 실시예에서는 도전막(126)으로 폴리 실리콘막을 사용한다. 급속 열처리는 700 내지 900℃의 온도범위에서 11slm의 N2 가스를 주입하여 약 50 내지 70초간 실시하는 것이 바람직하다. 이를 통하여 선택적 질소 이온주입에 의한 반도체 기판(110)에 잔존하는 데미지를 감소시킬 수 있고, 질소 도판트(Nitrogen Dopant)를 아웃 디퓨전(Out Diffusion) 시킬 수 있다. The conductive film 126 is preferably formed using at least one of a polysilicon film, a SiGe film, a WSi ₂ film, a TiSi ₂ film, a TiN film, and a tungsten film (W). In this embodiment, a polysilicon film is used as the conductive film 126. Rapid heat treatment is preferably performed for about 50 to 70 seconds by injecting 11 slm N2 gas in the temperature range of 700 to 900 ℃. Through this, the damage remaining on the semiconductor substrate 110 by selective nitrogen ion implantation may be reduced, and the nitrogen dopant may be out diffused.

도 1e를 참조하면, 게이트 마스크를 이용한 패터닝 공정을 통해 도전막(126) 및 게이트 산화막(124)을 패터닝 하여 게이트 전극(130)을 형성한다. 제 1 이온주입을 실시하여 게이트 전극(130) 양 가장자리의 반도체 기판(110)에 LDD구조의 정션을 형성하기 위한 제 1 정션영역(132; 소스/드레인)을 형성한다. Referring to FIG. 1E, the conductive layer 126 and the gate oxide layer 124 are patterned through a patterning process using a gate mask to form the gate electrode 130. First ion implantation is performed to form a first junction region 132 (source / drain) for forming a junction of the LDD structure in the semiconductor substrate 110 at both edges of the gate electrode 130.

도전막(126) 상에 감광막을 도포한 다음 게이트 마스크를 이용한 사진식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 도전막(126) 및 게이트 산화막(124)을 식각하여 게이트 전극을 형성하는 것이 바람직하다. 게이트 전극(130)은 하부에 형성된 웰(114)에 따라 NMOS영역과 PMOS영역에 각기 NMOS 트렌지스터용 게이트 전극과 PMOS 트렌지스터용 게이트 전극을 형성하는 것이 바람직하다. LDD 구조의 정션영역(소스/드레인)을 형성하기 위해 NMOS 영역에는 n타입 불순물을 주입하고, PMOS 영역에는 p타입 불순물을 주입하는 것이 바람직하다. 이를 위해 두 번의 마스킹 공정과 두 번의 이온주입 공정을 실시할 수 있다. After the photoresist is coated on the conductive layer 126, a photolithography process using a gate mask is performed to form a photoresist pattern (not shown). An etching process using the photoresist pattern as an etching mask may be performed to etch the conductive film 126 and the gate oxide film 124 to form a gate electrode. The gate electrode 130 preferably forms an NMOS transistor gate electrode and a PMOS transistor gate electrode in the NMOS region and the PMOS region, respectively, according to the well 114 formed at the bottom thereof. In order to form the junction region (source / drain) of the LDD structure, it is preferable to inject n-type impurities into the NMOS region and p-type impurities into the PMOS region. To this end, two masking processes and two ion implantation processes can be performed.

도 1f를 참조하면, 게이트 전극(130) 양 측면에 절연막 스페이서(134)를 형성한 다음, 제 2 이온주입 공정을 실시하여 제 2 정션영역(136)을 형성하고, 게이트 전극(130) 및 정션영역(138)과 후속 공정에서 형성될 콘택 플러그의 접촉 저항을 낮추기 위하여 게이트 전극(130) 및 정션영역(138)의 상부 표면에 실리사이드막(140)을 형성한다. Referring to FIG. 1F, an insulating film spacer 134 is formed on both sides of the gate electrode 130, and then a second ion implantation process is performed to form the second junction region 136, and the gate electrode 130 and the junction. The silicide layer 140 is formed on the top surface of the gate electrode 130 and the junction region 138 to lower the contact resistance of the region 138 and the contact plug to be formed in a subsequent process.

스페이서(134)는 전체 구조상부에 절연막을 형성한 다음 전면식각을 실시하여 게이트 전극(130) 측벽을 제외한 영역의 절연막을 제거하여 형성하는 것이 바람직하다. The spacer 134 may be formed by removing an insulating film in an area except the sidewall of the gate electrode 130 by forming an insulating film on the entire structure and then performing a front surface etching.

제 2 이온주입은 LDD 구조의 정션영역(소스/드레인; 138)을 형성하기 위해 제 1 이온주입을 통해 형성된 제 1 정션영역(132)보다 고농도의 불순물을 주입하는 것이 바람직하다. 제 2 이온주입시에도, NMOS 영역에는 N타입 불순물을 주입하고, PMOS 영역에는 P타입 불순물을 주입한다. 이온주입 후, 주입된 불순물의 활성화를 위한 급속 열처리 공정을 진행할 수도 있다. The second ion implantation is preferably implanted with a higher concentration of impurities than the first junction region 132 formed through the first ion implantation to form the junction region (source / drain) 138 of the LDD structure. Even in the second ion implantation, N-type impurities are implanted into the NMOS region and P-type impurities are implanted into the PMOS region. After ion implantation, a rapid heat treatment process for activating the implanted impurities may be performed.

실리사이드막(140)을 형성하는 방법을 설명하면 다음과 같다. 먼저, 게이트 전극(130) 및 LDD 구조의 정션영역(138) 표면의 자연 산화막을 제거하고 전체 상부에 금속층(도시되지 않음) 및 캡핑층(도시되지 않음)을 순차적으로 형성한 후 1차 열처리 공정으로 게이트 전극(130) 및 정션영역(138)의 실리콘 성분과 금속층의 금속 성분을 반응시켜 실리사이드막(140)을 형성하는 것이 바람직하다. 이후, 캡핑층과 미반응 금속층을 제거한 후 2차 열처리 공정을 실시하여 실리사이드막(140)의 막질을 향상시키는 것이 바람직하다.A method of forming the silicide layer 140 will be described below. First, the natural oxide film on the surface of the gate electrode 130 and the junction region 138 of the LDD structure is removed, and a metal layer (not shown) and a capping layer (not shown) are sequentially formed on the entire surface, followed by a first heat treatment process. As a result, the silicide layer 140 may be formed by reacting the silicon component of the gate electrode 130 and the junction region 138 with the metal component of the metal layer. Thereafter, after removing the capping layer and the unreacted metal layer, it is preferable to improve the film quality of the silicide layer 140 by performing a second heat treatment process.

상술한 바와 같이, 본 발명은 게이트 산화막 형성전에 선택적으로 질소 이온을 주입하여 게이트 산화막 형성공정시 게이트 산화막의 가장 자리 부분을 두껍게 형성할 수 있고, 핫 케리어 특성을 향상시킬 수 있다. As described above, the present invention can selectively implant nitrogen ions before forming the gate oxide film to form a thick edge portion of the gate oxide film during the gate oxide film forming process, and improve hot carrier characteristics.

또한, 선택적 질소 이온 주입을 통해 게이트 산화막 하부에 질화막을 형성함으로써, 게이트 절연막을 통한 누설 전류를 줄일 수 있고, 브레이크다운 전압을 증가시킬 수 있다. In addition, by forming a nitride film under the gate oxide through selective nitrogen ion implantation, the leakage current through the gate insulating film can be reduced, and the breakdown voltage can be increased.

또한, 게이트 절연막으로 붕소이온의 침투 현상을 방지할 수 있다. In addition, penetration of boron ions into the gate insulating film can be prevented.

Claims

소자 분리막 및 웰이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate on which device isolation layers and wells are formed;

상기 반도체 기판상에 게이트 전극이 형성될 영역인 임계치수 영역보다 작은 영역을 개방하는 이온주입 마스크를 형성하는 단계;Forming an ion implantation mask on the semiconductor substrate to open a region smaller than a critical dimension region, which is a region where a gate electrode is to be formed;

질소 이온주입 공정을 실시하여 상기 이온주입 마스크에 의해 개방된 상기 반도체 기판에 질소 이온층을 형성하는 단계;Performing a nitrogen ion implantation process to form a nitrogen ion layer on the semiconductor substrate opened by the ion implantation mask;

상기 이온주입 마스크를 제거한 다음, 소정의 산화공정을 통해 전체 구조상에 게이트 산화막을 형성하되, 상기 질소 이온층 영역의 상기 반도체 기판에 질화막이 형성되는 단계;Removing the ion implantation mask and then forming a gate oxide film over the entire structure through a predetermined oxidation process, wherein a nitride film is formed on the semiconductor substrate in the nitrogen ion layer region;

상기 게이트 산화막 상에 도전막을 증착한 다음, 상기 도전막과 상기 게이트 산화막을 패터닝 하여 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Depositing a conductive film on the gate oxide film, and then patterning the conductive film and the gate oxide film to form a gate electrode.

제 1 항에 있어서, The method of claim 1,

상기 이온주입 마스크는 상기 게이트 전극의 상기 임계치수 영역보다 5 내지 20% 작은 영역을 개방하는 반도체 소자의 제조 방법.And the ion implantation mask opens a region which is 5 to 20% smaller than the critical dimension region of the gate electrode.

제 1 항에 있어서, The method of claim 1,

상기 질소 이온주입 공정은 N2 이온을 3 내지 10KeV의 이온주입 에너지로 2E13 내지 5E13 ion/㎠의 도즈량을 주입하는 반도체 소자의 제조 방법.The nitrogen ion implantation process is a method of manufacturing a semiconductor device injecting a dose of 2E13 to 5E13 ion / cm 2 with N2 ions at an ion implantation energy of 3 to 10 KeV.

제 1 항에 있어서, 상기 도전막 형성 후, The method of claim 1, wherein after the conductive film is formed,

상기 질소 이온주입 공정에 의한 반도체 기판의 데미지를 감소시키고, 잔류하는 질소 도판트의 아웃 디퓨전을 위해 700 내지 900℃의 온도범위내에서 11slm의 N2 가스를 주입하여 50 내지 70초간 급속 열처리를 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.In order to reduce the damage of the semiconductor substrate by the nitrogen ion implantation process and to inject out 11 slm of N2 gas within the temperature range of 700 to 900 ℃ for out diffusion of the remaining nitrogen dopant to perform a rapid heat treatment for 50 to 70 seconds The method of manufacturing a semiconductor device further comprising the step.

상기 이온주입 마스크를 제거한 다음, 소정의 산화공정을 통해 상기 질소 이온층 외각이 더 두꺼운 게이트 산화막을 형성하는 단계;Removing the ion implantation mask and forming a gate oxide film having a thicker outer shell of the nitrogen ion layer through a predetermined oxidation process;

제 5 항에 있어서, The method of claim 5,

제 5 항에 있어서, 상기 도전막 형성 후, The method of claim 5, wherein after the conductive film is formed,