KR100989253B1 - 액정표시패널 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 공정을 단순화할 수 있는 액정표시패널 및 그 제조 방법을 제공하는 것이다.
본 발명의 액정표시패널은 기판 상에 박막트랜지스터의 제1 액티브층, 스토리지캐패시터의 제2 액티브층, 상기 제2 액티브층과 중첩되는 스토리지하부전극을 형성하는 단계와; 상기 스토리지하부전극과 제1 및 제2 액티브층이 형성된 기판 상에 게이트절연막을 형성하는 단계와; 상기 게이트절연막 상에 게이트전극, 상기 스토리지하부전극과 중첩되는 스토리지상부전극을 형성하는 단계와; 상기 게이트전극 및 스토리지상부전극이 형성된 기판 상에 층간절연막을 형성하는 단계와; 상기 층간절연막 상에 상기 스토리지하부전극과 접속하는 드레인전극, 그 드레인전극과 대향하는 소스전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

액정표시패널 및 그 제조 방법{LIQUID CRYSTAL DISPLAY PANEL AND FABRICATING METHOD THEREOF}
도 1은 종래의 폴리 액정표시장치의 구성을 개략적으로 도시한 평면도이다.
도 2는 도 1에 도시된 화상표시부 및 구동부를 포함하는 하부 어레이 기판을 나타내는 평면도이다.
도 3은 도 2에서 선"Ⅲ1-Ⅲ1'", "Ⅲ2-Ⅲ2'"를 따라 절취한 하부 어레이 기판을 나타내는 단면도이다.
도 4a 내지 도 4i는 도 3에 도시된 하부 어레이 기판의 제조방법을 나타내는 단면도이다.
도 5는 본 발명의 제1 실시 예에 따른 액정표시패널을 나타내는 평면도이다.
도 6은 도 5에서 선"Ⅵ1-Ⅵ1", "Ⅵ2-Ⅵ2'"를 따라 절취한 액정표시패널을 나타내는 단면도이다.
도 7a 및 도 7b는 본 발명에 따른 액정표시패널의 제1 마스크공정을 상세히 나타내는 평면도 및 단면도이다.
도 8a 내지 도 8d는 도 7a 및 도 7b에 도시된 제1 마스크공정을 상세히 설명하기 위한 단면도이다.
도 9a 및 도 9b는 본 발명에 따른 액정표시패널의 제2 마스크공정을 상세히 나타내는 평면도 및 단면도이다.
도 10a 내지 도 10c는 도 9a 및 도 9b에 도시된 제2 마스크공정을 상세히 설명하기 위한 단면도이다.
도 11a 및 도 11b는 본 발명에 따른 액정표시패널의 제3 마스크공정을 상세히 나타내는 평면도 및 단면도이다.
도 12a 내지 도 12c는 도 11a 및 도 11b에 도시된 제3 마스크공정을 상세히 설명하기 위한 단면도이다.
도 13a 및 도 13b는 본 발명에 따른 액정표시패널의 제4 마스크공정을 상세히 나타내는 평면도 및 단면도이다.
도 14a 내지 도 14c는 도 13a 및 도 13b에 도시된 제4 마스크공정을 상세히 설명하기 위한 단면도이다.
도 15a 및 도 15b는 본 발명에 따른 액정표시패널의 제5 마스크공정을 상세히 나타내는 평면도 및 단면도이다.
도 16a 및 도 16b는 본 발명에 따른 액정표시패널의 제6 마스크공정을 상세히 나타내는 평면도 및 단면도이다.
도 17a 및 도 17b는 본 발명에 따른 액정표시패널의 제7 마스크공정을 상세히 나타내는 평면도 및 단면도이다.
도 18a 및 도 18b는 본 발명에 따른 액정표시패널의 제8 마스크공정을 상세히 나타내는 평면도 및 단면도이다.
도 19는 본 발명의 제2 실시 예에 따른 액정표시패널을 나타내는 평면도이다.
도 20a 내지 도 20d는 도 19에 도시된 액정표시패널의 제1 마스크공정을 상세히 나타내는 평면도 및 단면도이다.
< 도면의 주요부분에 대한 설명>
1,101 : 기판 2,102 : 게이트라인
4,104 : 데이터라인 6,66,106,166 : 게이트전극
8,68,108,168 : 소스전극 10,70,110,170 : 드레인전극
12,112 : 게이트절연막 14,74,114,174 : 액티브층
16,166 : 버퍼층 18,118 : 보호막
22,122 : 화소전극
본 발명은 폴리실리콘을 이용한 액정표시패널에 관한 것으로, 특히 공정을 단순화할 수 있는 액정표시패널 및 그 제조 방법에 관한 것이다.
통상, 액정표시소자(Liquid Crystal Display; LCD)는 비디오신호에 따라 액정셀들의 광투과율을 조절함으로써 액정셀들이 매트릭스 형태로 배열되어진 액정패 널에 비디오신호에 해당하는 화상을 표시하게 된다. 이 경우, 액정셀들을 스위칭하는 소자로서 통상 박막트랜지스터(Thin film Transistor; TFT)가 이용되고 있다.
이러한 액정표시소자에 이용되는 박막트랜지스터는 반도체층으로 아몰퍼스(Amorphous) 실리콘 또는 폴리(Poly) 실리콘을 이용한다. 아몰퍼스 실리콘형 박막 트랜지스터는 아몰퍼스 실리콘막의 균일성이 비교적 좋아 특성이 안정된 장점을 가지고 있다. 그러나, 아몰퍼스 실리콘형 박막 트랜지스터는 전하 이동도가 낮아 응답 속도가 느리다는 단점을 가지고 있다. 이에 따라, 아몰퍼스 실리콘형 박막 트랜지스터는 빠른 응답 속도를 필요로 하는 고해상도 표시 패널이나 게이트 드라이버 및 데이터 드라이버의 구동 소자로는 적용이 어려운 단점을 가지고 있다.
폴리 실리콘형 박막 트랜지스터는 전하 이동도가 높음에 따라 빠른 응답 속도를 필요로 하는 고해상도 표시 패널에 적합할 뿐만 아니라 주변 구동 회로들을 표시 패널에 내장할 수 있는 장점을 가지고 있다. 이에 따라, 폴리 실리콘형 박막 트랜지스터를 이용한 액정 표시 장치가 대두되고 있다.
도 1은 종래 폴리 실리콘형 박막트랜지스터를 이용한 액정표시장치를 나타내는 평면도이다.
도 1을 참조하면, 종래 폴리 실리콘형 박막트랜지스터를 이용한 액정표시장치는 화소 매트릭스를 포함하는 화상표시부(96)와, 화상 표시부(96)의 데이터 라인들(4)을 구동하기 위한 데이터구동부(92)와, 화상 표시부(96)의 게이트 라인들(2)을 구동하기 위한 게이트 구동부(94)를 구비한다.
화상 표시부(96)에는 액정셀들(LC)이 매트릭스 형태로 배열되어 화상을 표시한다. 액정셀들(LC) 각각은 게이트 라인(2)과 데이터 라인(4)의 교차점에 접속된 스위칭소자로서 N형 불순물이 주입된 폴리 실리콘을 이용한 박막 트랜지스터(Thin Film Transistor ; 이하 "TFT"라 함)(30)를 포함한다.
화상표시부의 N형 TFT(30)는 도 2 및 도 3에 도시된 바와 같이 게이트라인(2)과 접속되는 게이트전극(6)과, 데이터라인(4)과 접속되는 소스전극(8)과, 화소전극(22)과 보호막(18)을 관통하는 화소접촉홀(20)을 통해 접속되는 드레인전극(10)을 구비한다.
게이트전극(6)은 버퍼막(16) 상에 형성되는 액티브층의 채널영역(14C)과 게이트절연막(12)을 사이에 두고 중첩되게 형성된다. 소스전극(8)은 게이트전극(6)과 층간절연막(26)을 사이에 두고 절연되게 형성되어 n+이온이 주입된 액티브층의 소스영역(14S)과 소스접촉홀(24S)을 통해 접촉한다. 드레인전극(14D)은 게이트전극(6)과 층간절연막(26)을 사이에 두고 절연되게 형성되어 n+이온이 주입된 액티브층의 드레인영역(14D)과 드레인접촉홀(24D)을 통해 접촉된다. 여기서, 액티브층의 채널영역(14C)과 드레인영역(14D), 채널영역(14C)과 소스영역(14S) 사이에는 n-이온이 주입된 엘디디(Lightly Doped Drain ; 이하 "LDD"라 함)영역(14L)이 형성되어 상대적으로 높은 오프전류를 감소시키게 된다.
이러한 N형 TFT(30)는 게이트 라인(2)으로부터의 스캔 펄스에 응답하여 데이터 라인(4)으로부터의 비디오 신호, 즉 화소 신호를 액정셀(LC)에 충전되게 한다. 이에 따라, 액정셀(LC)는 충전된 화소 신호에 따라 광투과율을 조절하게 된다.
스토리지 캐패시터(60)는 화소전극(22)과 접속되며 액티브층에 PH3가 주입된 스토리지하부전극(50)과, 그 스토리하부전극(50)과 게이트 절연막(26)을 사이에 두고 중첩되는 스토리상부전극(52)으로 구성된다. 이러한 스토리지 캐패시터(60)는 화소 전극(22)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트 구동부(94)는 게이트 제어신호들에 의해 프레임마다 수평기간씩 순차적으로 게이트라인들(2)을 구동한다. 이 게이트 구동부(94)에 의해 박막트랜지스터들이 수평라인 단위로 순차적으로 턴-온되어 데이타라인(4)을 액정셀과 접속시키게 된다.
데이터 구동부(92)는 수평기간마다 다수의 디지털 데이타신호 샘플링하여 아날로그 데이터신호로 변환한다. 그리고 데이터 구동부(92)는 아날로그 데이터신호를 데이타라인들(4)에 공급한다. 이에 따라, 턴-온된 박막트랜지스터에 접속된 액정셀들은 데이타라인들(4) 각각으로부터의 데이터신호에 응답하여 광투과율을 조절하게 된다.
이러한 게이트구동부(94) 및 데이터 구동부(92)는 도 2 및 도 3에 도시된 바와 같이 CMOS구조로 연결된 다수개의 구동 P형 TFT(90)와 구동 N형 TFT(80)를 포함하게 된다. 구동 P형 TFT(90)는 액티브층의 소스 및 드레인영역(74S,74D)에 붕소 불순물이 주입된다. 구동 N형 TFT(80)는 액티브층의 소스 및 드레인영역(44S,44D)에 인이나 비소 불순물을 주입하게 된다. 또한, 구동 N형 TFT(80)는 구동 P형 TFT(90)에 비해 높은 오프전류를 감소시키기 위해 LDD 영역(44L)이 마련된다.
이러한 구동 N형 및 P형 TFT(80,90) 각각은 버퍼막(16)을 사이에 두고 하부기판(1) 상에 형성되는 액티브층(44,74)과, 게이트절연막(12)을 사이에 두고 액티브층(44,74)과 중첩되게 형성되는 게이트전극(36,66)과, 게이트전극(36,66)과 절연되게 형성되며 액티브층과 접촉되는 소스전극(38,68) 및 드레인전극(40,70)을 구비한다.
도 4a 내지 도 4i는 종래 폴리 실리콘형 박막트랜지스터를 이용한 액정표시장치의 제조방법을 나타내는 단면도이다.
먼저, 하부기판(1) 상에 SiO2 등의 절연물질로 전면 증착됨으로써 도 4a에 도시된 바와 같이 버퍼막(16)이 형성된다. 버퍼막(16)이 형성된 하부기판(1) 상에 아몰퍼스 실리콘막이 증착된 후 아몰퍼스 실리콘막이 레이저에 의해 결정화되어 폴리 실리콘막이 되고, 그 폴리 실리콘막이 제1 마스크를 이용한 포토리쏘그래피공정과 식각공정에 의해 패터닝되어 화상표시부의 화상 TFT 및 구동부의 N형 TFT에 포함되는 N형 TFT와, 구동부의 P형 TFT(이하, "P형 TFT"라 함), 및 스토리지캐패시터 각각의 액티브층(14,44,74)을 포함하는 액티브패턴이 형성된다.
액티브패턴이 형성된 하부기판(1) 상에 포토레지스트가 전면 증착된 후 제2 마스크를 이용한 포토리쏘그래피공정에 의해 포토레지스트가 패터닝됨으로써 포토레지스트패턴이 형성된다. 이 포토레지스트패턴은 스토리지캐패시터의 액티브층(44)을 노출시키며 N형 및 P형 TFT의 액티브층(14,74)을 완전히 가리도록 형성된다. 이 포토레지스트패턴을 마스크로 이용하여 스토리지캐패시터의 액티브 층(44)에 PH3이온이 주입됨으로써 도 4b에 도시된 바와 같이 스토리지 하부전극(50)이 형성된다.
스토리지 하부전극(50)이 형성된 하부기판(1) 상에 SiO2의 절연물질이 전면 증착됨으로써 도 4c에 도시된 바와 같이 게이트절연막(12)이 형성된다. 게이트절연막(12)이 형성된 하부기판(1) 상에 게이트금속층이 전면 증착된 후 제3 마스크를 이용한 포토리쏘그래피공정과 식각공정에 의해 게이트금속층이 패터닝됨으로써 N형 및 P형 TFT 각각의 게이트전극(6,66)과, 스토리지캐패시터의 스토리지상부전극(52)이 형성된다. 여기서, 게이트금속층은 알루미늄(Al), 알루미늄/네오듐(Al/Nd) 등을 포함하는 알루미늄계 금속이 이용된다. 이 게이트전극(6,66)을 마스크로 이용하여 N형 및 P형 TFT의 액티브층(14,74)에 n-이온이 주입됨으로써 N형 및 P형 TFT 각각의 게이트전극(6,66)과 중첩되는 액티브층(14,74)은 채널영역(14C,44C,74C)으로, N형 및 P형 TFT 각각의 게이트전극(6,66)과 중첩되지 않는 액티브층(14,74)은 LDD영역(14L,74L)으로 형성된다.
그런 다음, 하부기판(1) 상에 포토레지스트가 전면 증착된 후 제4 마스크를 이용한 포토리쏘그래피공정에 의해 포토레지스트가 패터닝됨으로써 포토레지스트패턴이 형성된다. 이 포토레지스트패턴은 N형 TFT의 액티브층(14)을 일부 노출시키며 스토리지캐패시터의 스토리지상부전극(52)과 P형 TFT의 액티브층(74)을 완전히 가리도록 형성된다. 이 포토레지스트패턴을 마스크로 이용하여 N형 TFT의 액티브층(14)에 n+ 이온이 주입됨으로써 도 4d에 도시된 바와 같이 액티브층(14,44)의 소 스영역(14S)과 드레인영역(14D)이 형성된다.
n+ 이온이 주입된 액티브층(14)이 형성된 하부기판(1) 상에 포토레지스트가 전면 증착된 후 제5 마스크를 이용한 포토리쏘그래피공정에 의해 포토레지스트가 패터닝됨으로써 포토레지스트패턴이 형성된다. 이 포토레지스트패턴은 P형 TFT의 액티브층(74)을 제외한 영역을 덮도록 형성된다. 이러한 포토레지스트패턴을 마스크로 이용하여 P형 TFT의 액티브층(74)에 p+ 이온이 주입됨으로써 도 4e에 도시된 바와 같이 P형 TFT의 액티브층(74)의 소스영역(74S)과 드레인영역(74D)이 형성된다.
p+ 이온이 주입된 액티브층(74) 형성된 하부기판(1) 상에 절연물질이 전면 증착됨으로써 도 4f에 도시된 바와 같이 층간절연막(26)이 형성된다. 이 후 층간절연막(26)과 게이트절연막(12)이 제6 마스크를 이용한 포토리쏘그래피공정과 식각공정에 의해 패터닝된다. 이에 따라, N형 TFT의 소스영역(14S)과 드레인영역(14D)을 각각 노출시키는 소스접촉홀(24S)과 드레인접촉홀(24D)이 형성되며, P형 TFT의 소스영역(74S)과 드레인영역(74D)을 각각 노출시키는 소스접촉홀(84S)과 드레인접촉홀(84D)이 형성된다.
소스접촉홀 및 드레인접촉홀이 형성된 하부기판(1) 상에 데이터금속층이 전면 증착된 후 제7 마스크를 이용한 포토리쏘그래피공정과 식각공정에 의해 데이터금속층이 패터닝됨으로써 도 4g에 도시된 바와 같이 N형 TFT의 소스 및 드레인전극(8,10) 및 P형 TFT의 소스 및 드레인전극(68,70)을 포함하는 데이터패턴이 형성된다. 데이터패턴에 포함되는 각 소스 및 드레인전극(8,68,10,70)은 소스 접촉홀(24S,84S) 및 드레인접촉홀(24D,84D)을 통해 액티브층의 소스영역(14S,74S) 및 드레인영역(14D,74D)과 접촉된다.
데이터패턴이 형성된 하부기판(1) 상에 절연물질이 전면 증착됨으로써 도 4h에 도시된 바와 같이 보호막(18)이 형성된다. 이 후 제8 마스크를 이용한 포토리쏘그래피공정과 식각공정에 의해 보호막(18)이 패터닝됨으로써 화상표시부의 N형 TFT의 드레인전극(10)을 노출시키는 화소접촉홀(20)이 형성된다.
보호막(18)이 형성된 하부기판(1) 상에 투명전도성물질이 전면 증착된 후 제9 마스크를 이용한 포토리쏘그래피공정과 식각공정에 의해 투명전도성물질이 패터닝됨으로써 도 4i에 도시된 바와 같이 화소전극(22)이 형성된다. 화소전극(22)은 화소접촉홀(20)을 통해 화상 TFT의 드레인전극(10)과 전기적으로 접속된다.
이와 같이, 종래 폴리실리콘형 박막트랜지스터를 갖는 액정표시장치의 제조 방법은 9마스크 공정을 채용함으로써 제조 공정이 복잡하여 원가 절감에 한계가 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리쏘그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 제조 공정을 더욱 단순화하여 제조 단가를 더욱 줄일 수 있는 방안이 요구된다.
따라서, 본 발명의 목적은 공정을 단순화할 수 있는 액정표시패널 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시패널의 제조방법은 기판 상에 박막트랜지스터의 제1 액티브층(114), 스토리지캐패시터의 제2 액티브층(144), 상기 제2 액티브층(144)의 전체와 중첩되는 스토리지하부전극(150)을 형성하는 단계와; 상기 스토리지하부전극(150)과 제1 액티브층(114) 및 제2 액티브층(144)이 형성된 기판 상에 게이트절연막을 형성하는 단계와; 상기 게이트절연막 상에 게이트전극, 상기 스토리지하부전극(150)과 중첩되는 스토리지상부전극(152)을 형성하는 단계와; 상기 게이트전극 및 스토리지상부전극(152)이 형성된 기판 상에 층간절연막을 형성하는 단계와; 상기 층간절연막 상에 상기 스토리지하부전극(150)과 접속하는 드레인전극(110), 그 드레인전극(110)과 대향하는 소스전극(108)을 형성하는 단계를 포함하는 것을 특징으로 한다.
기판 상에 박막트랜지스터의 제1 액티브층(114), 스토리지캐패시터의 제2 액티브층(144)과, 상기 제2 액티브층(144)의 전체와 중첩되는 스토리지하부전극(150)을 형성하는 단계는 상기 기판 상에 액티브물질과 금속물질을 순차적으로 증착하는 단계와, 상기 금속물질 상에 단차진 포토레지스트패턴을 형성하는 단계와, 상기 단차진 포토레지스트패턴을 이용하여 액티브물질과 금속물질을 패터닝하는 단계와, 상기 단차진 포토레지스트패턴을 에싱하는 단계와, 상기 애싱된 포토레지스트패턴을 이용하여 상기 박막트랜지스터와 대응되는 영역의 금속물질을 식각하는 단계를 포함하는 것을 특징으로 한다. 또한, 상기 단차진 포토레지스트 패턴은, 투과율이 서로 다른 3개의 영역을 포함하는 제 1 마스크(210)를 사용하여 형성된다. 여기서, 투과율이 서로 다른 3개의 영역을 포함하는 제 1 마스크는, 차단 영역(S1) 및 부분 노광영역(S3)에 대응되도록 형성된 차단부(214) 및 회절 노광부(216)(또는 반 투과부)를 포함하고, 또한 노광영역(S2)에 대응되는 부분을 포함한다.
상기 액정표시패널의 제조방법은 상기 제2 액티브층(144)과 상기 스토리지하부전극(150) 사이에 위치하는 절연패턴(250)을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
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상기 액정표시패널의 제조방법은 상기 제1 액티브층(114)에 상기 게이트전극을 이용하여 제1 불순물을 주입하는 단계와, 상기 제1 불순물이 주입된 제1 액티브층(114)에 제2 불순물을 주입하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 액정표시패널의 제조방법은 상기 소스전극(108) 및 드레인전극(110)을 덮도록 보호막을 형성하는 단계와; 상기 보호막 상에 상기 드레인전극(110)과 접속되는 화소전극(122)을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 스토리지하부전극(150)은 전도성 금속을 포함하는 물질로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시패널은 기판 상에 형성되는 제1 액티브층(114), 상기 제1 액티브층(114)과 절연되도록 게이트절연막 상에 형성되며 상기 제1 액티브층(114)의 채널영역(114C)과 중첩되는 게이트전극, 상기 게이트전극과 절연되도록 층간절연막 상에 형성되며 상기 제1 액티브층(114)의 소스영역(114S) 및 드레인영역(114D)과 접속되는 소스전극(108) 및 드레인전극(110)을 갖는 박막트랜지스터와; 상기 박막트랜지스터의 드레인전극(110)과 접속되는 화소전극(122)과; 상기 제1 액티브층(114)과 동일평면 상에 위치하는 제2 액티브층(144), 상기 제2 액티브층(144)과 동일패턴으로 형성되며 상기 드레인전극(110)과 접속되는 스토리지하부전극(150), 상기 스토리지하부전극(150)과 절연되게 중첩되도록 상기 게이트절연막 상에 형성되는 스토리지상부전극(152)을 갖는 스토리지캐패시터를 구비하는 것을 특징으로 한다.
상기 제2 액티브층(144)과 상기 스토리지하부전극(150)은 서로 접촉하는 것을 특징으로 한다.
상기 액정표시패널은 상기 제2 액티브층(144)과 상기 스토리지하부전극(150) 사이에 형성되는 절연패턴(250)을 추가로 구비하는 것을 특징으로 한다.
상기 액정표시패널은 상기 스토리지하부전극(150)과 상기 드레인전극(110)이 접촉되도록 상기 층간절연막과 게이트절연막을 관통하여 상기 스토리지하부전극(150)을 노출시키는 접촉홀(142)을 추가로 구비하는 것을 특징으로 한다.
상기 제1 액티브층(114)의 채널영역(114C)과 소스영역(114S) 사이와, 상기 제1 액티브층(114)의 채널영역(114C)과 드레인영역(114D) 사이에는 LDD영역이 형성되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 5 내지 도 20를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 5는 본 발명에 따른 폴리실리콘형 박막트랜지스터를 이용한 액정표시장치를 나타내는 평면도이며, 도 6은 도 5에서 선 "Ⅵ1-Ⅵ1'", "Ⅵ2-Ⅵ2'"를 따라 절취한 액정표시장치를 나타내는 단면도이다.
도 5 및 도 6을 참조하면, 본 발명에 따른 폴리실리콘형 박막트랜지스터를 이용한 액정표시장치는 화소 매트릭스를 포함하는 화상표시부(196)와, 화상 표시부(196)의 데이터 라인들(104)을 구동하기 위한 데이터구동부(192)와, 화상 표시부(196)의 게이트 라인들(102)을 구동하기 위한 게이트 구동부(194)를 구비한다.
화상표시부(196)는 절연되게 교차하는 게이트라인(102) 및 데이터라인(104)과, 게이트라인(102) 및 데이터라인(104)의 교차부에 위치하는 화상 TFT(130)와, 게이트라인(102) 및 데이터라인(104)의 교차로 정의된 영역에 형성되며 N형 TFT(130)와 접속되는 화소전극(122)을 구비한다.
화상 표시부의 N형 TFT(130)는 게이트라인(102)과 접속되는 게이트전극(106)과, 데이터라인(104)과 접속되는 소스전극(108)과, 화소전극(122)과 보호막(118)을 관통하는 화소접촉홀(120)을 통해 접속되는 드레인전극(110)을 구비한다. 또한, 화상표시부의 N형 TFT(130)는 게이트절연막 상에 게이트 전극(106)과 중첩되면서 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 제1 액티브층(114)을 더 구비한다. 제1 액티브층(114)은 게이트전극(106)과 중첩되는 채널영역(114C)과, 소스전극(108)과 소스접촉홀(124S)을 통해 접촉되며 n+이온이 주입된 소스영역(114S)과, 드레인전극(110)과 드레인접촉홀(124D)을 통해 접촉되며 n+이온이 주입된 드레인영역(114D)과, 채널영역(114C)과 드레인영역(114D), 채널영역(114C)과 소스영역(114S) 사이에 형성되는 LDD영역(114L)을 포함한다. 여기서, LDD(114L)영역은 n-이온이 주입되어 상대적으로 높은 오프전류를 감소시키게 된다.
이러한 화상표시부의 N형 TFT(130)는 게이트 라인(102)으로부터의 스캔 펄스에 응답하여 데이터 라인(104)으로부터의 비디오 신호, 즉 화소 신호를 액정셀(LC)에 충전되게 한다. 이에 따라, 액정셀(LC)는 충전된 화소 신호에 따라 광투과율을 조절하게 된다.
스토리지 캐패시터(160)는 화상표시부에 위치하는 화상표시부의 N형 TFT(130)의 드레인전극(110)과 스토리지접촉홀(142)을 통해 접속되는 스토리지하부전극(150)과, 그 스토리지하부전극(150)과 게이트 절연막(112)을 사이에 두고 중첩되는 스토리상부전극(152)으로 구성된다. 여기서, 스토리지하부전극(150)은 제2 액티브층(144)과 동일패턴으로 형성되며 화상 TFT(130)의 드레인전극(110)을 통해 화소전극(122)과 전기적으로 접속된다. 이러한 스토리지 캐패시터(160)는 화소 전극(122)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트 구동부(194)는 게이트 제어신호들에 의해 프레임마다 수평기간씩 순차적으로 게이트라인들(102)을 구동한다. 이 게이트 구동부(194)에 의해 박막트랜지스터들이 수평라인 단위로 순차적으로 턴-온되어 데이타라인(104)을 액정셀과 접속시키게 된다.
데이터 구동부(192)는 수평기간마다 다수의 디지털 데이타신호 샘플링하여 아날로그 데이터신호로 변환한다. 그리고 데이터 구동부(192)는 아날로그 데이터신호를 데이타라인들(104)에 공급한다. 이에 따라, 턴-온된 박막트랜지스터에 접속된 액정셀들은 데이타라인들(104) 각각으로부터의 데이터신호에 응답하여 광투과율을 조절하게 된다.
이러한 게이트구동부(194) 및 데이터 구동부(192)는 CMOS구조로 연결된 다수개의 구동 P형 TFT(190)와 구동 N형 TFT(180)를 포함하게 된다. 구동 P형 TFT(190)는 액티브층의 소스 및 드레인영역(174S,174D)에 붕소 불순물이 주입된다. 구동 N형 TFT(180)는 액티브층의 소스 및 드레인영역(154S,154D)에 인이나 비소 불 순물을 주입하게 된다. 또한, 구동 N형 TFT(180)는 구동 P형 TFT(190)에 비해 높은 오프전류를 감소시키기 위해 LDD 영역(154L)이 마련된다.
이러한 구동 N형 및 P형 TFT(180,90) 각각은 버퍼막(106)을 사이에 두고 하부기판(101) 상에 형성되는 액티브층(174,154)과, 게이트절연막(102)을 사이에 두고 액티브층(174,154)과 중첩되게 형성되는 게이트전극(136,166)과, 게이트전극(136,166)과 절연되게 형성되며 액티브층과 접촉되는 소스전극(138,168) 및 드레인전극(140,170)을 구비한다.
도 7a 및 도 7b은 도 6에 도시된 폴리실리콘형 박막트랜지스터를 이용한 액정표시장치의 제1 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 7a 및 도 7b를 참조하면, 하부기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 버퍼막(116)이 형성된다. 버퍼막(116)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다. 그 버퍼막(116) 상에 제1 마스크공정으로 N형 TFT, 스토리지캐패시터 및 P형 TFT 각각의 제1 액티브층(114), 제2 액티브층(144) 및 제3 액티브층(174)을 포함하는 액티브패턴과; 스토리지캐패시터의 제2 액티브층(144)과 동일패턴의 스토리지하부전극(150)이 형성된다. 이러한 제1 마스크 공정을 도 8a 내지 도 8d를 참조하여 상세히 하면 다음과 같다.
도 8a에 도시된 바와 같이 버퍼막(116) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 아몰퍼스 실리콘막이 전면 증착된다. 이 아몰퍼스 실리콘막이 레이저에 의해 결정화되어 폴리실리콘막(206)이 된다. 이어서, 폴리실리콘막(206) 상에 스토리지금속층(208)과 포토레지스트(218)가 전면 형성된다. 여기서, 스토리지금속 층(208)은 전도성을 띠는 금속, 예를 들어 게이트금속층, 데이터금속층 또는 투명전도성물질이 이용된다.
그 다음, 포토레지스트(218)가 형성된 하부기판(101) 상부에 제1 마스크(210)가 정렬된다. 제1 마스크(210)는 투명한 재질로 형성되어 노출된 영역이 노광영역(S2)을 이루는 마스크 기판(212)과, 마스크 기판(212)의 차단 영역(S1)에 형성된 차단부(214)와, 마스크 기판(212)의 부분 노광 영역(S3)에 형성된 회절 노광부(216)(또는 반투과부)를 구비한다. 이러한 제1 마스크(210)를 이용한 포토레지스트막을 노광한 후 현상함으로써 도 8b에 도시된 바와 같이 제1 마스크(210)의 차단부(214)와 회절 노광부(216)에 대응하여 차단 영역(S1)과 부분 노광 영역(S3)에서 단차를 갖는 포토레지스트 패턴(204)이 형성된다. 즉, 부분 노광 영역(S3)에 형성된 포토레지스트 패턴(204)은 차단 영역(S1)에서 형성된 제1 높이를 갖는 포토레지스트 패턴(204)보다 낮은 제2 높이를 갖게 된다.
이러한 포토레지스트 패턴(204)을 마스크로 이용한 습식 식각 공정으로 스토리지금속층(208)이 패터닝됨으로써 스토리지상부전극(150)을 포함하는 스토리지패턴이 형성된다. 그리고, 포토레지스트 패턴(204)을 마스크로 이용한 건식 식각 공정으로 폴리실리콘막(206)이 패터닝됨으로써 도 8b에 도시된 바와 같이 스토리지패턴을 따라 제1 액티브층(114), 제2 액티브층(144) 및 제3 액티브층(174)이 형성된다.
이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 부분 노광 영역(S3)에 제2 높이를 갖는 포토레지스트 패턴(204)은 도 8c에 도시된 바와 같이 제거되고, 차단 영역(S1)에 제1 높이를 갖는 포토레지스트 패턴(204)은 높이가 낮아진 상태가 된다. 이러한 포토레지스트 패턴(204)을 이용한 식각 공정으로 부분 노광 영역(S3), 즉 N형 및 P형 TFT영역의 스토리지패턴이 제거된다.
그리고, 도 8d에 도시된 바와 같이 스토리지하부전극(150) 상에 남아 있던 포토레지스트 패턴(204)은 스트립 공정으로 제거된다.
도 9a 및 도 9b는 본 발명의 제2 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 9a 및 도 9b를 참조하면, 제1 액티브층(114), 제2 액티브층(144), 제3 액티브층(174)과 스토리지하부전극(150)이 형성된 하부기판(101) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트절연막(112)이 형성된다. 게이트절연막(112)은 SiO2,SiNx등의 무기절연물질 또는 유기절연물질이 이용된다. 이 게이트절연막(112) 상에 제2 마스크공정으로 스토리지상부전극(152)과 N형 및 P형 TFT의 게이트전극(106,166)이 형성되고, 그 게이트전극(106,166)을 마스크로 이용하여 N형 TFT의 제1 액티브층(114) 및 P형 TFT의 제3 액티브층(174)이 채널영역(114C,174C)과 엘디디영역(114L,174L)으로 구분된다. 이에 대하여 도 10a 내지 도 10c를 참조하여 상세히 설명하기로 한다.
먼저, 게이트절연막(112) 상에 게이트금속층이 스퍼터링 등의 증착방법을 통해 전면 증착된다. 여기서, 게이트금속층은 알루미늄계금속이 이용된다. 그런 다음, 제2 마스크를 이용한 포토리쏘그래피공정과 식각공정에 의해 게이트금속층이 패터닝됨으로써 도 10a에 도시된 바와 같이 N형 및 P형 TFT의 게이트전극(106,166) 과 스토리지캐패시터의 스토리지 상부전극(152)이 형성된다.
그런 다음, N형 및 P형 TFT의 게이트전극(106,166)을 마스크로 이용하여 도 10b에 도시된 바와 같이 N형 TFT의 제1 액티브층(114) 및 P형 TFT의 제3 액티브층(174)에 n- 이온이 주입된다. 이에 따라, 도 10c에 도시된 바와 같이 N형 TFT의 제1 액티브층(114) 및 P형 TFT의 제3 액티브층(174)의 채널영역(114C,174C)과 엘디디영역(114L,174L)이 형성된다. N형 TFT의 제1 액티브층(114) 및 P형 TFT의 제3 액티브층(174)의 채널영역(114C,174C)은 게이트전극(106,166)과 중첩되며, 엘디디영역(114L,174L)은 게이트전극(106,166)과 비중첩되어 n-이온이 주입된다.
도 11a 및 도 11b는 본 발명의 제3마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 11a 및 도 11b를 참조하면, 엘디디영역(114L)과 채널영역(114C)으로 구분된 N형 TFT의 제1 액티브층(114)을 제3 마스크공정으로 엘디디영역(114L), 채널영역(114C), 소스영역(114S) 및 드레인영역(114D)으로 구분하게 된다. 이에 대하여 도 12a 내지 도 12c를 결부하여 상세히 설명하기로 한다.
먼저, 게이트전극(106,166)이 형성된 하부기판(101) 상에 포토레지스트(226)가 전면 증착된 후 제3 마스크(220)가 도 12a에 도시된 바와 같이 하부기판(101) 상부에 정렬된다. 제3 마스크(220)는 투명한 재질로 형성되어 노출된 영역이 노광영역(S2)을 이루는 마스크 기판(222)과, 마스크기판(222)의 차단영역(S1)에 형성되는 차단부(224)를 구비한다. 이러한 제3 마스크(220)를 이용한 포토리쏘그래피공정에 의해 포토레지스트(226)가 패터닝됨으로써 도 12b에 도시된 바와 같이 포토레지스트패턴(228)이 형성된다. 이 포토레지스트패턴(228)은 N형 TFT의 엘디디영역(114L)과 일부와 비중첩되도록 게이트절연막(112) 상에 형성된다. 이러한 포토레지스트패턴(228)을 마스크로 N형 TFT의 엘디디영역(114L)에 n+이온이 주입됨으로써 도 12c에 도시된 바와 같이 N형 TFT의 제1 액티브층(114)의 소스영역(114S) 및 드레인영역(114D)이 형성된다.
도 13a 및 도 13b는 본 발명에 따른 액정표시장치의 제조공정 중 제4 마스크공정을 설명하기 위한 평면도 및 단면도이다.
도 13a 및 도 13b를 참조하면, 엘디디영역(174L)과 채널영역(174C)으로 구분된 P형 TFT의 제3 액티브층(174)을 제3 마스크공정으로 채널영역(174C), 소스영역(174S) 및 드레인영역(174D)으로 구분하게 된다. 이에 대하여 도 14a 내지 도 14c를 결부하여 상세히 설명하기로 한다.
n-,n+이온이 주입된 제1 액티브층(114), 제2 액티브층(144), 제3 액티브층(174)이 형성된 하부기판(101) 상에 포토레지스트(236)가 형성된 다음 도 14a에 도시된 바와 같이 제4 마스크(230)가 하부기판(101) 상에 정렬된다. 제4 마스크(230)는 투명한 재질로 형성되어 노출된 영역이 노광영역(S2)을 이루는 마스크 기판(232)과, 마스크기판(232)의 차단영역(S1)에 형성되는 차단부(234)를 구비한다. 이러한 제4 마스크(230)를 이용한 포토리쏘그래피공정에 의해 포토레지스트(236)가 패터닝됨으로써 도 14b에 도시된 바와 같이 포토레지스트패턴(238)이 형성된다. 포토레지스트패턴(238)은 N형 TFT영역 및 스토리지캐패시터영역과 중첩되게 형성된다. 이러한 포토레지스트패턴(238)와 P형 TFT의 게이트전극(166)을 마스크로 이용하여 P형 TFT의 제3 액티브층(174)에 p+ 이온이 주입됨으로써 제3 액티브층(174)의 채널영역(174C)을 제외한 영역에 p+이온이 주입된다. 이에 따라, P형 TFT의 제3 액티브층(174)은 도 14c에 도시된 바와 같이 게이트전극(166)과 중첩되는 채널영역(174C)과, 게이트전극(166)과 비중첩되며 p+이온이 주입된 소스영역(174S)과 드레인영역(174D)을 포함한다.
도 15a 및 도 15b는 본 발명에 따른 액정표시장치의 제조방법 중 제5 마스크공정을 설명하기 위한 평면도 및 단면도이다.
도 15a 및 도 15b를 참조하면, p+이온이 주입된 제3 액티브층(174)이 형성된 하부기판(101) 상에 제5 마스크공정에 의해 N형 및 P형 TFT의 소스 및 드레인접촉홀(124S,184S,124D,184D)과 스토리지접촉홀(142)을 갖는 층간절연막(126)이 형성된다.
이를 상세히 설명하면, p+이온이 주입된 제3 액티브층(174)이 형성된 하부기판(101) 상에 절연물질이 PECVD, 스퍼터링 등의 증착방법을 통해 전면 증착됨으로써 층간절연막(126)이 형성된다. 층간절연막(126)이 형성된 하부기판(101) 상에 포토레지스트가 전면 증착된 후 제5 마스크를 이용한 포토리쏘그래피공정에 의해 포토레지스트가 패터닝되어 포토레지스트패턴이 형성된다. 이 포토레지스트패턴을 마스크로 이용한 식각공정에 의해 층간절연막(126)과 게이트절연막(112)이 패터닝됨으로써 N형 및 P형 TFT의 소스 및 드레인접촉홀(124S,184S,124D,184D)과 스토리지캐패시터의 스토리지접촉홀(142)이 형성된다. N형 및 P형 TFT의 소스 및 드레인접촉홀(124S,184S,124D,184D) 각각은 층간절연막(126)과 게이트절연막(112)을 관통하여 N형 TFT의 액티브층(114) 및 P형 TFT의 액티브층(174)의 소스 및 드레인영역(114S,174S,114D,174D)을 노출시킨다. 스토리지캐패시터의 스토리지접촉홀(142)은 층간절연막(126)과 게이트절연막(112)을 관통하여 스토리지하부전극(150)을 노출시킨다.
도 16a 및 도 16b는 본 발명에 따른 액정표시장치의 제6 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 16a 및 도 16b를 참조하면, 소스접촉홀(124S,184S), 드레인접촉홀(124D,184D) 및 스토리지접촉홀(142)이 형성된 하부기판(101) 상에 제6 마스크공정에 의해 N형 및 P형 TFT의 소스전극(108,168) 및 드레인전극(110,170)이 형성된다.
이를 상세히 설명하면, 소스접촉홀(124S,184S), 드레인접촉홀(124D,184D) 및 스토리지접촉홀(142)이 형성된 하부기판(101) 상에 데이터금속층이 스퍼터링 등의 증착방법을 통해 전면 증착된다. 이러한 데이터금속층 상에 포토레지스트가 전면 증착된 후 제6 마스크를 이용한 포토리쏘그래피공정에 의해 포토레지스트가 패터닝되어 포토레지스트패턴이 형성된다. 이 포토레지스트패턴을 마스크로 이용한 식각공정에 의해 데이터금속층이 패터닝됨으로써 N형 및 P형 TFT 각각의 소스전극(108,168) 및 드레인전극(110,170)이 형성된다. N형 및 P형 TFT 각각의 소스전극(108,168) 및 드레인전극(110,170)은 N형 TFT의 제1 액티브층(114) 및 P형 TFT의 제3 액티브층(174) 각각의 소스영역(114S,174S) 및 드레인영역(114D,174D)과 소스접촉홀(124S,184S) 및 드레인접촉홀(124D,184D)을 통해 접촉하게 된다. 여기서, 화상표시부에 위치하는 N형 TFT의 드레인전극(110)은 스토리지 접촉홀(142)을 통해 스토리지하부전극(150)과 전기적으로 연결된다.
도 17a 및 도 17b는 본 발명에 따른 액정표시장치의 제조공정 중 제7 마스크 공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 17a 및 도 17b를 참조하면, 소스전극(108,168) 및 드레인전극(110,170)이 형성된 하부기판(101) 상에 제7 마스크공정을 이용하여 화소접촉홀(120)을 갖는 보호막(118)이 형성된다.
이를 상세히 설명하면, 소스전극(108,168) 및 드레인전극(110,170)이 형성된 하부기판(101) 상에 PECVD 또는 스퍼터링 등의 증착방법을 통해 절연물질이 전면 증착됨으로써 보호막(118)이 형성된다. 여기서, 보호막(118)은 SiO2, SiNx를 포함하는 무기절연물질 또는 유기절연물질 등이 이용된다. 보호막(118)이 형성된 하부기판(101) 상에 포토레지스트가 증착된다. 이 후 제7 마스크를 이용한 포토리쏘그래피공정에 의해 포토레지스트가 패터닝되어 포토레지스트패턴이 형성된다. 이 포토레지스트패턴을 마스크로 이용한 식각공정에 의해 보호막(118)이 패터닝됨으로써 화상표시부에 위치하는 N형 TFT의 드레인전극(110)을 노출시키는 화소접촉홀(120)이 형성된다.
도 18a 및 도 18b는 본 발명에 따른 액정표시장치의 제8 마스크공정을 상세히 설명하기 위한 평면도 및 단면도이다.
도 18a 및 도 18b를 참조하면, 보호막(118)이 형성된 하부기판(101) 상에 제8 마스크공정을 이용하여 화상표시부에 위치하는 화소전극(122)이 형성된다.
이를 상세히 설명하면, 보호막(118)이 형성된 하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 투명전도성물질과 포토레지스트가 순차적으로 증착된다. 여 기서, 투명전도성물질은 인듐 틴 옥사이드(Indium Tin Oxide), 인듐 징크 옥사이드(Indium Zinc Oxide), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide) 등이 이용된다. 이 후, 제8 마스크를 이용한 포토리쏘그래피공정에 의해 포토레지스트가 패터닝되어 포토레지스트패턴이 형성된다. 이 포토레지스트패턴을 마스크로 이용한 식각공정에 의해 투명금속층이 패터닝됨으로써 화소전극(122)이 형성된다. 화소전극(122)은 화소접촉홀(120)을 통해 화상표시부에 위치하는 N형 TFT의 드레인전극(110)과 접촉되는 화소전극(122)이 형성된다.
도 19는 본 발명의 제2 실시 예에 따른 액정표시장치를 나타내는 단면도이다.
도 19를 참조하면, 본 발명의 제2 실시 예에 따른 액정표시장치는 도 6에 도시된 액정표시장치와 비교하여 스토리지캐패시터의 스토리지하부전극(150) 하부에 스토리지하부전극(150)을 따라 형성되는 제2 액티브층(144)과 절연패턴(250)을 추가로 구비하는 것을 제외하고는 동일한 구성요소를 구비한다.
스토리지 캐패시터(160)는 화상표시부에 위치하는 화상 TFT(130)의 드레인전극(110)과 스토리지접촉홀(142)을 통해 접속되는 스토리지하부전극(150)과, 그 스토리지하부전극(150)과 게이트 절연막(112)을 사이에 두고 중첩되는 스토리상부전극(152)으로 구성된다.
여기서, 스토리지하부전극(150)은 절연패턴(250) 및 제2 액티브층(144)과 동일패턴으로 형성되며 화상 TFT(130)의 드레인전극(110)을 통해 화소전극(122)과 전기적으로 접속된다. 이 때, 절연패턴(250)은 스토리지하부전극(150)과 폴리실리콘막으로 이루어진 제2 액티브층(144)과의 접촉시 발생되는 소자특성의 열화를 방지하는 역할을 한다.
이러한 스토리지 캐패시터(160)는 화소 전극(122)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
도 20a 내지 도 20d는 본 발명의 제2 실시 예에 따른 액정표시장치의 제1 마스크공정을 상세히 설명하기 위한 단면도이다.
먼저, 하부기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 도 20a에 도시된 바와 같이 버퍼막(116)과 아몰퍼스 실리콘막이 순차적으로 형성된다. 버퍼막(116)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다. 그런 다음, 아몰퍼스 실리콘막이 레이저에 의해 결정화되어 폴리실리콘막(206)이 된다. 폴리실리콘막(206) 상에 절연막(250), 스토리지금속층(208), 및 포토레지스트(268)가 전면 형성된다. 여기서, 절연막(250)은 SiO2,SiNx 등이 이용되며, 스토리지금속층(208)은 전도성을 띠는 금속, 예를 들어 게이트금속층, 데이터금속층 또는 투명전도성물질이 이용된다.
그 다음, 포토레지스트(268)가 형성된 하부기판(101) 상부에 제1 마스크(260)가 정렬된다. 제1 마스크(260)는 투명한 재질로 형성되어 노출된 영역이 노광영역(S2)을 이루는 마스크 기판(262)과, 마스크 기판(262)의 차단 영역(S1)에 형성된 차단부(264)와, 마스크 기판(262)의 부분 노광 영역(S3)에 형성된 회절 노광부(266)(또는 반투과부)를 구비한다. 이러한 제1 마스크(260)를 이용한 포토 레지스트막을 노광한 후 현상함으로써 도 20b에 도시된 바와 같이 제1 마스크(260)의 차단부(264)와 회절 노광부(266)에 대응하여 차단 영역(S1)과 부분 노광 영역(S3)에서 단차를 갖는 포토레지스트 패턴(270)이 형성된다. 즉, 부분 노광 영역(S3)에 형성된 포토레지스트 패턴(270)은 차단 영역(S1)에서 형성된 제1 높이를 갖는 포토레지스트 패턴(270)보다 낮은 제2 높이를 갖게 된다.
이러한 포토레지스트 패턴(270)을 마스크로 이용한 습식 식각 공정으로 스토리지금속층(208)이 패터닝됨으로써 스토리지상부전극(150)과 금속패턴을 포함하는 스토리지패턴이 형성된다. 그리고, 포토레지스트 패턴(270)을 마스크로 이용한 건식 식각 공정으로 절연막(250)과 폴리실리콘막(206)이 패터닝됨으로써 스토리지패턴을 따라 절연패턴(250)과 제1 액티브층(114), 제2 액티브층144), 제3 액티브층(174)이 형성된다.
이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 부분 노광 영역(S3)에 제2 높이를 갖는 포토레지스트 패턴(270)은 도 20c에 도시된 바와 같이 제거되고, 차단 영역(S1)에 제1 높이를 갖는 포토레지스트 패턴(270)은 높이가 낮아진 상태가 된다. 이러한 포토레지스트 패턴(270)을 이용한 식각 공정으로 부분 노광 영역(S3), 즉 N형 및 P형 TFT영역의 금속패턴(270)과 절연패턴(250)이 제거된다.
그리고, 도 20d에 도시된 바와 같이 스토리지하부전극(150) 상에 남아 있던 포토레지스트 패턴(270)은 스트립 공정으로 제거된다.
상술한 바와 같이, 본 발명에 따른 액정표시패널 및 그 제조 방법은 액티브층과 금속층을 순차적으로 증착한 후 회절노광을 포함하는 포토리쏘그래피공정과 식각공정에 의해 스토리지하부전극과 액티브층을 동시에 형성한다. 이에 따라, 본 발명에 따른 액정표시패널 및 그 제조 방법은 종래 9 마스크 공정에서 8마스크공정으로 액정표시패널의 하부 어레이 기판을을 제조할 수 있게 되므로 그 하부 어레이 기판의 구조 및 공정을 단순화하여 제조 원가 절감할 수 있음과 아울러 제조 수율을 향상시킬 수 있게 된다. 또한, 종래 액티브층을 스토리지캐패시터의 하부전극으로 이용하기 위해 액티브층에 PH3이온이 주입되는 반면에 본 발명에서는 스토리지캐패시터의 하부전극을 금속층으로 형성함으로써 별도의 이온주입공정을 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (11)

  1. 기판 상에 박막트랜지스터의 제1 액티브층, 스토리지캐패시터의 제2 액티브층, 상기 제2 액티브층의 전체와 중첩되는 스토리지하부전극을 형성하는 단계;
    상기 제1 액티브층, 상기 제2 액티브층 및 상기 스토리지하부전극이 형성된 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 게이트전극 및 상기 스토리지하부전극과 중첩되는 스토리지상부전극을 형성하는 단계;
    상기 게이트전극 및 상기 스토리지상부전극이 형성된 기판 상에 층간절연막을 형성하는 단계; 및
    상기 층간절연막 상에 상기 스토리지하부전극과 접속하는 드레인전극, 그 드레인전극과 대향하는 소스전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 액티브층, 상기 제2 액티브층 및 상기 스토리지하부전극을 형성하는 단계는, 투과율이 서로 다른 3개의 영역을 포함하는 제 1 마스크를 사용하는 것을 특징으로 하는 액정표시패널의 제조방법.
  3. 제 1 항에 있어서,
    상기 제2 액티브층과 상기 스토리지하부전극 사이에 위치하는 절연패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1 액티브층에 상기 게이트전극을 이용하여 제1 불순물을 주입하는 단계; 및
    상기 제1 불순물이 주입된 제1 액티브층에 제2 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  5. 제 1 항에 있어서,
    상기 소스전극 및 드레인전극을 덮도록 보호막을 형성하는 단계; 및
    상기 보호막 상에 상기 드레인전극과 접속되는 화소전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  6. 제 5 항에 있어서,
    상기 스토리지하부전극은 전도성 금속을 포함하는 물질로 형성되는 것을 특징으로 하는 액정표시패널의 제조방법.
  7. 기판 상에 형성되는 제1 액티브층, 상기 제1 액티브층과 절연되도록 게이트절연막 상에 형성되며 상기 제1 액티브층의 채널영역과 중첩되는 게이트전극, 상기 게이트전극과 절연되도록 층간절연막 상에 형성되며 상기 제1 액티브층의 소스영역 및 드레인영역과 접속되는 소스 및 드레인전극을 갖는 박막트랜지스터;
    상기 박막트랜지스터의 드레인전극과 접속되는 화소전극; 및
    상기 제1 액티브층과 동일평면 상에 위치하는 제2 액티브층, 상기 제2 액티브층과 동일한 패턴으로 중첩되며 상기 드레인전극과 접속되는 스토리지하부전극, 상기 스토리지하부전극과 절연되게 중첩되도록 상기 게이트절연막 상에 형성되는 스토리지상부전극을 갖는 스토리지캐패시터;를 포함하는 것을 특징으로 하는 액정표시패널.
  8. 제 7 항에 있어서,
    상기 제2 액티브층과 상기 스토리지하부전극은 서로 접촉하는 것을 특징으로 하는 액정표시패널.
  9. 제 7 항에 있어서,
    상기 제2 액티브층과 상기 스토리지하부전극 사이에 개재되는 절연패턴을 더 포함하는 것을 특징으로 하는 액정표시패널.
  10. 제 7 항에 있어서,
    상기 스토리지하부전극과 상기 드레인전극이 접촉되도록 상기 층간절연막과 게이트절연막을 관통하여 상기 스토리지하부전극을 노출시키는 접촉홀을 더 포함하는 것을 특징으로 하는 액정표시패널.
  11. 제 7 항에 있어서,
    상기 제1 액티브층의 채널영역과 소스영역 사이, 그리고 상기 제1 액티브층의 채널영역과 드레인영역 사이에는 LDD영역이 형성되는 것을 특징으로 하는 액정표시패널.
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