KR100986824B1

KR100986824B1 - Flip-flop circuit for nanometer process

Info

Publication number: KR100986824B1
Application number: KR1020080124181A
Authority: KR
Inventors: 김진상; 오세문; 조영민; 조원경
Original assignee: 경희대학교 산학협력단
Priority date: 2008-12-08
Filing date: 2008-12-08
Publication date: 2010-10-12
Also published as: KR20100065708A

Abstract

본 발명은 나노 공정용 CMOS 플립플롭 회로에 관한 것으로, 제1 클록 신호가 인가되는 제1 클록드 인버터와, 제1 클록 신호의 반전 신호인 제2 클록 신호가 인가되는 제2 클록드 인버터와, 제1 클록 신호 보다 지연된 제3 클록 신호에 따라 작동하며, 제1 클록드 인버터의 입력 신호와 동일한 입력 신호가 인가 되는 신호 지연부 및 제2 클록드 인버터에 연결되어, 제1 클록드 인버터의 출력 신호와 신호 지연부의 출력 신호가 동일한 경우 제2 클록드 인버터를 작동시키는 스위칭부를 포함하며, 신호 지연부의 출력 단자는 제2 클록드 인버터의 입력 단자에 연결되며, 제1 클록드 인버터의 출력 단자는 스위칭부에 연결되는 나노 공정용 CMOS 플립플롭 회로가 제공된다.The present invention relates to a CMOS flip-flop circuit for a nanoprocess, comprising: a first clocked inverter to which a first clock signal is applied, a second clocked inverter to which a second clock signal as an inverted signal of the first clock signal is applied; An output of the first clocked inverter connected to a signal delay unit and a second clocked inverter to operate according to a third clock signal delayed from the first clock signal and to receive the same input signal as the input signal of the first clocked inverter And a switching unit for operating the second clocked inverter when the output signal of the signal and the signal delay unit are the same, the output terminal of the signal delay unit is connected to an input terminal of the second clocked inverter, and the output terminal of the first clocked inverter A CMOS flip-flop circuit for a nano process is provided that is connected to a switching unit.

나노 공정, 클록드 CMOS 인버터, 신호 지연부, 스위칭부 Nano Process, Clocked CMOS Inverter, Signal Delay, Switching

Description

나노 공정용 ＣＭＯＳ 플립플롭 회로 {Flip-flop circuit for nanometer process}CMOS flip-flop circuit for nano-processing {Flip-flop circuit for nanometer process}

본 발명은 소프트 에러 방지 기능을 갖는 플립플롭 회로에 관한 것으로, 보다 상세하게는 클록드 CMOS 인버터 회로를 응용한 플립플롭 회로를 이용하여 트랜지스터 수준에서의 나노 공정의 특성변화로 인한 오류를 감지하여 정정하는 기능은 물론, 소프트 에러에 강인한 나노 공정용 CMOS 플립플롭 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flip-flop circuit having a soft error prevention function. More specifically, a flip-flop circuit using a clocked CMOS inverter circuit is used to detect and correct an error due to a change in characteristics of a nano process at a transistor level. Of course, the present invention relates to a CMOS flip-flop circuit for nano-processes that is robust against soft errors.

공정 기술이 발달함에 따라 나노 공정을 이용한 기술에 대한 연구가 활발히 진행되고 있다. 나노 단위의 작은 소자는 대기 중의 입자에 의한 충돌로 인한 예기치 않은 데이터의 변화를 발생시킬 수 있다. 대기 중의 높은 에너지를 가진 입자가 트랜지스터 내의 민감한 노드에 충돌하게 되면 전자나 홀의 쌍들이 생성 되고 만약 이 충전된 입자들이 트랜지스터의 문턱전압보다 커지게 되면 의도하지 않은 값이 전달되어 오류가 발생할 수 있다. 이러한 일시적인 데이터의 오류를 SEU(Single Event Upset) 또는 소프트 에러(soft-error)라고 한다.As the process technology is developed, researches on the technology using the nano process are being actively conducted. Small nanoscale devices can cause unexpected data changes due to collisions with particles in the atmosphere. When high-energy particles in the atmosphere collide with sensitive nodes in the transistor, pairs of electrons or holes are generated, and if these charged particles become larger than the threshold voltage of the transistor, an unintended value can be transferred and an error can occur. This temporary data error is called a single event update (SEU) or a soft-error.

이러한 데이터의 변화는 일시적이지만 데이터를 저장하는 플립플롭의 경우에는 일시적인 변화가 잘못된 데이터를 저장하게 되어 시스템 전체적인 오작동을 유발할 수도 있다. This change is temporary, but in the case of flip-flops that store data, the temporary change can cause incorrect data to cause system-wide malfunction.

도 1은 일반적인 플립플롭 회로의 개략도이며, 도 2는 클록드 CMOS 인버터를 이용한 플립플롭 회로의 개략도이고, 도 3a 및 도 3b는 도 2에 도시된 플립플롭 회로에 발생하는 문제점을 도시한 도이다.FIG. 1 is a schematic diagram of a general flip-flop circuit, FIG. 2 is a schematic diagram of a flip-flop circuit using a clocked CMOS inverter, and FIGS. 3A and 3B illustrate problems occurring in the flip-flop circuit shown in FIG. .

도 1은 일반적인 플립플롭의 디자인으로써 인버터를 사용하여 데이터를 유지하며 클록의 동기화를 위해서 각각 반전된 타이밍의 클록에 동작하는 스위치를 사용한다. 대부분의 플립플롭의 오류는 클록 신호로 인해 회로가 열려있을 때 발생한다. 클록 신호에 의해 회로가 동작하고 있을 때에는 SEU가 발생되더라도 일시적인 오류가 발생하지만 곧 입력신호에 의해 원래의 값으로 돌아오게 된다. FIG. 1 is a typical flip-flop design that uses an inverter to hold data and uses switches that operate on clocks of inverted timing, respectively, for clock synchronization. Most flip-flop errors occur when the circuit is open due to a clock signal. When the circuit is operating by the clock signal, a temporary error occurs even though SEU is generated, but soon returns to the original value by the input signal.

그러나, 도 1의 경우 어떤 한 노드에 SEU가 발생했을 때 플립플롭 내부 데이터가 일시적으로 변경되어 오류가 발생하는데 만약 클록 신호로 동작하는 스위치가 열려서 값이 피드백 회로만으로 저장되고 출력을 유지하는 상태가 된다면 인버터 두 개로 구성된 피드백 회로로 인해 일시적으로 생긴 오류가 피드백 되면서 저장되어 오류를 출력하게 된다. However, in the case of FIG. 1, when an SEU occurs at a node, an error occurs because the data inside the flip-flop is changed temporarily. If a switch operating as a clock signal is opened, the value is stored only in the feedback circuit and the output is maintained. If so, the error generated by the feedback circuit consisting of two inverters is fed back and stored and outputs the error.

도 2 클록드(Clocked) CMOS 플립플롭은 도 1의 일반적인 플립플롭의 기능을 수행하지만 인버터를 이용한 피드백이 없으며 클록 입력을 받는 트랜지스터와 입력 신호를 받는 트랜지스터가 병렬로 입력을 동작하면서 하나의 큰 인버터의 역할을 한다. 입력 D의 값은 항상 ‘0’과 ‘1’의 값을 가지므로 PMOS와 NMOS 둘 중 하나는 항상 동작하게 되지만 클록 입력을 받는 트랜지스터는 스위치 역할을 하며 클록이 ‘0’ 또는 ‘1’일 때 한 상태에서만 동작하고 그 외에는 값을 전달하지 않고 스위치를 여는 역할을 한다. 그러므로 반전된 클록신호를 두 개의 클록드CMOS 인버터에 연결하면 일반적인 플립플롭과 같은 동작을 할 수 있다.The clocked CMOS flip-flop performs the function of the typical flip-flop of FIG. 1, but there is no feedback using an inverter, and one large inverter is operated by a transistor receiving a clock input and a transistor receiving an input signal in parallel. Plays a role. Since the value of input D always has values of '0' and '1', one of the PMOS and NMOS always operates, but the transistor receiving the clock input acts as a switch and when the clock is '0' or '1' It only works in one state and opens the switch without passing a value. Therefore, connecting the inverted clock signal to two clocked CMOS inverters can operate like a normal flip-flop.

한편, 나노 공정에서는 다양한 특성변화로 인하여 예기치 못한 오류가 발생할 수 있다. 예를 들면, 도 3a에서와 같이 공급 전압이 낮아짐에 따라 신호가 지연되어 플립플롭의 입력 단의 setup-time이전에 값이 도달하지 못해 의도하지 않은 값이 플립플롭에 저장되어 나타나는 오류, 도 3b와 같이 입력 노드에 SEU가 발생하여 일시적인 데이터의 변화가 발생하는데 이러한 짧은 데이터의 변화가 플립플롭이 값을 받아들이는 순간에 발생하여 잘못된 데이터를 저장하여 발생하는 오류, 도 1과 같이 회로 내의 어떤 노드에서 SEU가 발생했을 때 일시적으로 변한 값이 이 값을 저장하는 내부 회로에 영향을 미쳐 오류를 저장하여 출력하는 경우가 발생할 수 있다. 따라서, 이러한 문제점을 극복할 수 있는 나노공정용 CMOS 플립플롭 회로에 대한 연구가 절실한 실정이다.Meanwhile, in the nano process, unexpected errors may occur due to various characteristic changes. For example, an error in which an unintended value is stored in the flip-flop because the signal is delayed as the supply voltage decreases as shown in FIG. 3A and the value does not reach before setup-time of the input stage of the flip-flop, FIG. 3B As the SEU occurs at the input node to change the data temporarily, the short data change occurs at the moment when the flip-flop accepts the value and stores the wrong data. When a SEU occurs in the system, the temporarily changed value may affect the internal circuit that stores this value, and the error may be stored and output. Therefore, there is an urgent need for research on CMOS flip-flop circuits for nanoprocesses that can overcome these problems.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명이 해결하고자 하는 과제는 SEU에 의한 오류 및 나노공정의 특성변화에 따른 신호 지연으로 인한 오류에 모두 강인한 나노공정용 CMOS 플립플롭 회로를 제공하기 위한 것이다.The present invention is to overcome the above-mentioned conventional problems, the problem to be solved by the present invention is a CMOS flip-flop circuit for nano-process which is robust against both errors caused by SEU and signal delay due to the change of characteristics of the nano-process It is to provide.

본 발명의 다른 목적은 신호가 지연되어 플립플롭의 입력단의 셋업 타임(setup-time)이전에 값이 도달하지 못해 의도하지 않은 값이 플립플롭에 저장되어 나타나는 오류를 감지 및 정정할 수 있는 나노공정용 CMOS 플립플롭 회로를 제공하기 위한 것이다.It is another object of the present invention to detect and correct an error in which an unintended value is stored in a flip-flop because a signal is delayed and a value does not reach before the setup time of an input of a flip-flop. It is to provide a CMOS flip-flop circuit.

본 발명의 예시적인 실시예에 따르면, 제1 클록 신호가 인가되는 제1 클록드 인버터; 상기 제1 클록 신호의 반전 신호인 제2 클록 신호가 인가되는 제2 클록드 인버터; 상기 제1 클록 신호 보다 지연된 제3 클록 신호에 따라 작동하며, 상기 제1 클록드 인버터의 입력 신호와 동일한 입력 신호가 인가 되는 신호 지연부; 및 상기 제2 클록드 인버터에 연결되어, 상기 제1 클록드 인버터의 출력 신호와 상기 신호 지연부의 출력 신호가 동일한 경우 상기 제2 클록드 인버터를 작동시키는 스위칭부를 포함하며, 상기 신호 지연부의 출력 단자는 상기 제2 클록드 인버터의 입력 단자에 연결되며, 상기 제1 클록드 인버터의 출력 단자는 상기 스위칭부에 연결되는 나노 공정용 CMOS 플립플롭 회로가 제공된다.According to an exemplary embodiment of the present invention, a first clocked inverter to which a first clock signal is applied; A second clocked inverter to which a second clock signal which is an inverted signal of the first clock signal is applied; A signal delay unit operating according to a third clock signal delayed from the first clock signal and receiving an input signal identical to an input signal of the first clocked inverter; And a switching unit connected to the second clocked inverter to operate the second clocked inverter when an output signal of the first clocked inverter and an output signal of the signal delay unit are the same, and an output terminal of the signal delay unit. Is connected to an input terminal of the second clocked inverter, and an output terminal of the first clocked inverter is connected to the switching unit.

상기 나노 공정용 CMOS 플립플롭 회로는 상기 제1 클록드 인버터의 입력 신호의 신호 지연 여부를 검출하기 위한 오류 검출부; 상기 오류 검출부의 오류 검출 신호에 따라 작동하며, 상기 오류 검출 신호가 인가되면 상기 제1 클록드 인버터의 출력 신호를 정정하는 오류 정정부를 더 포함한다.The nano-process CMOS flip-flop circuit may include an error detector for detecting a signal delay of an input signal of the first clocked inverter; The electronic device may further include an error correction unit configured to operate according to an error detection signal of the error detection unit and to correct an output signal of the first clocked inverter when the error detection signal is applied.

상기 신호 지연부는 상기 제3 클록 신호가 인가되는 제3 클록드 인버터인 것을 특징으로 한다.The signal delay unit may be a third clocked inverter to which the third clock signal is applied.

상기 오류 검출부는 상기 제1 클록드 인버터의 입력 신호와 상기 제1 클록드 인버터의 출력 신호를 비교하여, 양 신호가 동일하면 상기 오류 검출 신호를 출력하며, 상기 오류 정정부는 상기 오류 검출 신호가 인가되면, 상기 제1 클록드 인버터의 출력 신호를 상기 신호 지연부의 출력 신호로 정정하는 것을 특징으로 한다.The error detector compares an input signal of the first clocked inverter with an output signal of the first clocked inverter, and outputs the error detection signal when both signals are the same, and the error correction unit applies the error detection signal. When the output signal of the first clocked inverter is corrected to the output signal of the signal delay unit.

상기 오류 정정부는 상기 제1 클록 신호 발생 시점부터 상기 제2 클록 신호 발생 시점까지 작동하도록 설정되는 것을 특징으로 한다.The error correcting unit may be configured to operate from the time of generating the first clock signal to the time of generating the second clock signal.

상기 오류 검출부는 상기 제1 클록드 인버터의 출력 신호와 상기 신호 지연부의 출력 신호를 비교하여, 양 신호가 상이하면 상기 오류 검출 신호를 출력하며, 상기 오류 정정부는 상기 오류 검출 신호가 인가되면, 상기 제1 클록드 인버터를 작동시켜 상기 제1 클록드 인버터의 출력 신호를 정정하는 것을 특징으로 한다. The error detection unit compares an output signal of the first clocked inverter with an output signal of the signal delay unit, and outputs the error detection signal when both signals are different, and the error correction unit outputs the error detection signal when the error detection signal is applied. The first clocked inverter is operated to correct an output signal of the first clocked inverter.

본 발명에 따르면, 나노공정의 특성변화에 따른 입력 신호 지연 오류뿐만 아니라 회로 내부 노드의 SEU에 의한 오류도 정정할 수 있는 폭넓은 효과를 얻을 수 있다.According to the present invention, it is possible to obtain a wide range of effects that can correct not only an input signal delay error caused by a change of a nanoprocess, but also an error caused by an SEU of a node in a circuit.

또한, 하드웨어의 설계에 필요한 트랜지스터의 개수를 줄임으로써 전력소비와 면적을 감소시킬 수 있는 효과도 얻을 수 있다.In addition, by reducing the number of transistors required for the design of hardware, it is possible to obtain the effect of reducing power consumption and area.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따른 나노 공정용 CMOS 플립플롭 회로의 개략적인 기능 블록도이며, 도 5는 도 4에 도시된 나노 공정용 CMOS 플립플롭 회로의 개략적인 회로도이며, 도 6은 도 4에 도시된 나노 공정용 CMOS 플립플롭 회로의 변형된 회로도이고, 도 7은 회로 내부 노드에 오류 발생에 따른 시뮬레이션 결과를 도시한 도이다.4 is a schematic functional block diagram of a CMOS flip-flop circuit for a nano process according to an embodiment of the present invention, FIG. 5 is a schematic circuit diagram of a CMOS flip-flop circuit for a nano process shown in FIG. 4, and FIG. 4 is a modified circuit diagram of a CMOS flip-flop circuit for a nano process shown in FIG. 4, and FIG. 7 is a diagram illustrating a simulation result according to an error occurring in a node inside a circuit.

도 4 및 도 7을 참조하면, 본 발명의 일 실시예에 따른 나노 공정용 CMOS 플립플롭 회로는 제1 클록드 인버터(100), 제2 클록드 인버터(200), 신호 지연부(300) 및 스위칭부(400)를 포함한다.4 and 7, a CMOS flip-flop circuit for a nano process according to an embodiment of the present invention may include a first clocked inverter 100, a second clocked inverter 200, a signal delay unit 300, and The switching unit 400 is included.

제1 클록드 인버터(100)는 제1 클록 신호(CLK)에 따라 입력 신호(input)를 반전시켜 출력하도록 작동한다. 제2 클록드 인버터(200)에는 제1 클록 신호(CLK)의 반전 신호인 제2 클록 신호(/CLK)가 인가된다. The first clocked inverter 100 operates to invert and output the input signal according to the first clock signal CLK. A second clock signal / CLK, which is an inverted signal of the first clock signal CLK, is applied to the second clocked inverter 200.

신호 지연부(300)는 제1 클록 신호(CLK)에 비하여 일정 시간 지연된 제3 클록 신호(D_CLK)에 따라 작동하며, 제1 클록드 인버터(100)의 입력 신호와 동일한 입력 신호가 신호 지연부(300)의 입력 단자에 인가되며, 인가된 입력 신호를 반전시켜 출력시킨다. 즉, 신호 지연부(300)는 제1 클록드 인버터(100)의 출력 신 호(inv_input)보다 일정 시간 지연된 출력 신호(D_inv_input)를 출력한다. 스위칭부(400)는 제2 클록드 인버터(200)에 연결되어, 제1 클록드 인버터의 출력 신호(inv_input)와 신호 지연부의 출력 신호(D_inv_input)가 동일한 경우에만 제2 클록드 인버터(200)를 작동시키는 기능을 수행한다. The signal delay unit 300 operates according to the third clock signal D_CLK delayed for a predetermined time compared to the first clock signal CLK, and an input signal identical to the input signal of the first clocked inverter 100 is the signal delay unit. It is applied to the input terminal of 300, inverts the applied input signal and outputs. That is, the signal delay unit 300 outputs the output signal D_inv_input which is delayed for a predetermined time than the output signal inv_input of the first clocked inverter 100. The switching unit 400 is connected to the second clocked inverter 200 so that the second clocked inverter 200 only when the output signal inv_input of the first clocked inverter and the output signal D_inv_input of the signal delay unit are the same. Perform the function to operate.

신호 지연부(300)의 출력 단자는 제2 클록드 인버터(200)의 입력 단자에 연결되어, 신호 지연부(300)의 출력 신호(D_inv_input)는 제2 클록드 인버터(200)의 입력 신호가 된다. 제1 클록드 인버터(100)의 출력 단자는 스위칭부(400)에 연결되어, 제1 클록드 인버터(100)의 출력 신호(inv_input)는 스위칭부(400)의 작동을 제어하는 제어신호로서 기능을 수행한다. The output terminal of the signal delay unit 300 is connected to the input terminal of the second clocked inverter 200, so that the output signal D_inv_input of the signal delay unit 300 is the input signal of the second clocked inverter 200. do. The output terminal of the first clocked inverter 100 is connected to the switching unit 400, and the output signal inv_input of the first clocked inverter 100 functions as a control signal for controlling the operation of the switching unit 400. Do this.

제1클록드 인버터(100)와 신호 지연부(300)는 입력 신호를 서로 다른 시간의 클록 신호에 따라 출력 신호를 출력한다. 제1 클록드 인버터(100)의 출력 신호는 제2 클록드 인버터(200)에 연결된 스위칭부(400)로 인가되고, 신호 지연부(300)의 출력 신호는 제2 클록드 인버터(200)에 인가되어, 두 출력 신호가 동일할 경우에만 제2 클록드 인버터(200)의 출력 신호가 변경되게 작동된다. 따라서, 회로 내부의 어떤 노드에서 오류가 발생하더라도, 제1 클록드 인버터(100)와 신호 지연부(300)의 출력 단자의 두 노드의 값이 동일한 경우에만 제2 클록드 인버터(200)의 출력 신호를 변경할 수 있기 때문에, 출력 신호는 오류로부터 보호할 수 있게 된다. The first clock inverter 100 and the signal delay unit 300 output an input signal according to a clock signal having a different time. The output signal of the first clocked inverter 100 is applied to the switching unit 400 connected to the second clocked inverter 200, and the output signal of the signal delay unit 300 is supplied to the second clocked inverter 200. When applied, the output signal of the second clocked inverter 200 is changed to operate only when the two output signals are identical. Therefore, even if an error occurs at any node in the circuit, the output of the second clocked inverter 200 only when the values of the two nodes of the output terminal of the first clocked inverter 100 and the signal delay unit 300 are the same. Since the signal can be changed, the output signal can be protected from error.

도 7을 참조하면, 내부 노드 중 제1 클록드 인버터(100)의 출력 단자 노드(inv_input(에러_1))와 신호 지연부(300)의 출력 단자 노드(D_inv_input(에러_2)) 노드에 외부 회로를 이용하여 오류값을 삽입한 후, 회로의 오류 정정 기능을 확인한 결과이다. 본 실시예에 따른 나노 공정용 CMOS 플립플롭 회로는 두 노드 값이 동일하지 않으면 값은 변경되지 않고, 이전 값을 출력하기 때문에, 내부 노드에 오류가 발생하더라도 둘 중의 하나의 노드 값만 변경되는 경우에는 오류에 영향을 받지 않는다는 것을 확인할 수 있다. Referring to FIG. 7, the output terminal node inv_input (error_1) of the first clocked inverter 100 and the output terminal node D_inv_input (error_2) node of the signal delay unit 300 among the internal nodes. This is the result of checking the error correction function of the circuit after inserting the error value by using an external circuit. The CMOS flip-flop circuit for a nano-process according to the present embodiment does not change the value if two node values are not the same, and outputs the previous value. Therefore, even if an error occurs in an internal node, only one of the two node values is changed. You can see that it is not affected by the error.

도 5를 참조하여, 도 4에 도시된 나노 공정용 CMOS 플립플롭 회로의 개략적인 회로도를 살펴본다. Referring to FIG. 5, a schematic circuit diagram of a CMOS flip-flop circuit for a nano process illustrated in FIG. 4 will be described.

제1 클록드 인버터(100)는 전원과 접지 사이에 직렬로 접속되는 제1 PMOS 트랜지스터(P₁), 제2 PMOS 트랜지스터(P₂), 제1 NMOS 트랜지스터(N₁) 및 제2 NMOS 트랜지스터(N₂)를 포함한다. 제1 클록드 인버터(100)의 입력 신호(input)가 인가되는 입력 단자는 제1 PMOS 트랜지스터(P₁)와 제2 NMOS 트랜지스터(N₂)의 게이트에 각각 접속되며, 제1 클록드 인버터의 출력 단자는 제2 PMOS 트랜지스터(P₂)와 제1 NMOS 트랜지스터(N₁) 사이에 접속된다. 제1 클록신호(CLK, /CLK)는 제2 PMOS 트랜지스터(P₂)와 제1 NMOS 트랜지스터(N₁)의 게이트에 인가된다.The first clocked inverter 100 includes a first PMOS transistor P ₁ , a second PMOS transistor P ₂ , a first NMOS transistor N ₁ , and a second NMOS transistor connected in series between a power supply and a ground. N ₂ ). Input terminals to which an input signal of the first clocked inverter 100 is applied are connected to gates of the first PMOS transistor P ₁ and the second NMOS transistor N ₂ , respectively. The output terminal is connected between the second PMOS transistor P ₂ and the first NMOS transistor N ₁ . The first clock signals CLK and / CLK are applied to the gates of the second PMOS transistor P ₂ and the first NMOS transistor N ₁ .

제2 클록드 인버터(100)는 직렬로 접속되는 제3 PMOS 트랜지스터(P₃), 제4 PMOS 트랜지스터(P₄), 제3 NMOS 트랜지스터(N₃) 및 제4 NMOS 트랜지스터(N₄)를 포함한다. 제1 클록신호(CLK, /CLK)와 반전된 제2 클록신호(/CLK, CLK)는 제4 PMOS 트 랜지스터(P₄)와 제3 NMOS 트랜지스터(N₃)의 게이트에 인가된다.The second clocked inverter 100 includes a third PMOS transistor P ₃ , a fourth PMOS transistor P ₄ , a third NMOS transistor N ₃ , and a fourth NMOS transistor N ₄ connected in series. do. The second clock signals / CLK and CLK inverted from the first clock signals CLK and / CLK are applied to the gates of the fourth PMOS transistor P ₄ and the third NMOS transistor N ₃ .

신호 지연부(300)는 직렬 접속되는 제5 PMOS 트랜지스터(P₅)와 제5 NMOS 트랜지스터(N₅)를 포함하며, 직렬 접속된 제5 PMOS 트랜지스터(P₅)와 제5 NMOS 트랜지스터(N₅)는 제1 클록드 인버터(100)의 제2 PMOS 트랜지스터(P₂)와 제1 NMOS 트랜지스터(N₁)와 병렬 접속된다. 신호 지연부(300)의 출력 단자는 제5 PMOS 트랜지스터(P₅)와 제5 NMOS(N₅) 트랜지스터 사이에 접속되며, 제3 클록신호(D_CLK, /D_CLK)는 제5 PMOS 트랜지스터(P₅)와 제5 NMOS(N₅) 트랜지스터의 게이트에 인가된다.The signal delay unit 300 includes a fifth PMOS transistor P ₅ and a fifth NMOS transistor N ₅ connected in series, and the fifth PMOS transistor P ₅ and the fifth NMOS transistor N ₅ connected in series. ) Is connected in parallel with the second PMOS transistor P ₂ and the first NMOS transistor N ₁ of the first clocked inverter 100. The output terminal of the signal delay unit 300 is connected between the fifth PMOS transistor P ₅ and the fifth NMOS N ₅ transistor, and the third clock signals D_CLK and / D_CLK are connected to the fifth PMOS transistor P _5. ) And the fifth NMOS (N ₅ ) transistor.

스위칭부(400)는 전원과 제3 PMOS 트랜지스터(P₃) 사이에 직렬 접속된 제6 PMOS 트랜지스터(P₆)와, 접지와 제4 NMOS 트랜지스터(N₄) 사이에 직렬 접속된 제6 NMOS 트랜지스터(N₆)를 포함한다.The switching unit 400 includes a power supply and the 3 PMOS transistor (P ₃₎ of claim 6 PMOS transistor connected in series between (P ₆₎ and, the 6 NMOS transistor connected in series between ground and the 4 NMOS transistor (N ₄₎ (N ₆ ).

제1 클록드 인버터(100)의 출력 단자는 제6 PMOS 트랜지스터(P₆)와 제6 NMOS 트랜지스터(N₆)의 게이트에 각각 접속된다. 또한, 신호 지연부(300)의 출력 단자는 제2 클록드 인버터(200)의 제3 PMOS 트랜지스터(P₃)와 제4 NMOS 트랜지스터(N₄)의 게이트에 각각 접속된다. 그 결과, 제1 클록드 인버터(100)의 출력 단자와 신호 지연부(300)의 출력 단자가 동일해야만 제2 클록드 인버터(200)가 작동되어 출력신호를 변경할 수 있게 된다.The output terminal of the first clocked inverter 100 is connected to the gates of the sixth PMOS transistor P ₆ and the sixth NMOS transistor N ₆ , respectively. In addition, the output terminal of the signal delay unit 300 is connected to the gates of the third PMOS transistor P ₃ and the fourth NMOS transistor N ₄ of the second clocked inverter 200, respectively. As a result, the second clocked inverter 200 may be operated to change the output signal only when the output terminal of the first clocked inverter 100 and the output terminal of the signal delay unit 300 are the same.

도 6은 도 5의 변형된 회로도이다. 도 6에서는 신호 지연부를 별도의 클록드 인버터를 사용하여 구현한다는 점이 상이하며, 나머지 구성은 유사한 바 상이한 구성을 위주로 상술한다.6 is a modified circuit diagram of FIG. 5. In FIG. 6, the signal delay unit is implemented by using a separate clocked inverter, and the rest of the configuration is similar to that of the other components.

도 6에 도시된 나노 공정용 CMOS 플립플롭 회로는 제1 클록드 인버터(100), 제2 클록드 인버터(200), 신호 지연부로서 기능하는 제3 클록드 인버터(350) 및 스위칭부(400)를 포함한다.The CMOS flip-flop circuit for the nano process illustrated in FIG. 6 includes a first clocked inverter 100, a second clocked inverter 200, a third clocked inverter 350 functioning as a signal delay unit, and a switching unit 400. ).

제3 클록드 인버터(350)는 전원과 접지 사이에 직렬로 접속되는 제5 PMOS 트랜지스터(P₅), 제6 PMOS 트랜지스터(P₆), 제5 NMOS 트랜지스터(N₅) 및 제6 NMOS 트랜지스터(N₆)를 포함한다. 제1 클록드 인버터(100)의 입력 신호(input)와 동일한 입력 신호가 인가되는 입력 단자는 제5 PMOS 트랜지스터(P₅)와 제6 NMOS 트랜지스터(N₆)의 게이트에 각각 접속되며, 제3 클록드 인버터의 출력 단자는 제6 PMOS 트랜지스터(P₆)와 제5 NMOS 트랜지스터(N₅) 사이에 접속된다. 제3 클록신호(D_CLK, /D_CLK)는 제6 PMOS 트랜지스터(P₆)와 제5 NMOS 트랜지스터(N₅)의 게이트가 인가된다.The third clocked inverter 350 may include a fifth PMOS transistor P ₅ , a sixth PMOS transistor P ₆ , a fifth NMOS transistor N ₅ , and a sixth NMOS transistor connected in series between a power supply and a ground. N ₆ ). The input terminal to which the same input signal as the input signal of the first clocked inverter 100 is applied is connected to the gates of the fifth PMOS transistor P ₅ and the sixth NMOS transistor N ₆ , respectively, The output terminal of the clocked inverter is connected between the sixth PMOS transistor P ₆ and the fifth NMOS transistor N ₅ . Gates of the sixth PMOS transistor P ₆ and the fifth NMOS transistor N ₅ are applied to the third clock signals D_CLK and / D_CLK.

도 8은 본 발명의 다른 실시예에 따른 나노 공정용 CMOS 플립플롭 회로의 개략적인 기능 블록도이며, 도 9는 도 8에 도시된 나노 공정용 CMOS 플립플롭 회로의 개략적인 회로도이고, 도 10은 지연된 입력 신호에 의한 오류 발생에 따른 시뮬레이션 결과를 도시한 도이다.FIG. 8 is a schematic functional block diagram of a CMOS flip-flop circuit for a nano process according to another exemplary embodiment of the present invention. FIG. 9 is a schematic circuit diagram of a CMOS flip-flop circuit for a nano process shown in FIG. 8. FIG. 3 shows a simulation result according to an error caused by a delayed input signal.

도 8에 도시된 본 발명의 다른 실시예에 따른 나노 공정용 CMOS 플립플롭 회로는 제1 클록드 인버터(100), 제2 클록드 인버터(200), 신호 지연부(300), 스위칭부(400), 제1 오류 검출부(500) 및 제1 오류 정정부(600)를 포함한다.The CMOS flip-flop circuit for a nano process according to another embodiment of the present invention illustrated in FIG. 8 may include a first clocked inverter 100, a second clocked inverter 200, a signal delay unit 300, and a switching unit 400. ), A first error detector 500, and a first error corrector 600.

신호 지연부(300)는 제1 클록 신호(CLK)에 비하여 일정 시간 지연된 제3 클록 신호(D_CLK)에 따라 작동하며, 제1 클록드 인버터(100)의 입력 신호와 동일한 입력 신호가 신호 지연부(300)의 입력 단자에 인가되며, 인가된 입력 신호를 반전시켜 출력시킨다.The signal delay unit 300 operates according to the third clock signal D_CLK delayed for a predetermined time compared to the first clock signal CLK, and an input signal identical to the input signal of the first clocked inverter 100 is the signal delay unit. It is applied to the input terminal of 300, inverts the applied input signal and outputs.

스위칭부(400)는 제2 클록드 인버터(200)에 연결되어, 제1 클록드 인버터의 출력 신호(inv_input)와 신호 지연부의 출력 신호(D_inv_input)가 동일한 경우에만 제2 클록드 인버터(200)를 작동시키는 기능을 수행한다. The switching unit 400 is connected to the second clocked inverter 200 so that the second clocked inverter 200 only when the output signal inv_input of the first clocked inverter and the output signal D_inv_input of the signal delay unit are the same. Perform the function to operate.

제1 오류 검출부(500)는 제1 클록드 인버터(100)의 입력 신호(input)와 제1 클록드 인버터(100)의 출력 신호(inv_unput)를 비교하여, 오류 검출 여부를 판단한다. 만약, 제1 클록드 인버터(100)의 입력 신호(input)와 제1 클록드 인버터(100)의 출력 신호(inv_unput)가 동일하면, 오류가 발생한 것으로 판단하여 오류 검출 신호를 출력한다.The first error detector 500 compares an input signal of the first clocked inverter 100 with an output signal inv_unput of the first clocked inverter 100 to determine whether an error is detected. If the input signal input of the first clocked inverter 100 and the output signal inv_unput of the first clocked inverter 100 are the same, it is determined that an error has occurred and an error detection signal is output.

제1 오류 검출부(500)에서 출력된 오류 검출 신호가 제1 오류 정정부(600)에 인가되면, 제1 오류 정정부(600)는 제1 클록드 인버터(100)의 출력 신호(inv_unput)를 신호 지연부(300)의 출력 신호(D_inv_unput)로 정정하는 기능을 수행한다. 이때, 제1 오류 정정부(600)는 일정한 구간 동안에 발생된 오류 검출 신호만을 이용하여, 그 구간 동안에서만 오류를 정정할 수 있도록 오류 정정 구간을 설정할 수 있다. 예를 들면, 제1 클록 신호 발생 시점부터 제2 클록 신호 발생 시점까지를 오류 정정 구간으로 설정하여, 이러한 오류 정정 구간에서만 제1 클록드 인버터(100)의 출력 신호(inv_input)를 신호 지연부(300)의 출력 신호(D_inv_unput)로 정정하도록 설정할 수 있다. When the error detection signal output from the first error detection unit 500 is applied to the first error correction unit 600, the first error correction unit 600 may output the output signal inv_unput of the first clocked inverter 100. A function of correcting the output signal D_inv_unput of the signal delay unit 300 is performed. In this case, the first error correcting unit 600 may set an error correction section so that the error can be corrected only during the section by using only the error detection signal generated during a certain section. For example, the first clock signal generation time point to the second clock signal generation time point is set as an error correction section, and the output signal inv_input of the first clocked inverter 100 is converted into a signal delay unit (only in such error correction section). It may be set to correct the output signal D_inv_unput of 300.

본 실시예에 따르면, 나노공정의 특성변화에 따른 신호 지연의 증가로 인하여, 입력 신호가 제1 클록드 인버터의 세트업 타임(setup-time)에 도달하지 못하여 잘못된 값을 저장한 오류가 발생했을 경우, 제1 클록드 인버터의 입력 신호와 출력 신호를 비교하여 오류 발생 여부를 검사하고, 오류 발생 시에는 일정 시간 지연된 클록 신호에 의해서 출력된 신호 지연부의 출력 신호(D_inv_input)를 오류가 발생한 노드에 다시 전달하는 방식으로 오류를 정정하게 된다.According to this embodiment, due to an increase in the signal delay due to the change in the characteristics of the nano-process, an error in which the input signal does not reach the setup-time of the first clocked inverter has stored an incorrect value may occur. In this case, an input signal and an output signal of the first clocked inverter are compared to check whether an error occurs, and when an error occurs, the output signal D_inv_input of the signal delay unit output by the clock signal delayed for a predetermined time is transmitted to the node where the error occurs. The error is corrected by passing it back.

도 9는 도 8에 도시된 나노 공정용 CMOS 플립플롭 회로의 개략적인 회로도이다. 제1 클록드 인버터(100), 제2 클록드 인버터(200), 신호 지연부(300) 및 스위칭부(400)의 회로 구성은 도 5에 도시된 회로도와 유사하므로, 제1 오류 검출부(500) 및 제1 오류 정정부(600)의 회로 구성을 위주로 살펴본다.FIG. 9 is a schematic circuit diagram of a CMOS flip-flop circuit for a nano process illustrated in FIG. 8. Since the circuit configurations of the first clocked inverter 100, the second clocked inverter 200, the signal delay unit 300, and the switching unit 400 are similar to those of the circuit diagram shown in FIG. 5, the first error detection unit 500 is described. ) And the circuit configuration of the first error correction unit 600 will be described.

제1 오류 검출부(500)는 XOR 게이트를 포함하며, XOR 게이트의 제1 및 제2 입력 단자에는 제1 클록드 인버터(100)의 입력 신호(input)와 제1 클록드 인버터의 출력 신호(inv_input)가 각각 인가된다. 따라서, 양 신호가 동일하면 오류가 발생한 것으로 판단하여, 오류 검출 신호 즉, 로우(low) 신호를 출력한다.The first error detector 500 includes an XOR gate, and an input signal of the first clocked inverter 100 and an output signal of the first clocked inverter are input to first and second input terminals of the XOR gate. Are applied respectively. Therefore, if both signals are the same, it is determined that an error has occurred and an error detection signal, that is, a low signal is output.

제1 오류 정정부(600)는 XOR 게이트에서 출력되는 오류 검출 신호(즉, 로우 신호)에 따라 작동하는 제4 클록드 인버터(610) 및 제1 오류 정정부(600)의 작동 시간을 조절하는 오류 정정구간 설정회로(630)를 포함한다.The first error correcting unit 600 adjusts operating times of the fourth clocked inverter 610 and the first error correcting unit 600 operating according to the error detection signal (that is, the low signal) output from the XOR gate. An error correction section setting circuit 630 is included.

제4 클록드 인버터(610)는 전원과 접지 사이에 직렬로 접속되는 제7 PMOS 트랜지스터(P₇), 제8 PMOS 트랜지스터(P₈), 제7 NMOS 트랜지스터(N₇) 및 제8 NMOS 트랜지스터(N₈)를 포함한다. XOR 게이트의 출력 신호 및 출력 신호의 반전 신호는 각각 제8 PMOS 트랜지스터(P₈)의 게이트 및 제7 NMOS 트랜지스터(N₇)의 게이트가 인가시킨다. The fourth clocked inverter 610 may include a seventh PMOS transistor P ₇ , an eighth PMOS transistor P ₈ , a seventh NMOS transistor N ₇ , and an eighth NMOS transistor connected in series between a power supply and a ground. N ₈ ). The gate of the eighth PMOS transistor P ₈ and the gate of the seventh NMOS transistor N ₇ are applied to the output signal of the XOR gate and the inverted signal of the output signal, respectively.

제4 클록드 인버터(610)의 입력 단자의 전단에는 인버터(670)가 접속되며, 신호 지연부(300)의 출력 단자가 인버터(670)에 접속되어, 제4 클록드 인버터(610) 의 입력 단자에는 신호 지연부(300)의 출력 신호(D_inv_input)의 반전 신호가 인가된다. Inverter 670 is connected to the front end of the input terminal of the fourth clocked inverter 610, the output terminal of the signal delay unit 300 is connected to the inverter 670, the input of the fourth clocked inverter 610 The inverted signal of the output signal D_inv_input of the signal delay unit 300 is applied to the terminal.

제4 클록드 인버터(610)의 출력 단자는 제1 클록드 인버터(100)의 출력 단자에 접속되며, 오류 정정구간 설정회로(630)는 제4 클록드 인버터(610)와 제1 클록드 인버터(100)의 출력 단자 사이에 접속된다. 오류 정정구간 설정회로(630)는 제1 클록 신호(CLK)는 하이이고, 제3 클록 신호(D_CLK)는 로우인 구간에 턴온되도록 구성된 제1 상보형 스위치(P₉, N₉)와 제2 상보형 스위치(P₁₀, N₁₀)를 포함한다. The output terminal of the fourth clocked inverter 610 is connected to the output terminal of the first clocked inverter 100, and the error correction section setting circuit 630 is the fourth clocked inverter 610 and the first clocked inverter. It is connected between the output terminals of 100. In the error correction section setting circuit 630, the first complementary switches P ₉ and N ₉ and the second complementary switches P ₉ and N ₉ are configured to be turned on in a period in which the first clock signal CLK is high and the third clock signal D_CLK is low. Complementary switch (P ₁₀ , N ₁₀ ) is included.

상기와 같은 회로 구성에 의해, 오류가 발생한 것으로 판단되면, 오류 정정구간 설정회로에 의해서 설정된 구간 동안 신호 지연부의 출력 신호(D_inv_input)를 오류가 발생한 노드 즉, 제1 클록드 인버터의 출력 단자에 전달하는 방식으로 오류를 정정할 수 있게 된다.If it is determined that an error has occurred due to the circuit configuration as described above, the output signal D_inv_input of the signal delay unit is transferred to the node where the error occurs, that is, the output terminal of the first clocked inverter during the period set by the error correction section setting circuit. Error can be corrected.

도 10은 입력 신호가 나노공정의 특성변화에 따른 신호 지연에 의해 클록의 setup-time에 안정적으로 들어오지 못한 경우에 발생할 수 있는 오류를 정정한 결과이다. 지연된 클록 신호를 사용하지 않을 경우에는 도 10과 같이 입력값일때 ‘1’을 래치하지 못하고, 그 다음 클록에서 값을 저장하게 되는 반면에, 본 발명의 실시예에 따르면 클록의 추가 소비 없이 즉시 오류를 수정하여 원하는 값을 출력하는 것을 확인할 수 있다. FIG. 10 illustrates a result of correcting an error that may occur when an input signal does not stably enter a setup-time of a clock due to a signal delay caused by a change in characteristics of a nano process. When the delayed clock signal is not used, as shown in FIG. 10, when the input value is not latched, the value is stored in the next clock, but according to an embodiment of the present invention, an error occurs immediately without additional clock consumption. You can see the output of the desired value by modifying.

도 11은 본 발명의 또 다른 실시예에 따른 나노 공정용 CMOS 플립플롭 회로의 개략적인 기능 블록도이며, 도 12는 도 11에 도시된 나노 공정용 CMOS 플립플롭 회로의 개략적인 회로도이고, 도 13은 11에 도시된 나노 공정용 CMOS 플립플롭 회로에 의해 오류가 정정되는 타이밍도이다.FIG. 11 is a schematic functional block diagram of a CMOS flip-flop circuit for a nano process according to another exemplary embodiment of the present invention, FIG. 12 is a schematic circuit diagram of a CMOS flip-flop circuit for a nano process shown in FIG. 11, and FIG. 13. Is a timing diagram in which errors are corrected by the CMOS flip-flop circuit for nanoprocess shown in FIG.

도 11 및 도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 나노 공정용 CMOS 플립플롭 회로는 제1 클록드 인버터(100), 제2 클록드 인버터(200), 신호 지연부로서 기능하는 제3 클록드 인버터(300), 제1 스위칭부(900), 제1 스위칭 제어부(950), 제2 스위칭부(400), 제2 오류 검출부(700) 및 제2 오류 정정부(800)를 포함한다. 본 실시예의 제1 클록드 인버터(100), 제2 클록드 인버터(200), 신호 지연부(300) 및 제2 스위칭부(400)는 도 8의 실시예의 대응되는 구성요소와 기능과 유사한 바 이하에서는 상이한 구성을 위주로 살펴본다.11 and 12, a CMOS flip-flop circuit for a nano process according to another exemplary embodiment may function as a first clocked inverter 100, a second clocked inverter 200, and a signal delay unit. The third clocked inverter 300, the first switching unit 900, the first switching control unit 950, the second switching unit 400, the second error detection unit 700, and the second error correction unit 800 Include. The first clocked inverter 100, the second clocked inverter 200, the signal delay unit 300, and the second switching unit 400 of the present embodiment are similar to the corresponding components and functions of the embodiment of FIG. 8. Hereinafter, a look at the different configuration mainly.

제2 오류 검출부(700)는 제1 클록드 인버터(100)의 출력 신호와 제3 클록드 인버터(300)의 출력 신호를 비교하여, 양 신호가 상이하면 오류가 발생한 것으로 판단하여, 오류 검출 신호를 출력한다. 제2 오류 검출부(700)는 XOR 게이트를 포함하며, XOR 게이트의 제1 및 제2 입력 단자에는 제1 클록드 인버터(100)의 출력 신호와 제3 클록드 인버터(300)의 출력 신호가 각각 인가된다. 이때, 양 신호가 상이하면 오류가 발생한 것으로 판단하여, 오류 검출 신호(하이 신호)를 출력한다.The second error detection unit 700 compares the output signal of the first clocked inverter 100 with the output signal of the third clocked inverter 300, and determines that an error has occurred when the two signals are different from each other. Outputs The second error detection unit 700 includes an XOR gate, and output signals of the first clocked inverter 100 and output signals of the third clocked inverter 300 are respectively provided at the first and second input terminals of the XOR gate. Is approved. At this time, if both signals are different, it is determined that an error has occurred and an error detection signal (high signal) is output.

제2 오류 정정부(800)는 직렬로 접속되는 제8 PMOS 트랜지스터(P₈), 제9 PMOS 트랜지스터(P₉), 제8 NMOS 트랜지스터(N₈) 및 제9 NMOS 트랜지스터(N₉)를 포함 하며, 직렬 접속된 CMOS 트랜지스터들은 제1 클록드 인버터(100)에 병렬 접속된다. 제8 PMOS 트랜지스터(P₈)의 게이트 단자에는 XOR 게이트 출력 신호의 반전 신호가 인가되게 구성되며, 제9 NMOS 트랜지스터(N₉)의 게이트 단자에는 XOR 게이트 출력 신호가 인가된다. 또한, 제9 PMOS 트랜지스터(P₉) 및 제8 NMOS 트랜지스터(N₈)의 게이트 단자에는 제3 클록신호 및 제3 클록신호의 반전신호(D_CLK, /D_CLK)가 각각 인가되게 구성된다. 제2 오류 정정부(800)는 오류 검출 신호(즉, 하이 신호)가 인가되고, 제3 클록신호(D_CLK)가 로우 신호일 때에만 제1 클록드 인버터(100)를 작동시켜 제1 클록드 인버터의 출력 신호를 정정하게 된다.The second error correction unit 800 includes an eighth PMOS transistor P ₈ , a ninth PMOS transistor P ₉ , an eighth NMOS transistor N ₈ , and a ninth NMOS transistor N ₉ connected in series. The CMOS transistors connected in series are connected in parallel to the first clocked inverter 100. The inverted signal of the XOR gate output signal is applied to the gate terminal of the eighth PMOS transistor P ₈ , and the XOR gate output signal is applied to the gate terminal of the ninth NMOS transistor N ₉ . In addition, the third clock signal and the inverted signals D_CLK and / D_CLK of the third clock signal are applied to the gate terminals of the ninth PMOS transistor P ₉ and the eighth NMOS transistor N ₈ , respectively. The second error correcting unit 800 operates the first clocked inverter 100 only when an error detection signal (ie, a high signal) is applied and the third clock signal D_CLK is a low signal. To correct the output signal.

제1 스위칭 제어부(950)는 제1 클록드 인버터(100)의 입력 신호를 일정 시간 지연시켜 출력하는 기능을 수행한다. 제1 스위칭부(900)는 제1 클록드 인버터(200)에 연결되어, 제1 클록드 인버터(100)의 입력 신호와 제1 스위칭 제어부(950)의 출력신호가 동일한 경우에만 제1 클록드 인버터(100)를 작동시키는 기능을 수행한다. The first switching controller 950 performs a function of delaying and outputting an input signal of the first clocked inverter 100 for a predetermined time. The first switching unit 900 is connected to the first clocked inverter 200 so that the first clocked only when the input signal of the first clocked inverter 100 and the output signal of the first switching controller 950 are the same. It performs a function of operating the inverter 100.

이상에서 설명한 것은 본 발명에 따른 나노 공정용 CMOS 플립플롭 회로의 예시적인 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이, 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only an exemplary embodiment of a CMOS flip-flop circuit for a nanoprocess according to the present invention, and the present invention is not limited to the above-described embodiment, and as claimed in the following claims, the present invention Without departing from the gist of the present invention, one of ordinary skill in the art will have the technical spirit of the present invention to the extent that various modifications can be made.

도 1은 일반적인 플립플롭 회로의 개략도이다.1 is a schematic diagram of a typical flip-flop circuit.

도 2는 클록드 CMOS 인버터를 이용한 플립플롭 회로의 개략도이다.2 is a schematic diagram of a flip-flop circuit using a clocked CMOS inverter.

도 3a 및 도 3b는 도 2에 도시된 플립플롭 회로에 발생하는 문제점을 도시한 도이다.3A and 3B illustrate a problem occurring in the flip-flop circuit shown in FIG. 2.

도 4는 본 발명의 일 실시예에 따른 나노 공정용 CMOS 플립플롭 회로의 개략적인 기능 블록도이다.4 is a schematic functional block diagram of a CMOS flip-flop circuit for a nano process according to an embodiment of the present invention.

도 5는 도 4에 도시된 나노 공정용 CMOS 플립플롭 회로의 개략적인 회로도이다.FIG. 5 is a schematic circuit diagram of a CMOS flip-flop circuit for a nano process illustrated in FIG. 4.

도 6은 도 4에 도시된 나노 공정용 CMOS 플립플롭 회로의 변형된 회로도이다.FIG. 6 is a modified circuit diagram of the CMOS flip-flop circuit for the nano process illustrated in FIG. 4.

도 7은 회로 내부 노드에 오류 발생에 따른 시뮬레이션 결과를 도시한 도이다.7 is a diagram illustrating a simulation result according to an error occurring in a node inside a circuit.

도 8은 본 발명의 다른 실시예에 따른 나노 공정용 CMOS 플립플롭 회로의 개략적인 기능 블록도이다.8 is a schematic functional block diagram of a CMOS flip-flop circuit for a nano process according to another embodiment of the present invention.

도 9는 도 8에 도시된 나노 공정용 CMOS 플립플롭 회로의 개략적인 회로도이다.FIG. 9 is a schematic circuit diagram of a CMOS flip-flop circuit for a nano process illustrated in FIG. 8.

도 10은 지연된 입력 신호에 의한 오류 발생에 따른 시뮬레이션 결과를 도시한 도이다.10 is a diagram illustrating a simulation result according to an error caused by a delayed input signal.

도 11은 본 발명의 또 다른 실시예에 따른 나노 공정용 CMOS 플립플롭 회로 의 개략적인 기능 블록도이다.11 is a schematic functional block diagram of a CMOS flip-flop circuit for a nano process according to another embodiment of the present invention.

도 12는 도 11에 도시된 나노 공정용 CMOS 플립플롭 회로의 개략적인 회로도이다.FIG. 12 is a schematic circuit diagram of a CMOS flip-flop circuit for a nano process illustrated in FIG. 11.

도 13은 11에 도시된 나노 공정용 CMOS 플립플롭 회로에 의해 오류가 정정되는 타이밍도이다.FIG. 13 is a timing diagram in which errors are corrected by the CMOS flip-flop circuit for nanoprocesses shown in FIG. 11.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100 : 제1 클록드 인버터 200 : 제2 클록드 인버터100: first clocked inverter 200: second clocked inverter

300 : 신호 지연부 400 : 스위칭부300: signal delay unit 400: switching unit

500 : 제1 오류 검출부 600 : 제1 오류 정정부500: first error detection unit 600: first error correction unit

700 : 제2 오류 검출부 800 : 제2 오류 정정부700: second error detection unit 800: second error correction unit

Claims

제1 클록 신호가 인가되는 제1 클록드 인버터;A first clocked inverter to which a first clock signal is applied;

상기 제1 클록 신호의 반전 신호인 제2 클록 신호가 인가되는 제2 클록드 인버터; A second clocked inverter to which a second clock signal which is an inverted signal of the first clock signal is applied;

상기 제1 클록 신호 보다 지연된 제3 클록 신호에 따라 작동하며, 상기 제1 클록드 인버터의 입력 신호와 동일한 입력 신호가 인가 되는 신호 지연부; 및A signal delay unit operating according to a third clock signal delayed from the first clock signal and receiving an input signal identical to an input signal of the first clocked inverter; And

상기 제2 클록드 인버터에 연결되어, 상기 제1 클록드 인버터의 출력 신호와 상기 신호 지연부의 출력 신호가 동일한 경우 상기 제2 클록드 인버터를 작동시키는 스위칭부를 포함하며,A switching unit connected to the second clocked inverter to operate the second clocked inverter when an output signal of the first clocked inverter and an output signal of the signal delay unit are the same;

상기 신호 지연부의 출력 단자는 상기 제2 클록드 인버터의 입력 단자에 연결되며, 상기 제1 클록드 인버터의 출력 단자는 상기 스위칭부에 연결되는 것을 특징으로 하는 나노 공정용 CMOS 플립플롭 회로.And an output terminal of the signal delay unit is connected to an input terminal of the second clocked inverter, and an output terminal of the first clocked inverter is connected to the switching unit.

제1항에 있어서, 상기 나노 공정용 CMOS 플립플롭 회로는,The CMOS flip-flop circuit of claim 1, wherein

상기 제1 클록드 인버터의 입력 신호의 신호 지연 여부를 검출하기 위한 오류 검출부;An error detector for detecting a signal delay of an input signal of the first clocked inverter;

상기 오류 검출부의 오류 검출 신호에 따라 작동하며, 상기 오류 검출 신호가 인가되면 상기 제1 클록드 인버터의 출력 신호를 정정하는 오류 정정부를 더 포 함하는 것을 특징으로 하는 나노 공정용 CMOS 플립플롭 회로.And an error correction unit configured to operate according to an error detection signal of the error detection unit, and correct the output signal of the first clocked inverter when the error detection signal is applied. .

제2항에 있어서, The method of claim 2,

상기 신호 지연부는 상기 제3 클록 신호가 인가되는 제3 클록드 인버터인 것을 특징으로 하는 나노 공정용 CMOS 플립플롭 회로.And the signal delay unit is a third clocked inverter to which the third clock signal is applied.

제2항 또는 제3항에 있어서,The method according to claim 2 or 3,

상기 오류 검출부는 상기 제1 클록드 인버터의 입력 신호와 상기 제1 클록드 인버터의 출력 신호를 비교하여, 양 신호가 동일하면 상기 오류 검출 신호를 출력하며,The error detection unit compares an input signal of the first clocked inverter and an output signal of the first clocked inverter, and outputs the error detection signal if both signals are the same.

상기 오류 정정부는 상기 오류 검출 신호가 인가되면, 상기 제1 클록드 인버터의 출력 신호를 상기 신호 지연부의 출력 신호로 정정하는 것을 특징으로 하는 나노 공정용 CMOS 플립플롭 회로.And the error correcting unit corrects the output signal of the first clocked inverter to the output signal of the signal delay unit when the error detection signal is applied.

제4항에 있어서, 상기 오류 정정부는 상기 제1 클록 신호 발생 시점부터 상기 제2 클록 신호 발생 시점까지 작동하도록 설정되는 것을 특징으로 하는 나노 공정용 CMOS 플립플롭 회로.5. The CMOS flip-flop circuit of claim 4, wherein the error correcting unit is set to operate from the time of generating the first clock signal to the time of generating the second clock signal.

제2항 또는 제3항에 있어서,The method according to claim 2 or 3,

상기 오류 검출부는 상기 제1 클록드 인버터의 출력 신호와 상기 신호 지연부의 출력 신호를 비교하여, 양 신호가 상이하면 상기 오류 검출 신호를 출력하며,The error detection unit compares an output signal of the first clocked inverter with an output signal of the signal delay unit, and outputs the error detection signal if both signals are different from each other.

상기 오류 정정부는 상기 오류 검출 신호가 인가되면, 상기 제1 클록드 인버터를 작동시켜 상기 제1 클록드 인버터의 출력 신호를 정정하는 것을 특징으로 하는 나노 공정용 CMOS 플립플롭 회로.And the error correcting unit corrects an output signal of the first clocked inverter by operating the first clocked inverter when the error detection signal is applied.

제2항에 있어서,The method of claim 2,

상기 제1 클록드 인버터는 전원과 접지 사이에 직렬로 접속되는 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함하며, 상기 제1 클록드 인버터의 입력 단자는 상기 제1 PMOS 트랜지스터와 상기 제2NMOS 트랜지스터의 게이트에 접속되며, 상기 제1 클록드 인버터의 출력 단자는 상기 제2 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터 사이에 접속되며,The first clocked inverter includes a first PMOS transistor, a second PMOS transistor, a first NMOS transistor, and a second NMOS transistor connected in series between a power supply and a ground, and an input terminal of the first clocked inverter includes: Is connected to a gate of a first PMOS transistor and the second NMOS transistor, an output terminal of the first clocked inverter is connected between the second PMOS transistor and the first NMOS transistor,

상기 제2 클록드 인버터는 직렬로 접속되는 제3 PMOS 트랜지스터, 제4 PMOS 트랜지스터, 제3 NMOS 트랜지스터 및 제4 NMOS 트랜지스터를 포함하며, The second clocked inverter includes a third PMOS transistor, a fourth PMOS transistor, a third NMOS transistor, and a fourth NMOS transistor connected in series.

상기 신호 지연부는 직렬 접속되는 제5 PMOS 트랜지스터와 제5 NMOS 트랜지스터를 포함하며, 상기 직렬 접속된 제5 PMOS 트랜지스터와 제5 NMOS 트랜지스터는 상기 제1 클록드 인버터의 상기 제2 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터와 병렬 접속되며, 상기 신호 지연부의 출력 단자는 상기 제5 PMOS 트랜지스터와 상기 제5 NMOS 트랜지스터 사이에 접속되고,The signal delay unit may include a fifth PMOS transistor and a fifth NMOS transistor connected in series, and the fifth PMOS transistor and the fifth NMOS transistor connected in series may include the second PMOS transistor and the first PMOS transistor of the first clocked inverter. Connected in parallel with an NMOS transistor, an output terminal of the signal delay unit is connected between the fifth PMOS transistor and the fifth NMOS transistor,

상기 스위칭부는 전원과 상기 제3 PMOS 트랜지스터 사이에 직렬 접속된 제6 PMOS 트랜지스터와, 접지와 상기 제4 NMOS 트랜지스터 사이에 직렬 접속된 제6 NMOS 트랜지스터를 포함하며,The switching unit includes a sixth PMOS transistor connected in series between a power supply and the third PMOS transistor, and a sixth NMOS transistor connected in series between a ground and the fourth NMOS transistor.

상기 제1 클록드 인버터의 출력 단자는 상기 제6 PMOS 트랜지스터와 제6 NMOS 트랜지스터의 게이트에 각각 접속되고, 상기 신호 지연부의 출력 단자는 상기 제3 PMOS 트랜지스터와 제4 NMOS 트랜지스터의 게이트에 각각 접속되는 것을 특징으로 하는 나노 공정용 CMOS 플립플롭 회로. Output terminals of the first clocked inverter are connected to gates of the sixth and sixth NMOS transistors, respectively, and output terminals of the signal delay unit are connected to gates of the third and fourth NMOS transistors, respectively. CMOS flip-flop circuit for nano-process, characterized in that.

제5항에 있어서,The method of claim 5,

상기 오류 검출부는 XOR 게이트를 포함하며, 상기 XOR 게이트의 제1 및 제2 입력 단자에는 상기 제1 클록드 인버터의 입력 신호와 상기 제1 클록드 인버터의 출력 신호가 각각 인가되는 것을 특징으로 하는 나노 공정용 CMOS 플립플롭 회로.The error detection unit may include an XOR gate, and an input signal of the first clocked inverter and an output signal of the first clocked inverter are respectively applied to first and second input terminals of the XOR gate. Process CMOS flip-flop circuit.

제8항에 있어서, 상기 오류 정정부는,The method of claim 8, wherein the error correction unit,

상기 XOR 게이트의 출력 신호에 따라 작동하는 제4 클록드 인버터; 및A fourth clocked inverter operating according to the output signal of the XOR gate; And

상기 제4 클록드 인버터의 출력 단자와 상기 제1 클록드 인버터의 출력 단자 사이에 접속되어, 상기 오류 정정부의 작동 시간을 조절하는 오류 정정구간 설정회로를 포함하며, 상기 오류 정정구간 설정회로는 상기 제1 클록 신호는 하이이고, 상기 제3 클록 신호는 로우인 구간에 턴온되는 제1 상보형 스위치와 제2 상보형 스위치를 포함하며,An error correction section setting circuit connected between an output terminal of the fourth clocked inverter and an output terminal of the first clocked inverter to adjust an operation time of the error correcting unit, wherein the error correction section setting circuit includes: The first clock signal is high and the third clock signal includes a first complementary switch and a second complementary switch turned on in a period in which the low

상기 제4 클록드 인버터의 입력 단자의 전단에는 인버터가 접속되며, 상기 신호 지연부의 출력 단자는 상기 인버터에 접속되어, 상기 제4 클록드 인버터의 입력 단자에는 상기 신호 지연부의 출력 신호의 반전 신호가 인가되는 것을 특징으로 하는 나노 공정용 CMOS 플립플롭 회로.An inverter is connected to a front end of an input terminal of the fourth clocked inverter, an output terminal of the signal delay unit is connected to the inverter, and an inverted signal of an output signal of the signal delay unit is connected to an input terminal of the fourth clocked inverter. CMOS flip-flop circuit for nano-process, characterized in that applied.

제6항에 있어서,The method of claim 6,

상기 오류 검출부는 XOR 게이트를 포함하며, 상기 XOR 게이트의 제1 및 제2 입력 단자에는 상기 제1 클록드 인버터의 출력 신호와 상기 신호 지연부의 출력 신호가 각각 인가되는 것을 특징으로 하는 나노 공정용 CMOS 플립플롭 회로.The error detection unit includes an XOR gate, and an output signal of the first clocked inverter and an output signal of the signal delay unit are respectively applied to first and second input terminals of the XOR gate. Flip-flop circuit.

제10항에 있어서,The method of claim 10,

상기 오류 정정부는 상기 제1 클록드 인버터에 병렬 접속되어, 상기 오류 검출 신호에 동기하여 상기 제1 클록드 인버터를 작동시키는 스위칭 소자를 포함하는 것을 특징으로 하는 나노 공정용 CMOS 플립플롭 회로.And the error correcting unit includes a switching element connected in parallel to the first clocked inverter to operate the first clocked inverter in synchronization with the error detection signal.