KR100982497B1 - Thin film transistor array in electro-luminescensce dispaly panel and method of fabricating the same - Google Patents

Thin film transistor array in electro-luminescensce dispaly panel and method of fabricating the same Download PDF

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Abstract

본 발명은 자외선 표면 처리 공정으로 인한 박막 트랜지스터의 특성 열화를 방지할 수 있는 EL 표시 패널의 박막 트랜지스터 어레이 및 그 제조 방법을 제공하는 것이다.The present invention provides a thin film transistor array of an EL display panel and a method of manufacturing the same which can prevent deterioration of characteristics of a thin film transistor due to an ultraviolet surface treatment process.

이를 위하여, 본 발명은 셀 구동부를 덮으면서 화소 전극의 가장자리 영역을 감싸도록 형성된 뱅크 절연막이 자외선 파장 대역에서 3% 미만의 투과율을 갖는 유기 절연막으로 형성된 것을 특징으로 한다.To this end, the present invention is characterized in that the bank insulating film formed so as to cover the edge region of the pixel electrode while covering the cell driver is formed of an organic insulating film having a transmittance of less than 3% in the ultraviolet wavelength band.

Description

일렉트로-루미네센스 표시 패널의 박막 트랜지스터 어레이 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY IN ELECTRO-LUMINESCENSCE DISPALY PANEL AND METHOD OF FABRICATING THE SAME} Thin film transistor array of electro-luminescent display panel and manufacturing method thereof {THIN FILM TRANSISTOR ARRAY IN ELECTRO-LUMINESCENSCE DISPALY PANEL AND METHOD OF FABRICATING THE SAME}             

도 1은 통상의 유기 EL 표시 패널을 도시한 블록도.1 is a block diagram showing a conventional organic EL display panel.

도 2는 도 1에 도시된 화소의 등가 회로도.FIG. 2 is an equivalent circuit diagram of the pixel shown in FIG. 1. FIG.

도 3은 도 2에 도시된 화소에 포함되는 박막 트랜지스터 어레이를 도시한 평면도.3 is a plan view illustrating a thin film transistor array included in a pixel illustrated in FIG. 2.

도 4는 도 3에 도시된 스위치용 박막 트랜지스터 및 구동용 박막 트랜지스터 영역의 단면도.4 is a cross-sectional view of a switch thin film transistor and a driving thin film transistor region shown in FIG. 3;

도 5는 본 발명의 실시 예에 따른 유기 EL 패널의 박막 트랜지스터 어레이를 도시한 평면도.5 is a plan view showing a thin film transistor array of an organic EL panel according to an embodiment of the present invention;

도 6은 도 5에 도시된 스위칭 박막 트랜지스터 및 구동용 박막 트랜지스터 영역의 단면도.FIG. 6 is a cross-sectional view of the switching thin film transistor and driving thin film transistor region shown in FIG. 5; FIG.

도 7a 내지 도 7h는 도 6에 도시된 박막 트랜지스터 어레이의 제조 방법을 단계적으로 설명하기 위한 단면도들.7A to 7H are cross-sectional views for explaining a method of manufacturing the thin film transistor array shown in FIG. 6 step by step.

<도면의 주요부분에 대한 부호의 간단한 설명> BRIEF DESCRIPTION OF THE DRAWINGS FIG.                 

20, 50 : 화소 매트릭스 22 : 게이트 드라이버20, 50: pixel matrix 22: gate driver

24 : 데이터 드라이버 28 : 화소24: data driver 28: pixel

30 : 셀 구동부 52 : 게이트 라인30: cell driver 52: gate line

54 : 데이터 라인 56 : 전원 라인54: data line 56: power line

58, 70: 게이트 전극 60, 72, 84 : 활성층58, 70: gate electrode 60, 72, 84: active layer

62, 64, 65, 74, 76, 82, 85 : 컨택홀 66, 80 : 소스 전극62, 64, 65, 74, 76, 82, 85: contact hole 66, 80: source electrode

68, 78 : 드레인 전극 86 : 화소 전극68, 78: drain electrode 86: pixel electrode

88, 100 : 뱅크층 90 : 기판88, 100: bank layer 90: substrate

92 : 버퍼층 94 : 게이트 절연막92 buffer layer 94 gate insulating film

96 : 층간 절연막 98 : 보호막
96: interlayer insulating film 98: protective film

본 발명은 일렉트로-루미네센스(Electro-Luminescence : 이하, EL이라 함) 표시 패널에 관한 것으로, 특히 자외선 표면 처리 공정으로 인한 박막 트랜지스터의 특성 열화를 방지할 수 있는 EL 표시 패널의 박막 트랜지스터 어레이 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electro-luminescence (EL) display panel, and more particularly, to a thin film transistor array of an EL display panel capable of preventing deterioration of characteristics of a thin film transistor due to an ultraviolet surface treatment process; The manufacturing method is related.

음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시 장치들이 대두되고 있다. 이러한 평판 표시 장치로는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 플라즈마 표시 패널(Plasma Display Panel) 및 일렉트로-루미네센스(Electro-Luminescence : 이하, EL이라 함) 표시 패널 등이 있다.Various flat panel display devices that can reduce weight and volume, which are disadvantages of cathode ray tubes, are emerging. Such flat panel displays include a liquid crystal display, a field emission display, a plasma display panel, and an electro-luminescence (hereinafter, EL). And a display panel.

이들 중 EL 표시 패널은 전자와 정공의 재결합으로 형광체를 발광시키는 자발광 소자로, 그 형광체로 무기 화합물을 사용하는 무기 EL과 유기 화합물을 사용하는 유기 EL로 대별된다. 이러한 EL 표시 패널은 저전압 구동, 자기발광, 박막형, 넓은 시야각, 빠른 응답속도, 높은 콘트라스트 등의 많은 장점을 가지고 있어 차세대 표시 장치로 기대되고 있다. Among them, an EL display panel is a self-luminous element that emits a phosphor by recombination of electrons and holes, and is classified roughly into an inorganic EL using an inorganic compound and an organic EL using an organic compound as the phosphor. Such EL display panels have many advantages such as low voltage driving, self-luminous, thin film type, wide viewing angle, fast response speed, and high contrast, and are expected to be the next generation display devices.

유기 EL 소자는 통상 음극과 양극 사이에 적층된 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층으로 구성된다. 이러한 유기 EL 소자에서는 양극과 음극 사이에 소정의 전압을 인가하는 경우 음극으로터 발생된 전자가 전자 주입층 및 전자 수송층을 통해 발광층 쪽으로 이동하고, 양극으로부터 발생된 정공이 정공 주입층 및 정공 수송층을 통해 발광층 쪽으로 이동한다. 이에 따라, 발광층에서는 전자 수송층과 정공 수송층으로부터 공급되어진 전자와 정공이 재결합함에 의해 빛을 방출하게 된다.The organic EL element is usually composed of an electron injection layer, an electron transport layer, a light emitting layer, a hole transport layer, and a hole injection layer stacked between a cathode and an anode. In such an organic EL device, when a predetermined voltage is applied between the anode and the cathode, electrons generated from the cathode move to the light emitting layer through the electron injection layer and the electron transport layer, and holes generated from the anode move to the hole injection layer and the hole transport layer. Move toward the emitting layer through. Accordingly, the light emitting layer emits light by recombination of electrons and holes supplied from the electron transporting layer and the hole transporting layer.

이러한 유기 EL 소자를 이용하는 액티브 매트릭스 EL 표시 패널은 도 1에 도시된 바와 같이 게이트 라인(GL)과 데이타 라인(DL)의 교차로 정의된 영역에 각각 배열되어진 화소들(28)을 구비하는 화소 매트릭스(20)와, 화소 매트릭스(20)의 게이트 라인들(GL)을 구동하는 게이트 드라이버(22)와, 화소 매트릭스(20)의 데이터 라인들(DL)을 구동하는 데이터 드라이버(24)를 구비한다. As shown in FIG. 1, an active matrix EL display panel using such an organic EL element includes a pixel matrix including pixels 28 arranged in regions defined by intersections of a gate line GL and a data line DL. 20, a gate driver 22 driving the gate lines GL of the pixel matrix 20, and a data driver 24 driving the data lines DL of the pixel matrix 20.                         

게이트 드라이버(22)는 스캔 펄스를 공급하여 게이트 라인들(GL)을 순차적으로 구동한다. 데이터 드라이버(24)는 스캔 펄스가 공급될 때마다 데이터 신호를 데이터 라인들(DL)에 공급하게 된다.The gate driver 22 sequentially drives the gate lines GL by supplying a scan pulse. The data driver 24 supplies a data signal to the data lines DL every time a scan pulse is supplied.

화소들(28) 각각은 게이트 라인(GL)에 스캔 펄스가 공급될 때 데이터 라인(DL)으로부터 데이터 신호를 공급받아 그 데이터 신호에 상응하는 빛을 발생하게 된다. 이를 위하여, 화소들(28) 각각은 도 2에 도시된 바와 같이 기저 전압원(GND)에 음극이 접속된 EL 셀(0EL)과, 게이트 라인(GL) 및 데이터 라인(DL)과 공급 전압원(VCC)에 접속되고 EL 셀(OEL)의 양극에 접속되어 그 EL 셀(OEL)을 구동하기 위한 셀 구동부(30)를 구비한다.Each of the pixels 28 receives a data signal from the data line DL when a scan pulse is supplied to the gate line GL, and generates light corresponding to the data signal. To this end, each of the pixels 28 includes an EL cell 0EL having a cathode connected to a base voltage source GND, a gate line GL, a data line DL, and a supply voltage source VCC as shown in FIG. Is connected to the anode of the EL cell OEL, and has a cell driver 30 for driving the EL cell OEL.

셀 구동부(30)는 게이트 라인(GL)에 게이트 단자가, 데이터 라인(DL)에 소스 단자가, 그리고 제1 노드(N1)에 드레인 단자가 접속된 스위칭용 박막 트랜지스터(T1)와, 제1 노드(N1)에 게이트 단자가, 공급 전압원(VCC)에 소스 단자가, 그리고 EL셀(EL)에 드레인 단자가 접속된 구동용 박막 트랜지스터(T2)와, 공급 전압원(VCC)과 제1 노드(N1) 사이에 접속된 캐패시터(C)를 구비한다.The cell driver 30 includes a switching thin film transistor T1 in which a gate terminal is connected to the gate line GL, a source terminal is connected to the data line DL, and a drain terminal is connected to the first node N1, The driving thin film transistor T2 in which the gate terminal is connected to the node N1, the source terminal is connected to the supply voltage source VCC, and the drain terminal is connected to the EL cell EL, the supply voltage source VCC and the first node ( The capacitor C connected between N1) is provided.

스위칭용 박막 트랜지스터(T1)는 게이트 라인(GL)에 스캔 펄스가 공급되면 턴-온되어 데이터 라인(DL)에 공급된 데이터 신호를 제1 노드(N1)로 공급한다. 제1 노드(N1)에 공급된 데이터 신호는 캐패시터(C)에 충전됨과 아울러 구동용 박막 트랜지스터(T2)의 게이트 단자로 공급된다. 구동용 박막 트랜지스터(T2)는 게이트 단자로 공급되는 데이터 신호, 즉 데이터 전압에 응답하여 공급 전압원(VCC)으로부터 EL 셀(OEL)로 공급되는 전류량(I)을 제어함으로써 EL 셀(OEL)의 발광량을 조절 하게 된다. 그리고, 스위칭용 박막 트랜지스터(T1)가 턴-오프되더라도 캐패시터(C)에 충전된 전압에 의해 구동용 박막 트랜지스터(T2)는 다음 프레임의 데이터 신호가 공급될 때까지 일정한 전류(I)를 공급하여 EL 셀(OEL)이 발광을 유지하게 한다.The switching thin film transistor T1 is turned on when a scan pulse is supplied to the gate line GL to supply a data signal supplied to the data line DL to the first node N1. The data signal supplied to the first node N1 is charged to the capacitor C and supplied to the gate terminal of the driving thin film transistor T2. The driving thin film transistor T2 controls the amount of light emitted from the EL cell OEL by controlling the amount of current I supplied from the supply voltage source VCC to the EL cell OEL in response to the data signal supplied to the gate terminal, that is, the data voltage. Will be adjusted. In addition, even when the switching thin film transistor T1 is turned off, the driving thin film transistor T2 supplies a constant current I until the data signal of the next frame is supplied by the voltage charged in the capacitor C. The EL cell OEL keeps light emission.

도 3은 도 2에 도시된 화소(28)에 포함되는 박막 트랜지스터 어레이를 도시한 평면도이고, 도 4는 도 3에 도시된 스위칭용 박막 트랜지스터 및 구동용 박막 트랜지스터 각각의 영역을 Ⅰ-Ⅰ', Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.3 is a plan view illustrating a thin film transistor array included in the pixel 28 illustrated in FIG. 2, and FIG. 4 illustrates regions of the switching thin film transistor and the driving thin film transistor illustrated in FIG. It is sectional drawing cut along the II-II 'line | wire.

도 3에 도시된 박막 트랜지스터 어레이의 게이트 라인(52)은 데이터 라인(54) 및 전원 라인(56)과 교차하는 구조로 형성되어 화소 영역을 정의한다. 정의된 화소 영역에는 스위칭용 박막 트랜지스터 및 구동용 박막 트랜지스터와, 구동용 박막 트랜지스터와 접속된 제1 전극, 즉 화소 전극(86)이 형성된다. The gate line 52 of the thin film transistor array illustrated in FIG. 3 is formed to have a structure intersecting with the data line 54 and the power supply line 56 to define a pixel area. In the defined pixel region, a switching thin film transistor and a driving thin film transistor, and a first electrode connected to the driving thin film transistor, that is, the pixel electrode 86 are formed.

스위칭용 박막 트랜지스터는 게이트 라인(54)으로부터 돌출된 제1 게이트 전극(58), 게이트 절연막(94)을 사이에 두고 제1 게이트 전극(58)과 교차하는 제1 액티브층(60), 데이터 라인(54)으로부터 돌출되어 층간 절연막(96) 및 게이트 절연막(94)을 관통하는 제1 컨택홀(62)을 통해 제1 액티브층(60)의 소스 영역(60S)과 접속된 제1 소스 전극(66), 제1 소스 전극(66)과 제1 게이트 전극(58)을 사이에 두고 마주하여 층간 절연막(96) 및 게이트 절연막(94)을 관통하는 제2 컨택홀(64)을 통해 제1 액티브층(60)의 드레인 영역(60D)과 접속된 제1 드레인 전극(68)을 구비한다.The switching thin film transistor includes a first active layer 60 and a data line intersecting the first gate electrode 58 with the first gate electrode 58 protruding from the gate line 54, the gate insulating layer 94 interposed therebetween. A first source electrode connected to the source region 60S of the first active layer 60 through the first contact hole 62 protruding from the 54 and penetrating the interlayer insulating film 96 and the gate insulating film 94. 66, a first active through the second contact hole 64 facing the first source electrode 66 and the first gate electrode 58 therebetween and penetrating the interlayer insulating film 96 and the gate insulating film 94. A first drain electrode 68 connected to the drain region 60D of the layer 60 is provided.

구동용 박막 트랜지스터는 층간 절연막(96)을 관통하는 제3 컨택홀(65)을 통 해 상기 제1 드레인 전극(68)과 접속된 제2 게이트 전극(70), 게이트 절연막(94)을 사이에 두고 제2 게이트 전극(70)과 교차하는 제2 액티브층(72), 층간 절연막(96) 및 게이트 절연막(94)을 관통하는 제4 컨택홀(76)을 통해 제2 액티브층(72)의 소스 영역(72S)과 접속된 제2 소스 전극(80), 제2 소스 전극(80)과 제2 게이트 전극(70)을 사이에 두고 마주하여 층간 절연막(96) 및 게이트 절연막(94)을 관통하는 제5 컨택홀(74)을 통해 제2 액티브층(72)의 드레인 영역(72D)과 접속된 제2 드레인 전극(78)을 구비한다.The driving thin film transistor includes a second gate electrode 70 and a gate insulating film 94 connected to the first drain electrode 68 through a third contact hole 65 passing through the interlayer insulating film 96. Of the second active layer 72 through the second active layer 72 crossing the second gate electrode 70, the interlayer insulating layer 96, and the fourth contact hole 76 passing through the gate insulating layer 94. The second source electrode 80, the second source electrode 80, and the second gate electrode 70 connected to the source region 72S are disposed to face each other, and penetrate the interlayer insulating layer 96 and the gate insulating layer 94. The second drain electrode 78 is connected to the drain region 72D of the second active layer 72 through the fifth contact hole 74.

여기서, 구동용 박막 트랜지스터의 제2 소스 전극(80)은 층간 절연막(96)을 관통하는 제6 컨택홀(82)를 통해 전원 라인(56)과 접속되고, 제2 드레인 전극(78)은 보호막(98)을 관통하는 제7 컨택홀(85)을 통해 화소 전극(86)과 접속된다.Here, the second source electrode 80 of the driving thin film transistor is connected to the power supply line 56 through the sixth contact hole 82 penetrating the interlayer insulating film 96, and the second drain electrode 78 is a protective film. The seventh contact hole 85 penetrates the 98 and is connected to the pixel electrode 86.

스토리지 캐패시터는 전원 라인(56)과, 그 전원 라인(56)과 게이트 절연막(94)을 사이에 두고 중첩된 제3 활성층(84)으로 구성된다.The storage capacitor is composed of a power supply line 56 and a third active layer 84 superposed therebetween with the power supply line 56 and the gate insulating film 94 interposed therebetween.

그리고, 도 3에 도시된 박막 트랜지스터 어레이는 화소 전극(86)의 가장자리를 감싸도록 보호막(98) 위에 형성된 뱅크 절연막(88)을 더 구비한다.The thin film transistor array shown in FIG. 3 further includes a bank insulating film 88 formed on the passivation layer 98 to surround the edge of the pixel electrode 86.

이러한 박막 트랜지스터 어레이를 포함하는 유기 EL 표시 패널의 제조 방법을 간단히 살펴보면 다음과 같다.A method of manufacturing an organic EL display panel including the thin film transistor array is briefly described as follows.

우선, 버퍼층(92)이 형성된 기판(90) 상에 폴리-실리콘(Poly-Si)을 이용한 제1 내지 제3 액티브층(60, 72, 84)이 형성되고, 그 위에 게이트 절연막(94)이 형성된다. 게이트 절연막(94) 위에 게이트 라인(52)과 함께 제1 및 제2 게이트 전극(58, 70)이 형성되고, 그 위에 층간 절연막(96)이 형성된다. 이어서, 층간 절 연막(96) 및 게이트 절연막(94)을 관통하는 제1 내지 제6 컨택홀(62, 64, 65, 76, 74, 82)이 형성되고, 그 위에 데이터 라인(54)과 함께 제1 소스 전극 및 드레인 전극(66, 68)과, 제2 소스 전극 및 드레인 전극(80, 78)이 형성된다. 그 다음, 제7 컨택홀(85)을 포함하는 보호막(98)이 형성되고, 그 위에 화소 전극(86)이 형성된다. 보호막(98) 위에는 화소 전극(86)의 가장자리를 감싸는 뱅크 절연막(100)이 형성된다.First, first to third active layers 60, 72, and 84 using poly-silicon are formed on the substrate 90 on which the buffer layer 92 is formed, and the gate insulating layer 94 is formed thereon. Is formed. First and second gate electrodes 58 and 70 are formed on the gate insulating layer 94 together with the gate lines 52, and an interlayer insulating layer 96 is formed thereon. Subsequently, first to sixth contact holes 62, 64, 65, 76, 74, and 82 penetrating the interlayer insulating film 96 and the gate insulating film 94 are formed thereon, together with the data lines 54. First source and drain electrodes 66 and 68 and second source and drain electrodes 80 and 78 are formed. Next, the passivation layer 98 including the seventh contact hole 85 is formed, and the pixel electrode 86 is formed thereon. The bank insulating layer 100 is formed on the passivation layer 98 to surround the edge of the pixel electrode 86.

그리고, 뱅크 절연막(100)에 의해 노출된 화소 전극(86) 위에 R, G, B 유기 EL층이 화소 단위로 형성된 후, 그 위에 제2 전극이 공통으로 형성된다.Then, after the R, G, and B organic EL layers are formed in pixel units on the pixel electrode 86 exposed by the bank insulating film 100, second electrodes are commonly formed thereon.

이러한 과정을 통해 형성된 박막 트랜지스터 기판은 게터가 부착된 패키징판과 실런트를 통해 합착됨으로써 캡슐화된다.The thin film transistor substrate formed through this process is encapsulated by bonding the package plate with the getter and the sealant.

그런데, 종래의 유기 EL 표시 패널의 제조 방법은 화소 전극(86) 위에 R, G, B 유기 EL층을 증착하기 전에 불순물 제거를 위하여 자외선(UV) 조사를 통한 표면 크리닝(Cleaning) 공정을 진행하게 된다. 이때, 조사된 자외선(UV)은 뱅크 절연막(100)의 아래에 형성된 스위칭용 박막 트랜지스터 및 구동용 박막 트랜지스터의 액티층까지 침투하여 소자 특성을 열화시키게 된다. 이로 인하여, 박막 트랜지스터의 문턱 전압이 변동하여 오동작하게 되는 치명적이 불량이 발생하게 된다.
However, the conventional method of manufacturing the organic EL display panel allows a surface cleaning process through ultraviolet (UV) irradiation to remove impurities before depositing the R, G, and B organic EL layers on the pixel electrode 86. do. At this time, the irradiated ultraviolet rays (UV) penetrate into the actuating layers of the switching thin film transistor and the driving thin film transistor formed under the bank insulating film 100 to deteriorate device characteristics. As a result, a fatal defect that causes a malfunction due to fluctuation of the threshold voltage of the thin film transistor occurs.

따라서, 본 발명의 목적은 자외선 표면 처리 공정으로 인한 박막 트랜지스터의 특성 열화를 방지할 수 있는 EL 표시 패널의 박막 트랜지스터 어레이 및 그 제 조 방법을 제공하는 것이다.
It is therefore an object of the present invention to provide a thin film transistor array of an EL display panel and a method of manufacturing the same which can prevent deterioration of characteristics of a thin film transistor due to an ultraviolet surface treatment process.

상기 목적을 달성하기 위하여, 본 발명의 한 특징에 따른 EL 표시 패널의 박막 트랜지스터 어레이는 게이트 라인 및 데이터 라인과 전원 라인 사이에 접속된 다수의 박막 트랜지스터를 포함하는 셀 구동부와; 상기 셀 구동부와 접속된 화소 전극과; 상기 셀 구동부를 덮으면서 화소 전극의 가장자리 영역을 감싸도록 형성된 뱅크 절연막을 구비하고, 상기 뱅크 절연막은 자외선 파장 대역에서 3% 미만의 투과율을 갖는 유기 절연막으로 형성된 것을 특징으로 한다.In order to achieve the above object, a thin film transistor array of an EL display panel according to an aspect of the present invention includes a cell driver including a gate line and a plurality of thin film transistors connected between a data line and a power supply line; A pixel electrode connected to the cell driver; A bank insulating film is formed to cover the edge region of the pixel electrode while covering the cell driver, and the bank insulating film is formed of an organic insulating film having a transmittance of less than 3% in an ultraviolet wavelength band.

본 발명의 다른 특징에 따른 EL 표시 패널의 박막 트랜지스터 어레이는 상기 뱅크 절연막이 광농도(OD)가 1.5 이상인 유기 절연막으로 형성된 것을 특징으로 한다.A thin film transistor array of an EL display panel according to another aspect of the present invention is characterized in that the bank insulating film is formed of an organic insulating film having a light concentration OD of 1.5 or more.

상기 뱅크 절연막은 1㎛ ~ 1.5㎛의 두께로 형성된다.The bank insulating film is formed to a thickness of 1㎛ ~ 1.5㎛.

본 발명의 한 특징에 따른 EL 표시 패널의 박막 트랜지스터 어레이의 제조 방법은 게이트 라인 및 데이터 라인과 전원 라인 사이에 접속된 다수의 박막 트랜지스터를 포함하는 셀 구동부를 기판 상에 형성하는 단계와; 상기 셀 구동부와 접속된 화소 전극을 형성하는 단계와; 자외선 파장 대역에서 3% 미만의 투과율을 갖는 유기 절연막을 이용하여 상기 셀 구동부를 덮으면서 화소 전극의 가장자리 영역을 감싸도록 형성된 뱅크 절연막을 형성하는 단계를 포함한다.A method of manufacturing a thin film transistor array of an EL display panel according to an aspect of the present invention includes forming a cell driver including a gate line and a plurality of thin film transistors connected between a data line and a power supply line on a substrate; Forming a pixel electrode connected to the cell driver; And forming a bank insulating film formed to cover the edge region of the pixel electrode while covering the cell driver using an organic insulating film having a transmittance of less than 3% in an ultraviolet wavelength band.

본 발명의 다른 특징에 따른 EL 표시 패널의 박막 트랜지스터 어레이 제조 방법은 광농도(OD)가 1.5 이상인 유기 절연막을 이용하여 상기 셀 구동부를 덮으면서 화소 전극의 가장자리 영역을 감싸도록 형성된 뱅크 절연막을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor array of an EL display panel, wherein a bank insulating film is formed to cover an edge region of a pixel electrode while covering the cell driver using an organic insulating film having an optical density (OD) of 1.5 or more. Steps.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will become apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 도 5 내지 도 7h를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 5 to 7H.

도 5는 본 발명의 실시 예에 따른 유기 EL 표시 패널 중 하나의 화소에 포함되는 박막 트랜지스터 어레이를 도시한 평면도이고, 도 6은 도 5에 도시된 스위칭용 박막 트랜지스터 및 구동용 박막 트랜지스터 영역을 스위칭용 박막 트랜지스터 및 구동용 박막 트랜지스터 각각의 영역을 Ⅰ-Ⅰ', Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.FIG. 5 is a plan view illustrating a thin film transistor array included in one pixel of an organic EL display panel according to an exemplary embodiment of the present invention, and FIG. 6 is a view illustrating a switching thin film transistor and a driving thin film transistor region shown in FIG. 5. Sectional drawing which cut | disconnected the area | region of each thin film transistor for driver and driving thin film transistor along lines II 'and II'.

도 5에 도시된 박막 트랜지스터 어레이의 게이트 라인(52)은 데이터 라인(54) 및 전원 라인(56)과 교차하는 구조로 형성되어 화소 영역을 정의한다. 정의된 화소 영역에는 스위칭용 박막 트랜지스터 및 구동용 박막 트랜지스터와, 구동용 박막 트랜지스터와 접속된 제1 전극, 즉 화소 전극(86)이 형성된다. The gate line 52 of the thin film transistor array illustrated in FIG. 5 is formed to have a structure intersecting with the data line 54 and the power supply line 56 to define a pixel area. In the defined pixel region, a switching thin film transistor and a driving thin film transistor, and a first electrode connected to the driving thin film transistor, that is, the pixel electrode 86 are formed.

스위칭용 박막 트랜지스터는 게이트 라인(54)으로부터 돌출된 제1 게이트 전극(58), 게이트 절연막(94)을 사이에 두고 제1 게이트 전극(58)과 교차하는 제1 액티브층(60), 데이터 라인(54)으로부터 돌출되어 층간 절연막(96) 및 게이트 절연막(94)을 관통하는 제1 컨택홀(62)을 통해 제1 액티브층(60)의 소스 영역(60S)과 접속된 제1 소스 전극(66), 제1 소스 전극(66)과 제1 게이트 전극(58)을 사이에 두고 마주하여 층간 절연막(96) 및 게이트 절연막(94)을 관통하는 제2 컨택홀(64)을 통해 제1 액티브층(60)의 드레인 영역(60D)과 접속된 제1 드레인 전극(68)을 구비한다.The switching thin film transistor includes a first active layer 60 and a data line intersecting the first gate electrode 58 with the first gate electrode 58 protruding from the gate line 54, the gate insulating layer 94 interposed therebetween. A first source electrode connected to the source region 60S of the first active layer 60 through the first contact hole 62 protruding from the 54 and penetrating the interlayer insulating film 96 and the gate insulating film 94. 66, a first active through the second contact hole 64 facing the first source electrode 66 and the first gate electrode 58 therebetween and penetrating the interlayer insulating film 96 and the gate insulating film 94. A first drain electrode 68 connected to the drain region 60D of the layer 60 is provided.

구동용 박막 트랜지스터는 층간 절연막(96)을 관통하는 제3 컨택홀(65)을 통해 상기 제1 드레인 전극(68)과 접속된 제2 게이트 전극(70), 게이트 절연막(94)을 사이에 두고 제2 게이트 전극(70)과 교차하는 제2 액티브층(72), 층간 절연막(96) 및 게이트 절연막(94)을 관통하는 제4 컨택홀(76)을 통해 제2 액티브층(72)의 소스 영역(72S)과 접속된 제2 소스 전극(80), 제2 소스 전극(80)과 제2 게이트 전극(70)을 사이에 두고 마주하여 층간 절연막(96) 및 게이트 절연막(94)을 관통하는 제5 컨택홀(74)을 통해 제2 액티브층(72)의 드레인 영역(72D)과 접속된 제2 드레인 전극(78)을 구비한다.The driving thin film transistor has a second gate electrode 70 and a gate insulating layer 94 connected to the first drain electrode 68 through a third contact hole 65 passing through the interlayer insulating layer 96. The source of the second active layer 72 through the second active layer 72 crossing the second gate electrode 70, the interlayer insulating layer 96, and the fourth contact hole 76 passing through the gate insulating layer 94. The second source electrode 80, the second source electrode 80, and the second gate electrode 70, which are connected to the region 72S, face each other with the interlayer insulating layer 96 and the gate insulating layer 94 interposed therebetween. The second drain electrode 78 is connected to the drain region 72D of the second active layer 72 through the fifth contact hole 74.

여기서, 구동용 박막 트랜지스터의 제2 소스 전극(80)은 층간 절연막(96)을 관통하는 제6 컨택홀(82)를 통해 전원 라인(56)과 접속되고, 제2 드레인 전극(78)은 보호막(98)을 관통하는 제7 컨택홀(85)을 통해 화소 전극(86)과 접속된다.Here, the second source electrode 80 of the driving thin film transistor is connected to the power supply line 56 through the sixth contact hole 82 penetrating the interlayer insulating film 96, and the second drain electrode 78 is a protective film. The seventh contact hole 85 penetrates the 98 and is connected to the pixel electrode 86.

스토리지 캐패시터는 전원 라인(56)과, 그 전원 라인(56)과 게이트 절연막(94)을 사이에 두고 중첩된 제3 활성층(84)으로 구성된다.The storage capacitor is composed of a power supply line 56 and a third active layer 84 superposed therebetween with the power supply line 56 and the gate insulating film 94 interposed therebetween.

그리고, 도 5에 도시된 박막 트랜지스터 어레이는 화소 전극(86)의 가장자리를 감싸도록 보호막(98) 위에 형성된 뱅크 절연막(100)을 더 구비한다. 특히, 뱅크 절연막(100)으로는 자외선(UV) 차단 능력이 우수한 유기 절연막을 이용한다. 구체적으로, 뱅크 절연막(100)으로는 자외선(UV)에 해당하는 150nm~300nm의 파장 대역에서 3% 미만의 투과율을 갖는 유기 절연막을 이용한다. 다시 말하여, 박막에 조사된 빛의 차단 정도를 가르키는 광 농도(Optical Density;OD)가 약 1.5 이상인 유기 절연막을 이용한다. 여기서, 광 농도(OD)는 다음 수학식 1과 같이 박막에 조사된 빛의 투과율의 역수에 관계된 식에 의해 산출된다.The thin film transistor array illustrated in FIG. 5 further includes a bank insulating layer 100 formed on the passivation layer 98 to surround the edge of the pixel electrode 86. In particular, as the bank insulating film 100, an organic insulating film having excellent ultraviolet (UV) blocking ability is used. Specifically, as the bank insulating film 100, an organic insulating film having a transmittance of less than 3% in a wavelength band of 150 nm to 300 nm corresponding to ultraviolet (UV) is used. In other words, an organic insulating film having an optical density (OD) of about 1.5 or more indicating a degree of blocking of light irradiated onto the thin film is used. Herein, the light concentration OD is calculated by an expression related to the inverse of the transmittance of light irradiated onto the thin film as shown in Equation 1 below.

OD = -Log(T) (여기서, T는 투과율)OD = -Log (T), where T is the transmittance

일반적으로, 자연광에서 강도(Intensity)가 높은 녹색광 영역(550nm)에서의 투과율을 가지고 산출된 광농도(OD)가 3.0이상인 박막은 빛의 차단 능력이 있는 것으로 판단한다. 따라서, 뱅크 절연막(100)이 광농도(OD)가 약 1.5 이상인 유기 절연막을 이용하는 경우 자외선 차단 능력을 갖게 된다. 이를 위하여, 뱅크 절연막(100)으로는 폴리이미드(Polyimid), BCB, 포토아크릴(Photo-acyl) 등과 같은 유기 절연막을 이용하고, 150nm~300nm의 파장 대역에서 3% 미만의 투과율을 갖도록 적어도 1㎛, 예를 들면 1.5㎛ 정도를 두께를 갖도록 한다. In general, a thin film having an optical density OD of 3.0 or more calculated with a transmittance in a green light region (550 nm) having high intensity in natural light is determined to have a light blocking ability. Therefore, when the bank insulating film 100 uses an organic insulating film having a light concentration OD of about 1.5 or more, the bank insulating film 100 has UV blocking ability. To this end, the bank insulating film 100 using an organic insulating film such as polyimide, BCB, Photo-acyl, etc., at least 1㎛ to have a transmittance of less than 3% in the wavelength band of 150nm ~ 300nm For example, about 1.5 micrometers should have thickness.

이에 따라, 후속의 자외선(UV) 표면 처리 과정에서 조사된 UV가 뱅크 절연막(100)에서 차단되므로 자외선으로 인한 박막 트랜지스터의 특성 열화를 방지할 수 있게 된다.As a result, UV radiation emitted during the subsequent UV surface treatment may be blocked by the bank insulating layer 100, thereby preventing deterioration of characteristics of the thin film transistor due to ultraviolet rays.

이러한 구성을 갖는 박막 트랜지스터 어레이의 제조 방법을 도 7a 내지 도 7h를 참조하여 설명하기로 한다. A method of manufacturing a thin film transistor array having such a configuration will be described with reference to FIGS. 7A to 7H.                     

도 7a를 참조하면, 기판(90) 상에 SiO2 등을 이용한 버퍼층(92)이 증착되고, 그위에 제1 마스크 공정으로 제1 내지 제3 활성층(60, 72, 84)이 형성된다.Referring to FIG. 7A, a buffer layer 92 using SiO 2 or the like is deposited on a substrate 90, and first to third active layers 60, 72, and 84 are formed on the substrate 90 by a first mask process.

구체적으로, 버퍼층(92) 위에 아몰퍼스-실리콘(Amorphus-Si)을 증착하고 탈수소화한 후, 레이져 결정화 공정으로 결정화하여 폴리-실리콘막을 형성하게 된다. 폴리-실리콘막은 제1 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 제1 내지 제3 활성층(60, 72, 84)이 형성된다Specifically, amorphous-silicon (Amorphus-Si) is deposited on the buffer layer 92, dehydrogenated, and crystallized by a laser crystallization process to form a poly-silicon film. The poly-silicon layer is patterned by a photolithography process and an etching process using a first mask to form first to third active layers 60, 72, and 84.

도 7b를 참조하면, 제2 마스크 공정으로 스토리지 캐패시터를 위한 제3 활성층(84)에 이온을 도핑한다.Referring to FIG. 7B, ions are doped into the third active layer 84 for the storage capacitor in the second mask process.

구체적으로, 제1 내지 제3 활성층(60, 72, 84)이 형성된 버퍼층(92) 상에 제2 마스크를 이용한 포토리소그래피 공정으로 제1 및 제2 활성층(60, 72)은 차단하고 제3 활성층(84)만 노출시키는 포토레지스트 패턴을 형성한다. 이러한 포토레지스트 패턴을 마스크로 이용하여 제3 활성층(84)에만 N형 또는 P형 이온을 도핑하여 스토리지 캐패시터의 하부 전극 역할을 하도록 도전성을 갖게 한다.Specifically, the first and second active layers 60 and 72 are blocked and the third active layer is blocked by a photolithography process using a second mask on the buffer layer 92 on which the first to third active layers 60, 72 and 84 are formed. A photoresist pattern exposing only 84 is formed. The photoresist pattern is used as a mask to dope N-type or P-type ions only to the third active layer 84 so as to be conductive to serve as a lower electrode of the storage capacitor.

도 7c를 참조하면, 제1 내지 제3 활성층(60, 72, 84)이 형성된 버퍼층(92) 상에 SiO2등을 이용한 게이트 절연막(94)이 형성되고, 그 위에 제3 마스크 공정으로 게이트 라인(52) 및 전원 라인(84)과 함께 제1 및 제2 게이트 전극(58, 70)이 형성된다. Referring to FIG. 7C, a gate insulating layer 94 using SiO 2 or the like is formed on the buffer layer 92 on which the first to third active layers 60, 72, and 84 are formed, and a gate line is formed thereon by a third mask process. The first and second gate electrodes 58 and 70 are formed together with the 52 and the power supply line 84.

구체적으로, 게이트 절연막(94)에 게이트 금속층이 증착한 후, 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 게이트 라인(52) 및 전원 라인(84)과 함께 제1 및 제2 게이트 전극(58, 70)이 형성된다. 게이트 금속층은 알루미늄계 금속을 포함하는 이중 금속층(예를 들면, Mo/AlNd) 구조로 형성된다. 그리고, 제1 및 제2 게이트 전극(58, 70)을 마스크로, 그 제1 및 제2 게이트 전극(58, 70)과 중첩되지 않는 제1 및 제2 활성층(60, 72) 영역에 N형 또는 P형 이온을 도핑함으로써 소스 영역(60S, 72S) 및 드레인 영역(60S, 72D)을 형성한다.Specifically, after the gate metal layer is deposited on the gate insulating layer 94, the first and second gate electrodes together with the gate line 52 and the power line 84 are patterned by a photolithography process and an etching process using a third mask. (58, 70) are formed. The gate metal layer is formed of a double metal layer (eg, Mo / AlNd) structure containing an aluminum-based metal. The first and second gate electrodes 58 and 70 are masked, and the N-type regions are formed in regions of the first and second active layers 60 and 72 which do not overlap the first and second gate electrodes 58 and 70. Alternatively, the source regions 60S and 72S and the drain regions 60S and 72D are formed by doping the P-type ions.

도 7d를 참조하면, 층간 절연막(96)이 증착되고, 제4 마스크 공정으로 제1 내지 제6 컨택홀(62, 64, 65, 76, 74, 82)이 형성된다.Referring to FIG. 7D, an interlayer insulating layer 96 is deposited and first to sixth contact holes 62, 64, 65, 76, 74, and 82 are formed by a fourth mask process.

구체적으로, 층간 절연막(96)을 증착한 후, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 그 층간 절연막(96) 및 게이트 절연막(94)을 관통하는 제1 내지 제6 컨택홀(62, 64, 65, 76, 74, 82)이 형성된다. 여기서, 제1 컨택홀(62)은 제1 활성층(60)의 소스 영역(60S)을, 제2 컨택홀(64)은 제1 활성층(60)의 드레인 영역(60D)을, 제3 컨택홀(64)은 제2 게이트 전극(70)을, 제4 컨택홀(76)은 제2 활성층(72)의 소스 영역(72S)을, 제5 컨택홀(74)는 제2 활성층(72)의 드레인 영역(72D)을, 제6 컨택홀(82)은 전원 라인(56)의 돌출부를 각각 노출시킨다. Specifically, after the interlayer insulating layer 96 is deposited, the first to sixth contact holes 62 penetrating the interlayer insulating layer 96 and the gate insulating layer 94 by a photolithography process and an etching process using a fourth mask. 64, 65, 76, 74, 82) are formed. The first contact hole 62 may have a source region 60S of the first active layer 60, and the second contact hole 64 may have a drain region 60D of the first active layer 60 and a third contact hole. 64, the second gate electrode 70, the fourth contact hole 76, the source region 72S of the second active layer 72, and the fifth contact hole 74, the second active layer 72. In the drain region 72D, the sixth contact hole 82 exposes the protrusions of the power line 56, respectively.

도 7e를 참조하면, 층간 절연막(96) 위에 제5 마스크 공정으로 데이터 라인(54)과 함께 제1 소스 전극 및 드레인 전극(66, 68)과, 제2 소스 전극 및 드레인 전극(80, 78)이 형성된다.Referring to FIG. 7E, the first source electrode and the drain electrodes 66 and 68 together with the data line 54 and the second source electrode and the drain electrode 80 and 78 are formed on the interlayer insulating layer 96 in a fifth mask process. Is formed.

구체적으로, 층간 절연막(96) 위에 소스/드레인 금속을 증착한 후, 제5 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 데이터 라인(54)과 함께 제1 소스 전극 및 드레인 전극(66, 68)과, 제2 소스 전극 및 드레인 전극(80, 78)이 형성된다. 여기서, 제1 소스 전극(66)은 제1 컨택홀(62)을 통해 제1 활성층(60)의 소스 영역(60S)과 접속되고, 제1 드레인 전극(68)은 제2 및 제3 컨택홀(64, 65)을 통해 제1 활성층(60)의 드레인 영역(60D) 및 제2 게이트 전극(70)과 접속된다. 제2 소스 전극(80)은 제4 및 제6 컨택홀(76, 82)을 통해 제2 활성층(72)의 소스 영역(72S)및 전원 라인(56)과 접속되고, 제2 드레인 전극(78)은 제5 컨택홀(74)을 통해 제2 활성층(72)의 드레인 영역(72D)과 접속된다. Specifically, the first source electrode and the drain electrode 66, 68 together with the data line 54 by depositing the source / drain metal on the interlayer insulating layer 96 and patterning the photo / lithography process and the etching process using a fifth mask. ) And second source and drain electrodes 80 and 78 are formed. Here, the first source electrode 66 is connected to the source region 60S of the first active layer 60 through the first contact hole 62, and the first drain electrode 68 is the second and third contact hole. It is connected to the drain region 60D and the second gate electrode 70 of the first active layer 60 through 64 and 65. The second source electrode 80 is connected to the source region 72S and the power line 56 of the second active layer 72 through the fourth and sixth contact holes 76 and 82, and the second drain electrode 78 ) Is connected to the drain region 72D of the second active layer 72 through the fifth contact hole 74.

도 7f를 참조하면, 보호막(98)이 형성되고 제6 마스크 공정으로 패터닝됨으로써 제2 드레인 전극(78)을 노출시키는 제7 컨택홀(85)이 형성된다. Referring to FIG. 7F, a protective layer 98 is formed and patterned by a sixth mask process to form a seventh contact hole 85 exposing the second drain electrode 78.

도 7g를 참조하면, 보호막(98) 위에 투명 도전막을 증착한 후 제7 마스크를 포함하는 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 화소 전극(86)이 형성된다. 화소 전극(86)은 제7 컨택홀(85)을 통해 노출된 제2 드레인 전극(78)과 접속된다.Referring to FIG. 7G, the pixel electrode 86 is formed by depositing a transparent conductive film on the passivation layer 98 and patterning the photolithography and etching processes including the seventh mask. The pixel electrode 86 is connected to the second drain electrode 78 exposed through the seventh contact hole 85.

도 7h를 참조하면, 보호막(98) 위에 뱅크 절연막(100)을 형성하고 제8 마스크 공정으로 패터닝함으로써 화소 전극(86)의 가장자리를 제외한 나머지 영역이 노출되게 한다. 특히, 뱅크 절연막(100)으로는 자외선(UV)에 해당하는 150nm~300nm의 파장 대역에서 3% 미만의 투과율을 갖는 유기 절연막을 이용하여 자외선 차단 능력을 갖게 한다.Referring to FIG. 7H, the bank insulating layer 100 is formed on the passivation layer 98 and patterned by an eighth mask process to expose the remaining regions except the edge of the pixel electrode 86. In particular, the bank insulating film 100 has an ultraviolet blocking ability by using an organic insulating film having a transmittance of less than 3% in a wavelength band of 150 nm to 300 nm corresponding to ultraviolet (UV).

이에 따라, 후속의 자외선(UV) 표면 처리 과정에서 조사된 자외선(UV)가 뱅크 절연막(100)에서 차단되므로 자외선으로 인한 박막 트랜지스터의 특성 열화를 방지할 수 있게 된다.
As a result, ultraviolet rays (UV) irradiated during the subsequent UV surface treatment may be blocked by the bank insulating layer 100, thereby preventing deterioration of characteristics of the thin film transistor due to ultraviolet rays.

상술한 바와 같이, 본 발명에 따른 유기 EL 표시 패널의 박막 트랜지스터 어레이 및 그 제조 방법은 뱅크 절연막으로 자외선(UV)에 해당하는 150nm~300nm의 파장 대역에서 3% 미만의 투과율을 갖는 유기 절연막을 이용하여 자외선 차단 능력을 갖게 한다. 이에 따라, 후속의 자외선(UV) 표면 처리 과정에서 조사된 자외선(UV)가 뱅크 절연막에서 차단되므로 자외선으로 인한 박막 트랜지스터의 특성 열화를 방지할 수 있게 된다.As described above, the thin film transistor array of the organic EL display panel and the manufacturing method thereof according to the present invention uses an organic insulating film having a transmittance of less than 3% in a wavelength band of 150 nm to 300 nm corresponding to ultraviolet (UV) as the bank insulating film. It has the ability to block UV rays. Accordingly, ultraviolet rays (UV) irradiated during the subsequent UV surface treatment are blocked by the bank insulating layer, thereby preventing deterioration of characteristics of the thin film transistor due to the ultraviolet rays.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (6)

게이트 라인 및 데이터 라인과 전원 라인 사이에 접속된 다수의 박막 트랜지스터를 포함하는 셀 구동부와;A cell driver including a plurality of thin film transistors connected between the gate line and the data line and the power supply line; 상기 셀 구동부와 접속된 화소 전극과;A pixel electrode connected to the cell driver; 상기 셀 구동부를 덮으면서 화소 전극의 가장자리 영역을 감싸도록 형성된 뱅크 절연막을 구비하고,A bank insulating layer formed to cover the cell driver and to cover an edge region of the pixel electrode; 상기 뱅크 절연막은 자외선 파장 대역에서 3% 미만의 투과율을 갖는 유기 절연막으로 형성된 것을 특징으로 하는 EL 표시 패널의 박막 트랜지스터 어레이.And the bank insulating film is formed of an organic insulating film having a transmittance of less than 3% in an ultraviolet wavelength band. 게이트 라인 및 데이터 라인과 전원 라인 사이에 접속된 다수의 박막 트랜지스터를 포함하는 셀 구동부와;A cell driver including a plurality of thin film transistors connected between the gate line and the data line and the power supply line; 상기 셀 구동부와 접속된 화소 전극과;A pixel electrode connected to the cell driver; 상기 셀 구동부를 덮으면서 화소 전극의 가장자리 영역을 감싸도록 형성된 뱅크 절연막을 구비하고,A bank insulating layer formed to cover the cell driver and to cover an edge region of the pixel electrode; 상기 뱅크 절연막은 광농도(OD)가 1.5 이상인 유기 절연막으로 형성된 것을 특징으로 하는 EL 표시 패널의 박막 트랜지스터 어레이.And the bank insulating film is formed of an organic insulating film having a light concentration (OD) of 1.5 or more. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 뱅크 절연막은 1㎛ ~ 1.5㎛의 두께로 형성된 것을 특징으로 하는 EL 표시 패널의 박막 트랜지스터 어레이.And the bank insulating film has a thickness of 1 µm to 1.5 µm. 게이트 라인 및 데이터 라인과 전원 라인 사이에 접속된 다수의 박막 트랜지스터를 포함하는 셀 구동부를 기판 상에 형성하는 단계와;Forming a cell driver including a gate line and a plurality of thin film transistors connected between the data line and the power line on the substrate; 상기 셀 구동부와 접속된 화소 전극을 형성하는 단계와;Forming a pixel electrode connected to the cell driver; 자외선 파장 대역에서 3% 미만의 투과율을 갖는 유기 절연막을 이용하여 상기 셀 구동부를 덮으면서 화소 전극의 가장자리 영역을 감싸도록 형성된 뱅크 절연막을 형성하는 단계를 포함하는 것을 EL 표시 패널의 박막 트랜지스터 어레이 제조 방법.Forming a bank insulating film covering the edge region of the pixel electrode while covering the cell driver by using an organic insulating film having a transmittance of less than 3% in an ultraviolet wavelength band; and manufacturing a thin film transistor array of an EL display panel. . 게이트 라인 및 데이터 라인과 전원 라인 사이에 접속된 다수의 박막 트랜지스터를 포함하는 셀 구동부를 기판 상에 형성하는 단계와;Forming a cell driver including a gate line and a plurality of thin film transistors connected between the data line and the power line on the substrate; 상기 셀 구동부와 접속된 화소 전극을 형성하는 단계와;Forming a pixel electrode connected to the cell driver; 광농도(OD)가 1.5 이상인 유기 절연막을 이용하여 상기 셀 구동부를 덮으면서 화소 전극의 가장자리 영역을 감싸도록 형성된 뱅크 절연막을 형성하는 단계를 포함하는 것을 EL 표시 패널의 박막 트랜지스터 어레이 제조 방법.A method of manufacturing a thin film transistor array of an EL display panel, comprising forming a bank insulating film covering an edge region of a pixel electrode while covering the cell driver using an organic insulating film having a light concentration (OD) of 1.5 or more. 제 4 항 또는 제 5 항에 있어서,The method according to claim 4 or 5, 상기 뱅크 절연막은 1㎛ ~ 1.5㎛의 두께로 형성된 것을 특징으로 하는 EL 표시 패널의 박막 트랜지스터 어레이의 제조 방법.And the bank insulating film has a thickness of 1 탆 to 1.5 탆.
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