KR100976790B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 캐패시터에 관한 것으로, 특히 MIM 캐패시터의 상부, 하부 커플링 면적을 늘려 캐패시터의 용량과 신뢰도를 향상하는 캐패시터 제조 방법에 관한 것이다. 본 발명에 따르면, 반도체 기판 상에 하부 전극 형성용 금속층을 증착하는 단계와, 상기 금속층의 그레인 경계 영역에서 산화 속도 차이를 이용하여 요철 형태를 갖도록 형성 하는 단계와, 상기 요철 형태를 갖는 하부 전극 상에 유전체를 형성하는 단계와, 상기 유전체 상에 상부 전극을 형성하는 단계를 포함하여 이루어짐으로써, 캐패시터의 접촉 표면적을 증가시켜 캐패시터의 용량을 증가시키며, 하부 전극과 절연층 사이 경계면의 이물질을 제거할 수 있어 전류 전압(dc/dv) 특성을 향상시키는 효과가 있다.
MIM 캐패시터, 하부 전극, 그레인, 산화막

Description

반도체 소자의 캐패시터 제조 방법{Fabrication method of capacitor for semiconductor device}
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 나타낸 단면도
도 2는 본 발명에 따른 하부 전극을 나타낸 평면도
도 3은 본 발명에 따른 하부 전극을 나타낸 단면도
- 도면의 주요 부분에 대한 부호의 설명 -
1 : 기판 2 : 층간 절연막
3 : 구리 배선 4 : 하부 전극
5 : 산화막 6 : 유전체층
7 : 상부 전극
본 발명은 반도체 소자의 캐패시터에 관한 것으로, 특히 MIM 캐패시터의 상부, 하부 커플링 면적을 늘려 캐패시터의 용량과 신뢰도를 향상하는 캐패시터 제조 방법에 관한 것이다.
최근들어 반도체 장치(semiconductor device)는 멀티미디어 기능의 향상을 위하여 칩내에 메모리 셀 어레이부 및 주변 회로가 함께 장착된 형태로 개발되고 있으며, 이와 함께 고용량 정보의 고속 처리에 적합한 캐패시터(capacitor)의 구현이 핵심 기술로서 대두되고 있다.
이러한 캐패시터는 전극(electrode)의 종류에 따라 크게 둘로 나눌수 있다. 그 하나는 PIP(Polysilicon-Insulator-Polysilicon) 캐패시터로써 DRAM(Dynamic Random Access Memory)에서 많이 사용하였으며, 180nm까지의 아날로그 캐패시터로써 사용되었다. 그러나, 상기 PIP 캐패시터는 상, 하부 전극을 폴리실리콘 (Polysilicon)을 사용하기 때문에 비저항이 크고 디플리션(depletion) 현상에 의한 기생 캐패시턴스가 작용하는 문제점이 있어 130nm 이하의 테크놀러지(technology)에서는 MIM(Metal-Insulator-Metal) 캐패시터를 사용하게 되었다.
상기 MIM 캐패시터의 경우 전극으로 사용되는 금속(Metal)이 열적 안정성이 낮아 고온 공정이 불가능한 단점이 있다. 때문에, 상기 MIM 캐패시터의 경우 평판(Flat) 형태로만 제작되었고, 이러한 평판 형태의 MIM 캐패시터의 용량을 늘리기 위해선 캐패시터의 면적을 무한정 늘릴수 밖에 없는 문제점이 있었다.
따라서, 본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위해 안출한 것으로서, MIM 캐패시터 하부 전극(Bottom electrode)의 상부, 하부 커플링 면적을 증가시킴으로써 상기 캐패시터의 용량을 증가시키는 캐패시터 제조 방법을 제안하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은, 반도체 기판 상에 하부 전극 형성용 금속층을 증착하는 단계와, 상기 금속층의 그레인 경계 영역에서 산화 속도 차이를 이용하여 요철 형태를 갖도록 형성 하는 단계와, 상기 요철 형태를 갖는 하부 전극 상에 유전체를 형성하는 단계와, 상기 유전체 상에 상부 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기 요철 형태의 하부 전극 형성 단계는, 상기 하부 전극 표면을 산화시키는 단계와, 상기 산화된 하부 전극 표면의 산화막을 식각하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기 하부 전극 표면의 산화제로 과산화수소(H2O2)를 사용하는 것을 특징으로 한다.
상기 산화막 식각 단계는 HF 기체를 이용하는 것을 특징으로 한다.
이하 발명의 바람직한 실시예에 따른 구성 및 작용을 첨부한 도면을 참조하여 설명한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 나타낸 단면도이다. 설명의 편의상 상기 제조 방법 중 자세한 설명이 필요한 곳에서는 첨부된 다른 도면을 참조하여 설명함을 밝혀둔다.
먼저, 도 1a와 같이, 소정의 하지층(미도시)이 구비된 반도체 기판(1) 및 층 간 절연막(2)이 제공되고, 상기 층간 절연막(2) 상에 구리(Cu) 배선(3)을 형성한다. 상기 구리 배선(3) 상에는 하부 전극(Bottom electrode)(TiN/Ti, TaN/Ti 등)(4)을 형성한다.
이후, 도 1b와 같이, 형성된 하부 전극(4)의 표면을 과산화수소(H2O2)를 이용하여 산화시킨다. 이때, 상기 과산화수소(H2O2)는 이온을 제거한 순수한 물(DI, Deionized water)과 1:2 또는 1:4 정도로 희석(H2O2 : DI = 1:2 or 1:4)하여 사용하며 온도는 65 ∼ 80℃가 바람직하다.
이와 같은 산화 과정을 살펴보면, 상기 과산화 수소의 경우 'H2O' 와 'O' 로 분리되어, 상기 'O' 가 상기 하부 전극(4)의 Ti 또는 그 외의 금속과 결합함으로써 TiO 또는 금속 산화막(5)을 형성하게 된다.
이때, 이러한 산화 과정은 상기 하부 전극(4)을 이루는 금속 그레인(Metal grain, 물질을 이루는 구성 원자들의 배열이 규칙적으로 반복되는 물질의 덩어리)들의 경계 영역(Boundary)에서 특히 활발하게 이루어지게 됨으로, 상기 그레인의 경계 영역에서 산화막(5)이 두텁게 형성된다. 이를 첨부한 도 2 내지 도 3을 참조하여 좀 더 자세히 살펴보면 다음과 같다.
도 2는 본 발명에 따른 하부 전극을 나타낸 평면도이다.
도 2와 같이, 하부 전극(Bottom electrode)은 금속 물질로써 그 내부에 그레인(grain)을 포함하고 있다. 상기 그레인은 불규칙한 형상으로 불규칙하게 배열되어 있다. 때문에, 상기 그레인과 그레인 사이에는 경계 영역(grain boundary)이 존 재하며, 상기 경계 영역에서 산화 작용이 특히 활발하게 이루어지는 것이다.
한편, 상기 산화 단계 이후의 하부 전극의 단면을 첨부한 도 3에 확대 도시하였다.
도 3과 같이, 산화가 활발하게 이루어진 하부 전극(4)의 그레인 경계 영역(grain boundary)이 움푹 패이게 되어, 결과적으로 하부 전극의 표면이 요철 형태를 이루고 있음을 알 수 있다.
이후, 도 1c와 같이, HF 를 이용하여 상기와 같이 산화된 표면(5)을 식각(Etch)한다. 이때, 사용되는 상기 HF 는 39.6%로 상온에서 비등점(끓는점)이 형성됨을 이용한다. 즉, 39.6% HF의 온도를 조절함으로써 선택적인 식각과 식각 비(Etch rate)를 조절할 수 있는 것이다. 이는 상기 HF 기체(vapor)의 경우 상온일 때 가장 빠르게 식각되며, 온도가 올라갈수록 식각비는 떨어지면서 선택비(금속 : 산화물, 온도가 오를수록 산화물의 비율이 증가한다)가 증가하는데 기인한다. 이를 이용하여, HF 기체(vapor)(39.6%, 45 ∼ 80℃)를 약 5초 내지 15초 정도 흘려서 하부 전극(4)에 형성된 산화막(5)을 식각하여 제거하게 된다.
이와 같이, 하부 전극(4)에 형성된 산화막(5)을 제거하게 되면, 하부 전극(4) 상부가 요철 형태로 남게되어 표면적이 증가하게 되며, 특히, 하부 전극(4)과 이후 증착할 절연층(Insulator) 사이의 이물질을 제거할 수 있게 되어 캐패시터의 전류 전압(dc/dv) 특성이 향상된다.
이처럼 요철 형태로 생성된 하부 전극(4) 상에는 도 1d와 같이, 유전체층(SiN 또는 SiO2 등)(6)을 형성하고, 그 상부에 상부 전극(Top electrode)(TiN/Ti, TaN/Ti 등)(7)을 형성한다.
이후, 상기 상부 전극(7) 및 하부 전극(4)을 패터닝(patterning)하는 등의 공정을 진행시켜 캐패시터를 제작하게 된다.
이상의 설명에서와 같이 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 다음과 같은 효과가 있다.
첫째, 캐패시터의 접촉 표면적을 증가시켜 캐패시터의 용량을 증가시키며, 하부 전극과 절연층 사이 경계면의 이물질을 제거할 수 있어 전류 전압(dc/dv) 특성을 향상시키는 효과가 있다.
둘째, 차세대 메모리(memory)로 사용되어질 자기 메모리(MRAM, Magnetic RAM)의 경우 등 메모리 소자에 사용되는 캐패시터의 크기를 줄일수 있게되어 전체 칩 사이즈(chip size)를 줄이는 효과가 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구 범위에 의해서 정해져야 한다.

Claims (5)

  1. 반도체 기판 상에 하부 전극 형성용 금속층을 증착하는 단계와,
    상기 금속층의 그레인 경계 영역에서 산화 속도 차이를 이용하여 요철 형태를 갖도록 형성 하는 단계와,
    상기 요철 형태를 갖는 하부 전극 상에 유전체를 형성하는 단계와,
    상기 유전체 상에 상부 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  2. 제 1 항에 있어서, 상기 요철 형태의 하부 전극 형성 단계는,
    상기 하부 전극 표면을 산화시키는 단계와,
    상기 산화된 하부 전극 표면의 산화막을 식각하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  3. 제 2 항에 있어서,
    상기 하부 전극 표면의 산화제로 과산화수소(H2O2)를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  4. 제 3 항에 있어서,
    상기 과산화수소(H2O2)는 이온을 제거한 순수한 물과 1:2 또는 1:4 로 희석(H2O2 : DI = 1:2 or 1:4)하여 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  5. 제 2 항에 있어서,
    상기 산화막 식각 단계는 HF 기체를 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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