KR101008379B1 - Thin film transistor and method of manufacturing the same - Google Patents

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Abstract

본 발명은 박막 트랜지스터에 관한 것으로서, 상기 박막 트랜지스터는 게이트 전극, 상기 게이트 전극과 다른 층에 형성되어 있는 소스 전극 및 드레인 전극, 상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 형성된 게이트 절연막, 그리고 상기 게이트 절연막을 통하여 상기 게이트 전극과 중첩하는 위치에 형성되는 반도체를 포함하고, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 동일한 용해성 물질을 포함한다. 이로 인해, 별도의 증착 공정이나 식각 공정 없이 대기 환경에서 행해지는 잉크젯 인쇄 방식을 이용하여 박막 트랜지스터의 모든 막을 형성하므로, 제조 시간과 제조 비용이 줄어들고, 동일한 조건하에 동일한 유기 물질을 이용하여 게이트 전극과 소스 및 드레인 전극을 형성하므로, 제조 비용이나 제조 시간이 더욱이 줄어든다.The present invention relates to a thin film transistor, wherein the thin film transistor includes a gate electrode, a source electrode and a drain electrode formed on a layer different from the gate electrode, a gate insulating film formed between the gate electrode and the source electrode and the drain electrode, and the And a semiconductor formed at a position overlapping with the gate electrode through a gate insulating layer, wherein the gate electrode, the source electrode, and the drain electrode include the same soluble material. As a result, all the films of the thin film transistor are formed using an inkjet printing method performed in an air environment without a separate deposition process or an etching process, thereby reducing manufacturing time and manufacturing cost, and using the same organic material under the same conditions, Since source and drain electrodes are formed, manufacturing costs and manufacturing time are further reduced.

잉크젯, 잉크젯프린팅, 유기박막트랜지스터, OTFT, 표면처리, PVP, OTFT, 용액공정 Inkjet, Inkjet Printing, Organic Thin Film Transistor, OTFT, Surface Treatment, PVP, OTFT, Solution Process

Description

박막 트랜지스터 및 그 제조 방법{THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}Thin film transistor and its manufacturing method {THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}

본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것이다. The present invention relates to a thin film transistor and a method of manufacturing the same.

본 발명은 정보통신부 및 정보통신연구진흥원의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-023-02, 과제명: RFID 시스템 고도화 기술개발].The present invention is derived from the research conducted as part of the IT growth engine technology development project of the Ministry of Information and Communication and the Ministry of Information and Communication Research and Development (Task Management No .: 2006-S-023-02, Task name: RFID system advancement technology development).

현재 대부분의 박막 트랜지스터는 비정질 실리콘(amorphous silicon)이나 다결정 실리콘과 같은 무기 물질을 이용하여 제조되는 무기물 박막 트랜지스터이다. 이러한 무기물 박막 트랜지스터는 고진공, 고온 및 고청정 상태 등의 환경에서 제조되어야 되므로, 높은 제조 비용이 소요된다.Currently, most thin film transistors are inorganic thin film transistors manufactured using inorganic materials such as amorphous silicon or polycrystalline silicon. Since the inorganic thin film transistor has to be manufactured in an environment such as high vacuum, high temperature, and high clean state, high manufacturing cost is required.

반면에, 유기 물질을 사용하여 제조되는 유기 박막 트랜지스터는 경량화 및 박막화가 용이하고, 간단한 제조 공정으로 인해 제조 비용이 낮다는 특성이 있다. 또한 유기 박막 트랜지스터는 저온 환경에서 제조가 가능하므로, 플라스틱과 같은 플렉시블(flexible) 기판을 이용하여 형성될 수 있으므로 전자 태그(tag)라고 불리는 RFID(radio frequency identification) 태그나 플렉시블 표시 장치 등에 사용될 수 있다. 따라서 이러한 무기물 박막 트랜지스터를 대체할 차세대 소자로서 활발한 연구가 진행되고 있다. On the other hand, an organic thin film transistor manufactured using an organic material has characteristics such as light weight and thin film, and low manufacturing cost due to a simple manufacturing process. In addition, since the organic thin film transistor may be manufactured in a low temperature environment, the organic thin film transistor may be formed using a flexible substrate such as plastic, and thus may be used in an RFID (radio frequency identification) tag called a electronic tag or a flexible display device. . Therefore, active research is being conducted as a next-generation device to replace the inorganic thin film transistor.

일반적으로 유기 박막 트랜지스터는 펜타센(Pentacene) 등 단분자를 진공 증착하여 제조되거나 용액 공정을 이용하여 제조될 수 있다.In general, the organic thin film transistor may be manufactured by vacuum deposition of a single molecule such as pentacene or a solution process.

단분자를 이용한 진공 증착 방식은 무기물 박막 트랜지스터의 특성과 유사하거나 더 우수한 특성을 갖는 유기 박막 트랜지스터를 제조할 수 있지만, 고가의 진공 증착 장비를 사용하기 때문에, 제조 비용이 증가하며, 제조 공정이 복잡해진다. The vacuum deposition method using a single molecule can produce an organic thin film transistor having properties similar to or better than those of an inorganic thin film transistor, but because of the use of expensive vacuum deposition equipment, the manufacturing cost increases and the manufacturing process is complicated. Become.

한편, 용액 공정은 고분자 물질을 이용하며, 자기 정렬 방식(self-assemble monolayer, SAM), 도포 방식 및 인쇄 방식 등이 있다. 이러한 용액 공정을 이용하여 박막 트랜지스터를 제조할 경우, 박막 트랜지스터의 모든 층을 용액 공정을 통해 형성하는 대신에 일부 층은 용액 공정을 사용하여 형성하고 나머지 일부 층은 진공 증착 방식을 이용하는 형성하는 혼합 방식이 일반적이다. Meanwhile, the solution process uses a polymer material, and includes a self-assemble monolayer (SAM), a coating method, and a printing method. When manufacturing a thin film transistor using such a solution process, instead of forming all the layers of the thin film transistor through a solution process, some layers are formed using a solution process and some layers are formed using a vacuum deposition method. This is common.

이처럼, 박막 트랜지스터의 모든 층이 용액 공정으로 형성되지 않으므로, 제조 공정이 복잡해진다. 또한 용액 공정 방식과 진공 증착 방식의 환경 조건이 서로 상이하므로, 많은 설비 투자비가 요구된다.As such, not all layers of the thin film transistor are formed in the solution process, which makes the manufacturing process complicated. In addition, since the environmental conditions of the solution process method and vacuum deposition method are different from each other, a lot of equipment investment costs are required.

본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터의 제조 비용을 줄이고, 제조 공정을 단순화하는 것이다.The technical problem to be achieved by the present invention is to reduce the manufacturing cost of the thin film transistor, and to simplify the manufacturing process.

본 발명이 이루고자 하는 다른 기술적 과제는 박막 트랜지스터의 동작 특성을 향상시키는 것이다. Another technical object of the present invention is to improve the operating characteristics of the thin film transistor.

본 발명의 한 특징에 따른 박막 트랜지스터는 게이트 전극, 상기 게이트 전극과 다른 층에 형성되어 있는 소스 전극 및 드레인 전극, 상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 형성된 게이트 절연막, 그리고 상기 게이트 절연막을 통하여 상기 게이트 전극과 중첩하는 위치에 형성되는 반도체를 포함하고, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 동일한 용해성 물질을 포함한다.A thin film transistor according to an aspect of the present invention may include a gate electrode, a source electrode and a drain electrode formed on a layer different from the gate electrode, a gate insulating film formed between the gate electrode and the source electrode and the drain electrode, and the gate insulating film. And a semiconductor formed at a position overlapping with the gate electrode, wherein the gate electrode, the source electrode, and the drain electrode include the same soluble material.

본 발명의 한 특징에 따른 박막 트랜지스터는 게이트 전극, 상기 게이트 전극과 다른 층에 형성되어 있는 소스 전극 및 드레인 전극, 상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 형성된 게이트 절연막, 상기 게이트 절연막의 표면에 형성된 표면 처리막, 그리고 상기 표면 처리막을 통해 상기 게이트 전극과 중첩하는 위치에 형성되는 반도체를 포함한다.According to an aspect of the present invention, a thin film transistor includes a gate electrode, a source electrode and a drain electrode formed on a layer different from the gate electrode, a gate insulating film formed between the gate electrode and the source electrode and the drain electrode, and a surface of the gate insulating film. And a semiconductor formed at a position overlapping with the gate electrode through the surface treatment film.

본 발명의 다른 특징에 따른 박막 트랜지스터의 제조 방법은 기판 위에 제1 용액을 이용하여 제1 조건의 용액 공정으로 게이트 전극을 형성하는 단계, 상기 게 이트 전극과 다른 층에, 상기 제1 용액을 이용하여 상기 제1 조건의 용액 공정으로 소스 전극 및 드레인 전극을 형성하는 단계, 상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 제2 용액을 이용하여 제2 조건의 용액 공정으로 게이트 절연막을 형성하는 단계, 그리고 제3 용액을 이용하여 제3 조건의 용액 공정으로 상기 게이트 전극과 중첩하게 반도체를 형성하는 단계를 포함하고, 상기 용액 공정은 모두 동일한 용액 공정이다.According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor, using a first solution on a substrate, forming a gate electrode in a solution process under a first condition. Forming a source electrode and a drain electrode by the solution process under the first condition, and forming a gate insulating film by the solution process under the second condition by using a second solution between the gate electrode and the source electrode and the drain electrode And forming a semiconductor to overlap the gate electrode in a solution process under a third condition using a third solution, wherein the solution processes are all the same solution process.

본 발명의 또 다른 특징에 따른 다이오드는 게이트 전극, 상기 게이트 전극과 다른 층에 형성되어 있는 소스 전극 및 드레인 전극, 상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 형성된 게이트 절연막, 그리고 상기 게이트 절연막을 통하여 상기 게이트 전극과 중첩하는 위치에 형성되는 반도체를 포함하고, 상기 게이트 절연막을 상기 게이트 전극의 일부분에 형성되어 있고, 상기 게이트 절연막이 형성되지 않은 부분은 상기 드레인 전극과 직접 연결되어 있다.According to another aspect of the present invention, a diode includes a gate electrode, a source electrode and a drain electrode formed on a layer different from the gate electrode, a gate insulating film formed between the gate electrode and the source electrode and the drain electrode, and the gate insulating film. And a semiconductor formed at a position overlapping with the gate electrode, wherein the gate insulating film is formed on a portion of the gate electrode, and a portion where the gate insulating film is not formed is directly connected to the drain electrode.

이와 같이, 별도의 증착 공정이나 식각 공정 없이 대기 환경에서 행해지는 잉크젯 인쇄 방식을 이용하여 유기 박막 트랜지스터의 모든 막을 형성하므로, 제조 시간과 제조 비용이 줄어들고, 동일한 조건하에 동일한 유기 물질을 이용하여 게이트 전극과 소스 및 드레인 전극을 형성하므로, 제조 비용이나 제조 시간이 더욱이 줄어든다.As such, since all the films of the organic thin film transistor are formed by using an inkjet printing method performed in an air environment without a separate deposition process or an etching process, manufacturing time and manufacturing cost are reduced, and the gate electrode is formed using the same organic material under the same conditions. By forming the source and drain electrodes, the manufacturing cost and manufacturing time are further reduced.

또한, 게이트 절연막을 표면 처리하여 게이트 절연막의 접촉각을 감소시켜 그 위에 도포되는 용액의 평탄도를 균일화시킴으로써, 유기 반도체의 결정성이 증 가하여 유기 박막 트랜지스터의 동작 특성이 향상된다.In addition, by treating the gate insulating film to reduce the contact angle of the gate insulating film to make the flatness of the solution applied thereon, the crystallinity of the organic semiconductor increases and the operating characteristics of the organic thin film transistor are improved.

또한, 잉크젯 인쇄 방식을 통해 게이트 전극의 전면이 아니라 원하는 부분에만 게이트 절연막을 형성하므로, 별도의 식각 공정 등을 통한 별도의 비아홀(via hole)없이, 게이트 전극과 다른 층에 형성된 소스 또는 드레인 전극과의 직접 연결이 가능해지므로, 제조 시간과 제조 비용이 더욱더 줄어든다.In addition, since the gate insulating film is formed only on a desired portion of the gate electrode instead of the entire surface of the gate electrode through an inkjet printing method, a source or drain electrode formed on the gate electrode and another layer without a separate via hole through a separate etching process and the like. The direct connection of is possible, further reducing manufacturing time and manufacturing costs.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.Throughout the specification, when a part is said to "include" a certain component, it means that it can further include other components, without excluding other components unless specifically stated otherwise. In addition, in order to clearly express the various layers and regions in the drawings, the thickness is shown enlarged. Like parts are designated by like reference numerals throughout the specification. Whenever a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it includes not only the case where it is "directly on" another portion, but also the case where there is another portion in between. On the contrary, when a part is "just above" another part, there is no other part in the middle.

그러면, 도 1 및 도 2를 참고로 하여 본 발명의 한 실시예에 따른 유기 박막 트랜지스터에 대하여 설명한다.Next, an organic thin film transistor according to an exemplary embodiment of the present invention will be described with reference to FIGS. 1 and 2.

도 1은 본 발명의 한 실시예에 따른 유기 박막 트랜지스터의 배치도이고, 도 2은 도 1의 유기 박막 트랜지스터를 II-II선을 따라 잘라 도시한 단면도이다.1 is a layout view of an organic thin film transistor according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view of the organic thin film transistor of FIG. 1 taken along line II-II.

도 1 및 도 2를 참고하면, 기판(10) 위에 게이트 전극(20)을 형성한다. 게이트 전극(20)은 기판(10)의 어느 한 방향으로 뻗어 있는 게이트선(도시하지 않음)과 연결되어 있으며 게이트 신호를 인가받는다.1 and 2, the gate electrode 20 is formed on the substrate 10. The gate electrode 20 is connected to a gate line (not shown) extending in one direction of the substrate 10 and receives a gate signal.

본 실시예에서, 기판(10)은 PEN(polyethylene- naphthelate), PET (polyethyleneterephehalate)을 사용하고 있지만, 폴리이미드(polyimide), 폴리 카보네이트(polycarbonate), 폴리에테르설폰(polyethersulphone) 등과 같은 플라스틱, 유리 또는 규소 등을 사용할 수 있다. In the present embodiment, the substrate 10 uses polyethylene-naphthelate (PEN) and polyethyleneterephehalate (PET), but may be made of plastic, glass, or the like, such as polyimide, polycarbonate, polyethersulphone, or the like. Silicon and the like can be used.

게이트 전극(20)의 원하는 부분에 게이트 절연막(30)이 형성되어 있다. 게이트 절연막(30)은 유기 절연 물질로 만들어질 수 있으며 폴리비닐페놀(polyvinyl phenol) 또는 그 유도체, 폴리이미드(polyimide)계 화합물, 폴리비닐알코올(polyvinyl alcohol)계 화합물, 폴리플루오란(polyfluorane)계 화합물, 파릴렌(parylene) 등의 용해성 고분자 화합물을 포함하는 것이 바람직하다. 이러한 유기 절연 물질의 한 예는 프로필렌 글리콜 모노메틸 에테르 아세테이트(propylene glycol monomethyl ether acetate, PGMEA) 용매에 폴리 4-비닐페놀(poly 4-vinylphenol, PVP)를 약 15wt%로 혼합하여 생성된 PVP 잉크일 수 있다. The gate insulating film 30 is formed in a desired portion of the gate electrode 20. The gate insulating layer 30 may be made of an organic insulating material, and may be made of polyvinyl phenol or a derivative thereof, a polyimide compound, a polyvinyl alcohol compound, or a polyfluorane compound. It is preferable to contain soluble high molecular compounds, such as a compound and parylene. An example of such an organic insulating material is PVP ink produced by mixing about 15wt% of poly 4-vinylphenol (PVP) in a propylene glycol monomethyl ether acetate (PGMEA) solvent. Can be.

게이트 절연막(30) 위에는 소스 전극(40) 및 드레인 전극(50)이 형성되어 있다. 소스 전극(40) 및 드레인 전극(50)은 게이트 전극(20)을 중심으로 소정 간격을 두고 마주하고 있다. The source electrode 40 and the drain electrode 50 are formed on the gate insulating film 30. The source electrode 40 and the drain electrode 50 face each other with a predetermined interval around the gate electrode 20.

소스 전극(40)은 게이트선과 교차하는 방향으로 형성되어 있는 데이터선(도시하지 않음)과 연결되어 있으며 데이터 신호를 인가받는다. 드레인 전극(50)은 데이터선과 분리되어 있으며 섬형일 수 있다. 게이트 전극(20)을 중심으로 서로 이격되어 있는 소스 전극(40)과 드레인 전극(50) 사이 부분(이하, "채널 영역"이라 칭함), 채널 영역 부근의 일부 소스 전극 (40) 및 드레인 전극(50) 위에 유기 반도체(60)가 형성되어 있다.The source electrode 40 is connected to a data line (not shown) formed in a direction crossing the gate line and receives a data signal. The drain electrode 50 is separated from the data line and may be island-shaped. A portion (hereinafter, referred to as a "channel region") between the source electrode 40 and the drain electrode 50, which are spaced apart from each other with respect to the gate electrode 20, some source electrode 40 and the drain electrode near the channel region ( The organic semiconductor 60 is formed on 50.

유기 반도체(60)는 수용액이나 유기 용매에 용해되는 고분자 화합물이나 저분자 화합물을 포함할 수 있다. 유기 반도체(60)는 펜타센(pentacene)의 치환기를 포함하는 유도체를 포함할 수 있다. 본 실시예에서, 유기 반도체(60)를 형성하기 위해 사용되는 용액은 클로로벤젠(chlorobensene)과 아니솔(anisosle)의 유기 용매에 6,13-비스(트리이소프로필실릴에티닐)펜타센(6,13-bis(triisopropylsilylethynyl)pentacene, 이하 'TIPS 펜타센'이라 한다)을 약 1wt%의 비율로 섞어 제조되거나, P3HT(poly(3-hexylthoipene))를 사용할 수 있다.The organic semiconductor 60 may include a high molecular compound or a low molecular compound dissolved in an aqueous solution or an organic solvent. The organic semiconductor 60 may include a derivative including a substituent of pentacene. In this embodiment, the solution used to form the organic semiconductor 60 is 6,13-bis (triisopropylsilylethynyl) pentacene (6) in an organic solvent of chlorobensene and anisole. , 13-bis (triisopropylsilylethynyl) pentacene (hereinafter referred to as 'TIPS pentacene') is prepared by mixing at a ratio of about 1wt%, or P3HT (poly (3-hexylthoipene)) can be used.

본 실시예에서, 게이트 전극(10), 게이트 절연막(20), 소스 전극(40) 및 드레인 전극(50), 그리고 유기 반도체(60)는 상온 및 상압 환경, 즉 대기 환경에서 행해지는 잉크젯 인쇄 방식(inkjet printing)의 용액 공정을 통해 형성된다. 즉, 해당 용액을 해당 부위에 적하하여 원하는 패턴을 형성하는데, 이때, 원하는 부분 이외의 다른 부분으로 해당 용액이 흐르는 것을 막는 격벽(bank)은 필요하지 않다, 즉, 적하 되는 잉크의 점도를 적절히 조절하고, 액적이 약 50pl 이하를 유지하도록 적하 조건을 확보하며, 표면 에너지 조절을 통하여 적하된 잉크 용액의 퍼짐성을 최대한 줄일 수가 있으므로, 별도의 격벽 형성 없이 약 100㎛이하의 미세 패턴을 형성하는 것이 가능하다. In this embodiment, the gate electrode 10, the gate insulating film 20, the source electrode 40 and the drain electrode 50, and the organic semiconductor 60 is an inkjet printing method performed in a normal temperature and atmospheric pressure environment, that is, an atmospheric environment It is formed through the solution process of (inkjet printing). That is, the solution is added dropwise to the site to form a desired pattern. At this time, a bank for preventing the solution from flowing to other parts than the desired part is not necessary. Dropping conditions are ensured so that the droplets are maintained at about 50 pl or less, and the spreadability of the dropped ink solution can be reduced as much as possible by controlling the surface energy, so that a fine pattern of about 100 μm or less can be formed without forming a separate partition wall. Do.

게이트 전극(20), 소스 전극(40) 및 드레인 전극(50)은 모두 동일한 유기 물질로 형성된다. 본 실시예에서 게이트 전극(20), 소스 전극(40) 및 드레인 전극(50)을 형성하기 위해 사용되는 유기 물질의 한 예는 전도성 나노 실버 잉크이지만, 이와는 달리 다른 유기 물질을 사용할 수 있다.The gate electrode 20, the source electrode 40, and the drain electrode 50 are all formed of the same organic material. An example of an organic material used to form the gate electrode 20, the source electrode 40, and the drain electrode 50 in this embodiment is a conductive nano silver ink, but other organic materials may be used.

하지만, 본 실시예와는 달리, 게이트 전극(20), 소스 전극(40) 및 드레인 전극(50) 중 적어도 하나 또는 전부는 서로 다른 전도성 잉크로 만들어질 수도 있다. 예를 들면 PEDOT:PSS, Au 잉크, Cu 잉크 등 전도성 전자 잉크가 사용될 수 있다.However, unlike the present embodiment, at least one or all of the gate electrode 20, the source electrode 40, and the drain electrode 50 may be made of different conductive inks. For example, a conductive electronic ink such as PEDOT: PSS, Au ink, Cu ink, or the like may be used.

그러면 도 2에 도시한 유기 박막 트랜지스터의 제조 방법에 대하여 설명한다.Next, the manufacturing method of the organic thin film transistor shown in FIG. 2 is demonstrated.

먼저, 기판(10) 위에 전도성 나노 실버 잉크와 같은 유기 물질을 잉크젯 인쇄 방식으로 적하하여 게이트 전극(20)을 형성한다. 즉, 기판(10) 위의 해당 부분에 전도성 나노 실버 잉크를 약 20㎛ 내지 약 200㎛, 바람직하게는 약 100㎛의 선폭과 약 300㎚ 내지 약 500nm, 바람직하게는 약 360㎚의 두께로 적하한 후, 약 120℃ 내지 150℃, 바람직하게는 약 140℃ 에서 약 2분 내지 약 30분, 바람직하게는 약 10분 동안 건조시켜 게이트 전극(10)을 형성한다. 이때 형성된 게이트 전극(20)의 면저항은 약 1.4 Ω/sq 내지 약 20 Ω/sq이하 일 수 있다.First, an organic material such as conductive nano silver ink is dropped on the substrate 10 by inkjet printing to form the gate electrode 20. That is, a conductive nano silver ink is dropped into the corresponding portion on the substrate 10 with a line width of about 20 μm to about 200 μm, preferably about 100 μm and a thickness of about 300 nm to about 500 nm, preferably about 360 nm. After that, the gate electrode 10 is formed by drying at about 120 ° C. to 150 ° C., preferably at about 140 ° C. for about 2 minutes to about 30 minutes, and preferably about 10 minutes. In this case, the sheet resistance of the gate electrode 20 may be about 1.4 Ω / sq to about 20 Ω / sq or less.

다음 게이트 전극(20) 위에 PVP 잉크와 같은 유기 절연 물질을 잉크젯 인쇄 방법으로 적하하여 게이트 전극(20)의 일부분을 도포하는 PVP 패턴을 형성한다. 이때, PVP 잉크의 액적은 약 20㎛ 내지 약 200㎛, 바람직하게는 약 44.26㎛ 의 평균 지름과 약 20pl 내지 약 50pl, 바람직하게는 약 45.41pl 의 부피를 가질 수 있다. 그런 다음, 약 100℃ 내지 약 110℃, 바람직하게는 약 100℃에서 약 2분 내지 약 15분, 바람직하게는 약 10분 동안 PVP 패턴을 건조시켜 용매를 증발시킨 후, 다시 약 180℃ 내지 약 220℃, 바람직하게는 약 200℃에서 약 5분 내지 약 30분, 바람직하게는 약 20분 동안 PVP 패턴을 경화시켜 게이트 절연막(30)을 완성한다.Next, an organic insulating material such as PVP ink is dropped on the gate electrode 20 by an inkjet printing method to form a PVP pattern for coating a portion of the gate electrode 20. In this case, the droplet of the PVP ink may have an average diameter of about 20 μm to about 200 μm, preferably about 44.26 μm, and a volume of about 20 pl to about 50 pl, preferably about 45.41 pl. The PVP pattern is then dried at about 100 ° C. to about 110 ° C., preferably at about 100 ° C. for about 2 minutes to about 15 minutes, preferably about 10 minutes to evaporate the solvent, and then again at about 180 ° C. to about The PVP pattern is cured at 220 ° C., preferably at about 200 ° C. for about 5 minutes to about 30 minutes, preferably about 20 minutes, to complete the gate insulating film 30.

다음, 게이트 절연막(30) 위의 해당 부분에 유기 물질을 잉크젯 인쇄 방식으로 적하하여 소스 전극(40) 및 드레인 전극(50)을 형성한다. 이때, 적하된 유기 물질이 측면으로 흘러내려 해당 게이트 절연막(30)의 상부뿐만 아니라 측면까지 도포된다. 이미 설명한 것처럼, 소스 전극(40)과 드레인 전극(50)은 하부층에 형성된 게이트 전극(20)을 중심으로 소정 거리만큼 이격되어 서로 마주보고 있다. 이때, 사용되는 유기 물질은 게이트 전극(20)을 형성하기 위한 유기 물질과 동일하고, 한 예로서, 전도성 나노 실버 잉크를 사용할 수 있다. Next, an organic material is dropped on the corresponding portion on the gate insulating layer 30 by inkjet printing to form the source electrode 40 and the drain electrode 50. At this time, the dropped organic material flows to the side surface and is applied to the side surface as well as the top of the gate insulating film 30. As described above, the source electrode 40 and the drain electrode 50 are spaced apart from each other by a predetermined distance with respect to the gate electrode 20 formed in the lower layer. In this case, the organic material used may be the same as the organic material for forming the gate electrode 20, and as an example, a conductive nano silver ink may be used.

소스 전극(40)과 드레인 전극(50)을 형성하기 위한 잉크젯 인쇄 조건이나 경화 조건은 게이트 전극(20)을 형상할 때와 동일하다. 따라서, 게이트 절연막(30) 위에 소정 간격을 두고 잉크젯 인쇄 방식으로 전도성 나노 실버 잉크가 적하된 후, 약 140℃에서 약 10분간 건조시켜 소스 전극(40)과 드레인 전극(50)을 형성한다. 이때, 허용 가능한 건조 온도는 약 130℃ 내지 약 150℃이고, 허용 가능한 건조 시간은 약 10분 내지 약 60분일 수 있다. Inkjet printing conditions and curing conditions for forming the source electrode 40 and the drain electrode 50 are the same as when the gate electrode 20 is formed. Therefore, the conductive nano silver ink is dropped on the gate insulating film 30 by ink jet printing at predetermined intervals, and then dried at about 140 ° C. for about 10 minutes to form the source electrode 40 and the drain electrode 50. At this time, the allowable drying temperature is about 130 ℃ to about 150 ℃, the allowable drying time may be about 10 minutes to about 60 minutes.

이 때, 형성되는 소스 전극(40)과 드레인 전극(50)의 선폭 및 두께 또한 게이트 전극(20)의 그것들과 동일할 수 있다. 이로 인해, 형성된 소스 전극(40) 및 드레인 전극(50) 각각의 면저항 역시 게이트 전극(20)의 면저항과 같을 수 있다.At this time, the line width and thickness of the source electrode 40 and the drain electrode 50 to be formed may also be the same as those of the gate electrode 20. Thus, the sheet resistance of each of the formed source electrode 40 and the drain electrode 50 may also be the same as the sheet resistance of the gate electrode 20.

다음, 소스 전극(40)과 드레인 전극(50)의 이격으로 노출된 게이트 절연막(20) 위에 게이트 전극(20)과 중첩하게 유기 물질과 같은 유기 반도체 용액을 잉크젯 인쇄 방식으로 적하한다. 이때, 적하된 유기 반도체 용액은 노출된 게이트 절연막(30)뿐만 아니라 노출된 게이트 절연막(20) 부근의 일부 소스 전극(40) 및 드레인 전극(50)에도 도포된다.Next, an organic semiconductor solution, such as an organic material, is dropped by an inkjet printing method so as to overlap the gate electrode 20 on the gate insulating film 20 exposed between the source electrode 40 and the drain electrode 50. In this case, the dropped organic semiconductor solution is applied not only to the exposed gate insulating film 30 but also to some of the source electrode 40 and the drain electrode 50 near the exposed gate insulating film 20.

이때, 유기 반도체 용액은 클로로벤젠과 아니솔과 같은 유기 용매에 TIPS 펜타션을 약 1 wt% 내지 3 wt%, 바람직하게 약 1wt%의 비율로 섞어서 제조될 수 있다. 이때, 잉크 액적의 평균 지름은 약 25㎛ 내지 약 50㎛, 바람직하게 약 35.26㎛ 이고 평균 부피는 약 20pl 내지 약 50pl, 바람직하게 약 21.94pl일 수 있다.In this case, the organic semiconductor solution may be prepared by mixing TIPS pentation with an organic solvent such as chlorobenzene and anisole in a ratio of about 1 wt% to 3 wt%, preferably about 1 wt%. At this time, the average diameter of the ink droplets may be about 25 μm to about 50 μm, preferably about 35.26 μm, and the average volume may be about 20 pl to about 50 pl, preferably about 21.94 pl.

다음, 유기 반도체 용액을 약 150℃ 내지 약 170℃에서 건조하여 유기 반도체(60)을 형성한다. 이때, 형성되는 유기반도체(60)의 두께는 약 50nm 내지 약 100nm일 수 있다. Next, the organic semiconductor solution is dried at about 150 ° C. to about 170 ° C. to form the organic semiconductor 60. In this case, the thickness of the organic semiconductor 60 to be formed may be about 50nm to about 100nm.

따라서, 하나의 게이트 전극(20), 하나의 소스 전극(40) 및 하나의 드레인 전극(50)은 유기 반도체(60)와 함께 하나의 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(40)과 드레인 전극(50) 사이의 유기 반도체(60)에 형성된다. Accordingly, one gate electrode 20, one source electrode 40, and one drain electrode 50 form one thin film transistor together with the organic semiconductor 60, and a channel of the thin film transistor is a source electrode. It is formed in the organic semiconductor 60 between the 40 and the drain electrode 50.

도 1 및 도 2에는 도시하지 않았지만, 게이트 전극(20)과 동일층에 형성되는 게이 트선과 그 상부층에 형성되는 도전막, 예를 들면 데이터선과의 전기적인 절연을 위해, 원하는 PVP 잉크를 적하하여 게이트 절연층(30)을 부분적으로 형성할 수 있다. 이로 인해, 게이트선과 데이터선이 서로 교차하는 부분에 게이트 절연막(30)이 부분적으로 형성되므로, 교차하는 두 도전층간의 전기적인 절연이 이루어진다.Although not shown in FIGS. 1 and 2, a desired PVP ink is dripped to electrically insulate the gate line formed on the same layer as the gate electrode 20 and the conductive film formed on the upper layer, for example, the data line. The gate insulating layer 30 may be partially formed. As a result, since the gate insulating film 30 is partially formed at the portion where the gate line and the data line cross each other, electrical insulation is performed between the two conductive layers crossing each other.

이와 같이, 게이트 전극(20), 소스 전극(40) 및 드레인 전극(50)이 나노 실버 잉크와 같은 동일한 유기 물질을 사용하여 형성되고, 유기 반도체(60)는 TIPS 펜타션을 사용하여 형성될 때, 유기 박막 트랜지스터의 동작 특성을 도 3a 및 도 3b를 참고로 하여 설명한다.As such, when the gate electrode 20, the source electrode 40, and the drain electrode 50 are formed using the same organic material, such as nano silver ink, and the organic semiconductor 60 is formed using TIPS pentation, The operation characteristics of the organic thin film transistor will be described with reference to FIGS. 3A and 3B.

도 3a는 본 발명의 한 실시예에 따라 제조된 유기 박막 트랜지스터의 전달 특성 그래프이고, 도 3b는 본 발명의 한 실시예에 따라 제조된 유기 박막 트랜지스터의 출력 특성 그래프이다. 3A is a graph of transfer characteristics of an organic thin film transistor manufactured according to an exemplary embodiment of the present invention, and FIG. 3B is a graph of output characteristic of an organic thin film transistor manufactured according to an exemplary embodiment of the present invention.

도 3a 및 도 3b의 동작 특성을 갖는 유기 박막 트랜지스터(p 타입 트랜지스터)의 채널 폭은 약 145㎛였고, 채널 길이는 약 5㎛였으며, 전하 캐리어 이동도는 약 0.43cm2/Vㅇsec였고 전류 점멸비(On/Off)는 약 7.35ⅹ105였고, 오프 상태의 전류량은 약 0.118 pA/㎛였다. 또한 문턱전압 기울기(SS)와 문턱전압(Vth)은 각각 약 0.51V/dec였고 약 2.61V였다.The channel width of the organic thin film transistor (p-type transistor) having the operating characteristics of FIGS. 3A and 3B was about 145 μm, the channel length was about 5 μm, the charge carrier mobility was about 0.43 cm 2 / Vsec and the current The flashing ratio (On / Off) was about 7.35 10 10 and the amount of current in the off state was about 0.118 pA / µm. In addition, the threshold voltage slope SS and the threshold voltage Vth were about 0.51 V / dec and about 2.61 V, respectively.

도 3a에서, a1과 b1 곡선은 게이트 전압을 약 10V에서 약 -40V로 순차적으로 변경할 때 흐르는 드레인 전극와 소스 전극간 흐르는 전류(IDS)의 양을 측정한 곡선이고, a2과 b2 곡선은 게이트 전압을 약 -40V에서 약 10V로 순차적으로 변경할 때 흐 르는 전류량을 도시한 곡선이다. 이때, a1과 a2는 측정된 전류량을 리니어 스케일(linear scale)로 나타낸 것이고, b1과 b2는 측정된 전류량을 로그 스케일 (log scale)로 나타낸 것이다.In FIG. 3A, curves a1 and b1 are curves measuring the amount of current I DS flowing between the drain electrode and the source electrode when the gate voltage is sequentially changed from about 10V to about -40V, and the curves a2 and b2 are gate voltages. Is a curve showing the amount of current flowing when is sequentially changed from about -40V to about 10V. In this case, a1 and a2 represent the measured current amounts on a linear scale, and b1 and b2 represent the measured current amounts on a log scale.

도 3b는 게이트 전압을 각각 일정 값으로 유지할 때, 드레인 전극와 소스 전극간에 흐르는 전류(IDS)의 변화량을 도시한 그래프로서, 곡선 c1-c6는 각각 게이트 전압을 "0V", "-5V", "-10V", "-15V", "-20V" 및 "-25V"로 변화시킬 때, 드레인 전극와 소스 전극간에 흐르는 전류(IDS)의 변화량을 도시한 그래프이다.3B is a graph showing the amount of change of the current IDS flowing between the drain electrode and the source electrode when the gate voltage is maintained at a constant value, and curves c1-c6 respectively represent gate voltages of "0V", "-5V", " It is a graph showing the amount of change of the current IDS flowing between the drain electrode and the source electrode when changing to -10V "," -15V "," -20V "and" -25V ".

이와 같이, 별도의 증착 공정이나 식각 공정 없이, 대기 환경에서 행해지는 잉크젯 인쇄 방식을 이용하여 기판 위에 게이트 전극(20), 게이트 절연막(30), 소스 전극(40) 및 드레인 전극(50), 그리고 유기 반도체(60)가 형성되므로, 제조 시간과 제조 비용이 줄어들고, 플렉시블 기판과 같은 다양한 기판에 원하는 패턴을 형성한다.As such, the gate electrode 20, the gate insulating film 30, the source electrode 40 and the drain electrode 50 on the substrate using an inkjet printing method performed in an air environment without a separate deposition process or an etching process, and Since the organic semiconductor 60 is formed, manufacturing time and manufacturing cost are reduced, and desired patterns are formed on various substrates such as a flexible substrate.

또한 동일한 조건하에 동일한 유기 물질로 이루어진 용해성 용액을 이용하여 게이트 전극(20)과 소스 전극(40) 및 드레인 전극(50)을 형성하므로, 제조 비용이나 제조 시간이 더욱이 줄어든다.In addition, since the gate electrode 20, the source electrode 40, and the drain electrode 50 are formed by using a soluble solution made of the same organic material under the same conditions, the manufacturing cost and manufacturing time are further reduced.

다음, 도 4 및 도 5를 참고로 하여 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터에 대하여 설명한다. 도 4 및 도 5에서, 도 1 및 도 2에 도시한 유기 박막 트랜지스터와 동일한 구조를 갖고 같은 기능을 행하는 구성 요소에 대해서는 도 1 및 도 2와 같은 도면 부호를 부여하였고, 그에 대한 상세한 설명은 생략한다. Next, an organic thin film transistor according to another exemplary embodiment of the present invention will be described with reference to FIGS. 4 and 5. 4 and 5, the same structural elements as those of the organic thin film transistors shown in FIGS. 1 and 2 and the same functions are denoted by the same reference numerals as those of FIGS. 1 and 2, and detailed descriptions thereof are omitted. do.

도 4은 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터의 배치도이고, 도 5는 도 4의 유기 박막 트랜지스터를 V-V선을 따라 잘라 도시한 단면도이다.4 is a layout view of an organic thin film transistor according to another exemplary embodiment of the present invention, and FIG. 5 is a cross-sectional view of the organic thin film transistor of FIG. 4 taken along a line V-V.

도 4 및 도 5에 도시한 것처럼, 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터는 도 1에 도시한 유기 박막 트랜지스터와 유시한 구조를 갖는다.4 and 5, the organic thin film transistor according to another embodiment of the present invention has a structure similar to the organic thin film transistor shown in FIG.

즉, 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터는 기판(10) 위에 형성된 게이트 전극(20), 게이트 전극(20)의 해당 부분 및 대응하는 측면에 형성된 게이트 절연막(30), 게이트 절연막(30)의 해당 위치에 형성된 소스 전극(40)과 드레인 전극(50), 그리고 게이트 절연막(30)과 일부 소스 전극(40) 및 드레인 전극(50)에 형성된 유기 반도체(60)을 구비한다.That is, the organic thin film transistor according to another exemplary embodiment of the present invention may include a gate electrode 20 formed on the substrate 10, a gate insulating film 30 formed on a corresponding portion of the gate electrode 20, and corresponding side surfaces thereof, and a gate insulating film 30. Source electrode 40, drain electrode 50, and gate insulating film 30, and some source electrode 40 and organic semiconductor 60 formed on drain electrode 50, respectively.

하지만, 도 1에 도시한 유기 박막 트랜지스터와 달리, 본 실시예에 따른 유기 박막 트랜지스터는 노출된 기판(10)과 게이트 절연막(20)의 표면을 처리하여 형성된 표면 처리막(70)을 더 구비하고 있다.However, unlike the organic thin film transistor shown in FIG. 1, the organic thin film transistor according to the present exemplary embodiment further includes a surface treatment film 70 formed by treating the exposed surfaces of the substrate 10 and the gate insulating film 20. have.

표면 처리막(70)은 HMDS(hexa methylene disilazane)를 이용하여 노출된 기판(10) 및 PVP 잉크로 형성된 게이트 절연막(20)의 표면을 처리하여 형성될 수 있다. 따라서 게이트 절연막(30)이 형성된 후, 스핀 코터(spin coater)를 약 2000rpm 내지 약 3000rpm, 바람직하게 약 2500rpm의 회전수로 약 10초 내지 약 60초, 바림직하게 약 30초 동안 회전시켜 노출된 기판(10) 및 게이트 절연막(30)의 전면에 HMDS을 도포한 후 약 100℃ 내지 약 110℃, 바람직하게 약 100℃에서 약 2분 내지 약 15분, 바람직하게 약 10분 동안 건조시켜 표면 처리막(70)을 형성한다. 이러한 과정을 통해 형성되는 표면 처리막(70)의 두께는 매우 얇다.The surface treatment film 70 may be formed by treating the surface of the exposed substrate 10 and the gate insulating film 20 formed of PVP ink using HMDS (hexamethylene disilazane). Accordingly, after the gate insulating layer 30 is formed, the spin coater is exposed by rotating the spin coater for about 10 seconds to about 60 seconds, preferably about 30 seconds at a rotational speed of about 2000 rpm to about 3000 rpm, preferably about 2500 rpm. After applying the HMDS to the entire surface of the substrate 10 and the gate insulating film 30, the surface treatment by drying for about 2 minutes to about 15 minutes, preferably about 10 minutes at about 100 ℃ to about 110 ℃, preferably about 100 ℃ The film 70 is formed. The thickness of the surface treatment film 70 formed through this process is very thin.

이러한 표면 처리막(70)에 의해 게이트 절연막(30)의 접촉각이 줄어들며, 게 이트 절연막(30)의 표면은 친수성을 갖게 된다. 따라서 게이트 절연막(30) 위, 즉 표면 처리막(70)의 위에 적하되는 유기 물질, 예를 들어, TIPS 펜타션의 용액의 퍼짐 정도가 증가하여 적하된 용액의 평탄도가 균일해지므로, TIPS 펜타션의 접착력과 결정성이 증가한다.The contact angle of the gate insulating film 30 is reduced by the surface treatment film 70, and the surface of the gate insulating film 30 is hydrophilic. Accordingly, the spreading degree of the organic material, for example, the TIPS pentasion solution, which is dropped on the gate insulating film 30, that is, on the surface treatment film 70 increases, so that the flatness of the dropped solution becomes uniform. Sean's adhesion and crystallinity increase.

도 6를 참고로 하여, 게이트 절연막(30)을 표면 처리하기 전과 후의 표면 처리막(70) 위에 적하되는 용액과의 접촉각의 변화를 살펴본다.With reference to FIG. 6, the change of the contact angle with the solution dripped on the surface treatment film 70 before and after surface treatment of the gate insulating film 30 is looked at.

도 6의 (a)는 게이트 절연막을 HMDS로 표면 처리하지 않을 경우, 게이트 절연막과 그 위에 적하되는 TIPS 펜타션 용액과의 접촉각(θ)을 도시하였고, 도 6의 (b)는 게이트 절연막을 HMDS로 표면 처리한 경우, 게이트 절연막과 그 위에 적하되는 TIPS 펜타션 용액과의 접촉각(θ)을 도시하였다.FIG. 6A illustrates a contact angle θ of the gate insulating film and the TIPS pentation solution dropped thereon when the gate insulating film is not surface-treated with HMDS, and FIG. 6B shows the HMDS of the gate insulating film. In the case of surface treatment with, the contact angle θ between the gate insulating film and the TIPS pentation solution dropped thereon is illustrated.

도 6의 (a)에 도시한 것처럼, 게이트 절연막(30)을 HMDS로 표면 처리하지 않을 경우, 게이트 절연막(30)과 그 위에 적하되는 TIPS 펜타션 용액의 접촉각(θ)은 약 73.93˚이었다.As shown in FIG. 6A, when the gate insulating film 30 was not surface treated with HMDS, the contact angle θ of the gate insulating film 30 and the TIPS pentation solution dropped thereon was about 73.93 °.

이와는 달리, 도 6의 (b)에 도시한 것처럼, 게이트 절연막(30)을 HMDS로 표면 처리하여 표면 처리막(70)이 형성된 후, 게이트 절연막(30)과 그 위에 적하되는 TIPS 펜타션 용액의 접촉각은 약 68.25˚로서, HMDS로 게이트 절연막(30)을 표면 처리하기 전보다 접촉각이 작아 졌음을 알 수 있다. On the contrary, as shown in FIG. 6B, after the surface insulating film 70 is formed by surface treatment of the gate insulating film 30 with HMDS, the gate insulating film 30 and the TIPS pentation solution dropped thereon are formed. The contact angle is about 68.25 degrees, indicating that the contact angle is smaller than before the surface treatment of the gate insulating film 30 with HMDS.

접촉각이 작아짐에 따라 게이트 절연막(30) 위에 적하되는 용액의 퍼짐 정도가 증가하고, 이로 인해 게이트 절연막(30)에 적하되는 용액, 특히 TIPS 펜타션 용액과의 접착력이 증가하고 표면 평탄도가 증가하여 표면이 균일해진다.As the contact angle decreases, the degree of spreading of the solution dropped on the gate insulating film 30 increases, thereby increasing the adhesion to the solution dropped on the gate insulating film 30, in particular, the TIPS pentalysis solution, and increasing the surface flatness. The surface is uniform.

또한, 도 7을 참고로 하여, HMDS를 이용하여 게이트 절연막(30)을 표면 처리하기 전과 후, 표면 처리막(70) 위에 적하되는 TIPS 펜타션의 결정성의 변화를 살펴본다.In addition, with reference to FIG. 7, the change in crystallinity of the TIPS pentions deposited on the surface treatment film 70 before and after the surface treatment of the gate insulating film 30 using HMDS will be described.

도 7은 게이트 절연막을 HMDS로 표면 처리하지 않을 경우나 표면 처리할 경우, 게이트 절연막 위에 적하되는 TIPS 펜타션 용액의 결정성 변화를 X선 회절 분석기(X-ray diffraction)를 이용하여 분석한 결과를 도시한 그래프이다.FIG. 7 shows the results of analyzing the crystallinity change of the TIPS pentasion solution dropped on the gate insulating film by using an X-ray diffraction when the gate insulating film is not surface treated with HMDS or when the surface is treated. It is a graph shown.

도 7에서, 점선으로 표시된 그래프는 HMDS로 게이트 절연막(30)의 표면을 처리했을 경우, TIPS 펜타션의 결정성 변화를 도시한 그래프이고, 점선으로 표시된 그래프는 HMDS로 게이트 절연막(30)의 표면을 처리하였을 때, TIPS 펜타션의 결정성 변화를 도시한 그래프이다. 도 7에 도시된 두 그래프를 통해 알 수 있듯이, HMDS로 게이트 절연막(30)을 표면 처리한 후 게이트 절연막(30) 위에 도포되는 TIPS 펜타선의 강도(intensity)가 크게 증가하였으므로, TIPS 펜타선의 결정성이 크게 향상됨을 알 수 있었다.In FIG. 7, the graph indicated by the dotted line is a graph showing the crystallinity change of the TIPS pentation when the surface of the gate insulating film 30 is treated with HMDS, and the graph indicated by the dotted line is the surface of the gate insulating film 30 by HMDS. It is a graph showing the crystallinity change of the TIPS pentasion when is processed. As can be seen from the two graphs shown in FIG. 7, since the intensity of the TIPS pentaline applied on the gate insulating film 30 after the surface treatment of the gate insulating film 30 with HMDS was greatly increased, the crystallinity of the TIPS pentaline was increased. This can be seen to be greatly improved.

다음, 이러한 유기 박막 트랜지스터의 동작 특성에 대하여, 도 8a 및 도 8b를 참고로 하여 설명한다.Next, operation characteristics of the organic thin film transistor will be described with reference to FIGS. 8A and 8B.

도 8a는 본 발명의 다른 실시예에 따라 제조된 유기 박막 트랜지스터의 전달 특성 그래프이고, 도 8b는 본 발명의 다른 실시예에 따라 제조된 유기 박막 트랜지스터의 출력 특성 그래프이다. 8A is a graph illustrating transfer characteristics of an organic thin film transistor manufactured according to another exemplary embodiment of the present invention, and FIG. 8B is a graph of output characteristic of an organic thin film transistor manufactured according to another exemplary embodiment of the present invention.

도 8a 및 도 8b의 동작 특성을 갖는 유기 박막 트랜지스터의 채널 폭은 약 145㎛였고, 채널 길이는 약 5㎛였으며, 또한 문턱전압 기울기(SS)와 문턱전압(Vth)은 각각 약 0.34V/dec였고 약 0.62V였다.The channel width of the organic thin film transistor having the operating characteristics of FIGS. 8A and 8B was about 145 μm, the channel length was about 5 μm, and the threshold voltage slope SS and the threshold voltage Vth were about 0.34 V / dec, respectively. And about 0.62V.

도 3a와 유사하게, a11과 b11 곡선은 게이트 전압을 약 10V에서 약 -40V로 순차적으로 변경할 때 흐르는 드레인 전극와 소스 전극간 흐르는 전류(IDS)의 양을 측정한 곡선이고, a12과 b12 곡선은 게이트 전압을 약 -40V에서 약 10V로 순차적으로 변경할 때 흐르는 전류량을 도시한 곡선이다. 또한 a11과 a2는 측정된 전류량을 리니어 스케일(linear scale)로 나타낸 것이고, b11과 b12는 측정된 전류량을 로그 스케일(log scale)로 나타낸 것이다.Similar to FIG. 3A, the curves a11 and b11 measure the amount of current I DS flowing between the drain electrode and the source electrode when the gate voltage is sequentially changed from about 10V to about -40V, and the a12 and b12 curves are This is a curve showing the amount of current flowing when the gate voltage is sequentially changed from about -40V to about 10V. In addition, a11 and a2 represent the measured amount of current on a linear scale, and b11 and b12 represent the measured amount of current on a log scale.

또한 도 3b와 유사하게, 도 6b는 게이트 전압을 각각 일정 값으로 유지할 때, 드레인 전극와 소스 전극간에 흐르는 전류(IDS)의 변화량을 도시한 그래프로서, 곡선 c11-c16는 각각 게이트 전압을 "0V", "-5V", "-10V", "-15V", "-20V" 및 "-25V"로 변화시킬 때, 드레인 전극와 소스 전극간에 흐르는 전류(IDS)의 변화량을 도시한 그래프이다.In addition, similar to FIG. 3B, FIG. 6B is a graph showing the amount of change of the current IDS flowing between the drain electrode and the source electrode when the gate voltage is maintained at a constant value, and the curves c11-c16 respectively represent the gate voltage as "0V". , "-5V", "-10V", "-15V", "-20V", and "-25V" is a graph showing the amount of change of the current IDS flowing between the drain electrode and the source electrode.

도8a의 그래프를 도 3a의 그래프와 비교하면, HMDS 표면 처리 후 유기 박막 트랜지스터의 차단(off) 영역(0V-10V)에서 히스테리시스(hysteresis) 특성이 크게 감소하였고 누설 전류량이 크게 줄어들었으며, 온(on) 상태에서의 전류량이 조금 증가함을 알 수 있었다.Comparing the graph of FIG. 8A with the graph of FIG. 3A, in the off region (0V-10V) of the organic thin film transistor after HMDS surface treatment, the hysteresis characteristic was greatly decreased, and the leakage current amount was greatly reduced. It can be seen that the amount of current in the on) state slightly increases.

더욱이, 전하 캐리어 이동도는 게이트 절연막(30)을 표면 표면 처리하지 않을 경우의 약 0.43cm2/Vㅇsec에서 약 0.69cm2/Vㅇsec로 증가하였고, 전류 점멸비 역시 약 7.35x105 에서1.59x106으로 증가하였다. 또한 오프 상태의 전류량 역시 게이 트 절연막(30)을 표면 표면 처리하지 않을 경우의 약 0.118 pA/㎛ 에서 약 0.048 pA/㎛로 감소하였다. 그래서 HMDS를 이용하여 게이트 절연막(30)을 표면 처리했을 경우, 유기 박막 트랜지스터의 성능이 향상됨을 알 수 있다.Moreover, the charge carrier mobility increased from about 0.43 cm 2 / Vsec to about 0.69 cm 2 / Vsec when the gate insulating film 30 was not surface treated, and the current flashing ratio was also about 7.35x10 5 . Increased to 1.59 × 10 6 ; In addition, the amount of current in the off state also decreased from about 0.118 pA / µm to about 0.048 pA / µm when the gate insulating film 30 was not surface treated. Therefore, when the gate insulating film 30 is surface-treated using HMDS, it can be seen that the performance of the organic thin film transistor is improved.

이와 같이, 게이트 절연막(30)의 표면 처리로 인해, 게이트 절연막(30) 위에 형성되는 유기 반도체(60)의 평탄도가 균일해지고 결정성이 증가하여 채널의 동작 성능이 향상되므로 유기 박막 트랜지스터의 동작 특성이 향상되었다.As such, due to the surface treatment of the gate insulating film 30, the flatness of the organic semiconductor 60 formed on the gate insulating film 30 is uniform and the crystallinity is increased, thereby improving the operating performance of the channel. Properties have been improved.

다음, 본 발명의 다른 실시예에 따라 제조된 유기 박막 트랜지스터를 이용하여 제조된 다이오드의 예를 도 9 및 도 10을 참고로 하여 설명한다.Next, an example of a diode manufactured using an organic thin film transistor manufactured according to another embodiment of the present invention will be described with reference to FIGS. 9 and 10.

도 9는 본 발명의 다른 실시예에 따라 제작된 유기 박막 트랜지스터를 이용하여 제작된 다이오드의 배치도이고, 도 10은 도 9의 유기 박막 트랜지스터를 X-X선을 따라 잘라 도시한 단면도이다.9 is a layout view of a diode fabricated using an organic thin film transistor manufactured according to another exemplary embodiment of the present invention, and FIG. 10 is a cross-sectional view of the organic thin film transistor of FIG. 9 taken along X-X line.

도 9 및 도 10에 도시한 것처럼, 다이오드의 구조는 게이트 전극(20), 게이트 절연막(30), 소스 전극(40) 및 드레인 전극(50), 그리고 유기 반도체(60)를 구비한 유기 박막 트랜지스터에서 게이트 전극(20)과 드레인 전극(50)이 바로 접촉하여 전기적으로 연결되어 있다.As shown in FIGS. 9 and 10, the structure of the diode is an organic thin film transistor having a gate electrode 20, a gate insulating film 30, a source electrode 40 and a drain electrode 50, and an organic semiconductor 60. In this case, the gate electrode 20 and the drain electrode 50 directly contact each other and are electrically connected to each other.

이미 설명한 것처럼, 게이트 절연막(30)이 게이트 전극(20)의 특정 부분에만 형성되어 있으므로, 소스 전극(40) 및 드레인 전극(50)을 형성하는 공정 중에 게이트 절연막(30)이 형성되지 않은 부분 중 원하는 부분에 드레인 전극(50)을 위한 용액을 적하하여 드레인 전극(50)과 게이트 전극(20)을 바로 연결시킨다. 이때, 게이트 절연막(30)을 덮여지지 않은 게이트 전극(20) 위에 표면 처리막(70)이 형성되 어 있지만, 표면 처리막(70)의 두께가 매우 얇기 때문에 게이트 전극(20)과 그 상부층인 드레인 전극(50)간의 전기적인 연결에는 영향을 미치지 않는다.As described above, since the gate insulating film 30 is formed only on a specific portion of the gate electrode 20, the gate insulating film 30 is not formed during the process of forming the source electrode 40 and the drain electrode 50. A solution for the drain electrode 50 is added dropwise to the desired portion to directly connect the drain electrode 50 and the gate electrode 20. At this time, although the surface treatment film 70 is formed on the gate electrode 20 which is not covered with the gate insulating film 30, since the thickness of the surface treatment film 70 is very thin, the gate electrode 20 and the drain, which is an upper layer thereof, are formed. It does not affect the electrical connection between the electrodes 50.

본 예에서는 노출된 기판(10) 및 게이트 절연막(30) 위에 표면 처리막(70)을 갖는 유기 박막 트랜지스터를 이용하여 제작된 다이오드를 도시하였지만, 이와는 달리, 표면 처리막(70)이 없는 유기 박막 트랜지스터, 즉, 도 1 및 도 2에 도시한 유기 박막 트랜지스터를 이용하여 제작된 다이오드에도 적용될 수 있다. 이 경우, 게이트 전극(20)과의 접촉을 위한 부분에 드레인 전극(50)을 형성하기 위한 잉크를 직접 적하하여 게이트 전극(20)과 드레인 전극(50)을 바로 물리적 및 전기적으로 연결시킨다. In this example, a diode fabricated using an organic thin film transistor having a surface treatment film 70 on the exposed substrate 10 and the gate insulating film 30 is illustrated. Alternatively, the organic thin film without the surface treatment film 70 is shown. The present invention can also be applied to transistors, that is, diodes fabricated using the organic thin film transistors shown in FIGS. 1 and 2. In this case, the ink for forming the drain electrode 50 is directly added dropwise to the portion for contact with the gate electrode 20 to directly connect the gate electrode 20 and the drain electrode 50 physically and electrically.

이와 같이, 게이트 전극(20)과 드레인 전극(50)을 전기적으로 연결하기 위해 비아홀(via hole) 등을 형성하기 위한 별도의 사진공정과 식각 공정 없이, 게이트 절연막(30)이 형성되어 있지 않은 부분에 드레인 전극(50)을 형성하기 위한 용액을 적하하여 드레인 전극(50)과 직접 연결시키므로 제조 공정이 단순해지고 제조 비용 또한 절감된다.As such, a portion in which the gate insulating layer 30 is not formed without a separate photo process and an etching process for forming a via hole or the like for electrically connecting the gate electrode 20 and the drain electrode 50. The solution for forming the drain electrode 50 is added dropwise and directly connected to the drain electrode 50, thereby simplifying the manufacturing process and reducing the manufacturing cost.

또한, 비아홀 형성을 위한 별도의 시각 공정을 행하지 않으므로, 플라즈마 공정 등을 통해 게이트 절연막을 식각하여 비아홀을 형성할 때 플라즈마의 영향으로 소자의 문턱 전압이 양전압 방향으로 이동하는 현상을 방지할 수 있어 회로 구조를 단순화할 수 있는 장점이 있다.In addition, since a separate visual process for forming a via hole is not performed, a phenomenon in which the threshold voltage of the device moves in a positive voltage direction due to plasma may be prevented when etching the gate insulating film through a plasma process to form a via hole. There is an advantage to simplify the circuit structure.

본 실시예들에서는 게이트 전극이 소스 전극 및 드레인 전극보다 하부층에 있는 하부 게이트 구조의 유기 박막 트랜지스터에 대하여 설명하였지만, 이와 달 리, 다른 형태의 유기 박막 트랜지스터, 예를 들면, 게이트 전극이 소스 전극 및 드레인 전극보다 상부층에 있는 상부 게이트 구조의 유기 박막 트랜지스터에도 적용될 수 있습니다.In the present exemplary embodiment, the organic thin film transistor having the lower gate structure in which the gate electrode is lower than the source electrode and the drain electrode has been described. However, another type of organic thin film transistor, for example, the gate electrode may be a source electrode and a drain electrode. It can also be applied to organic thin film transistors with an upper gate structure in the upper layer than the drain electrode.

이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다. The embodiments of the present invention described above are not only implemented by the apparatus and method but may be implemented through a program for realizing the function corresponding to the configuration of the embodiment of the present invention or a recording medium on which the program is recorded, The embodiments can be easily implemented by those skilled in the art from the description of the embodiments described above.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

도 1은 본 발명의 한 실시예에 따른 유기 박막 트랜지스터의 배치도이다.1 is a layout view of an organic thin film transistor according to an exemplary embodiment of the present invention.

도 2은 도 1의 유기 박막 트랜지스터를 II-II선을 따라 잘라 도시한 단면도이다.FIG. 2 is a cross-sectional view of the organic thin film transistor of FIG. 1 taken along the line II-II.

도 3a는 본 발명의 한 실시예에 따라 제조된 유기 박막 트랜지스터의 전달 특성 그래프이다. 3A is a graph illustrating a transfer characteristic of an organic thin film transistor manufactured according to an exemplary embodiment of the present invention.

도 3b는 본 발명의 한 실시예에 따라 제조된 유기 박막 트랜지스터의 출력 특성 그래프이다. 3B is a graph illustrating output characteristics of an organic thin film transistor manufactured according to an exemplary embodiment of the present invention.

도 4은 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터의 배치도이다.4 is a layout view of an organic thin film transistor according to another exemplary embodiment of the present invention.

도 5는 도 4의 유기 박막 트랜지스터를 V-V선을 따라 잘라 도시한 단면도이다.5 is a cross-sectional view of the organic thin film transistor of FIG. 4 taken along the line V-V.

도 6는 게이트 절연막을 HMDS로 표면 처리하지 않을 경우와 표면 처리할 경우, 게이트 절연막과 그 위에 적하되는 TIPS 펜타션 용액과의 접촉각을 도시한다. FIG. 6 shows the contact angles between the gate insulating film and the TIPS pentation solution dropped thereon when the gate insulating film is not surface treated with HMDS and when the surface is treated.

도 7은 게이트 절연막을 HMDS로 표면 처리하지 않을 경우나 표면 처리할 경우, 게이트 절연막 위에 적하되는 TIPS 펜타션 용액의 결정성 변화를 X선 회절 분석기를 이용하여 분석한 결과를 도시한 그래프이다.FIG. 7 is a graph illustrating a result of analyzing the crystallinity change of the TIPS pentagenation solution dropped on the gate insulating film by using an X-ray diffraction analyzer when the gate insulating film is not surface-treated with HMDS or surface-treated.

도 8a는 본 발명의 다른 실시예에 따라 제조된 유기 박막 트랜지스터의 전달 특성 그래프이다. 8A is a graph illustrating a transfer characteristic of an organic thin film transistor manufactured according to another exemplary embodiment of the present invention.

도 8b는 본 발명의 다른 실시예에 따라 제조된 유기 박막 트랜지스터의 출력 특성 그래프이다. 8B is a graph illustrating output characteristics of an organic thin film transistor manufactured according to another exemplary embodiment of the present invention.

도 9는 본 발명의 다른 실시예에 따라 제작된 유기 박막 트랜지스터를 이용하여 제작된 다이오드의 배치도이다.9 is a layout view of a diode fabricated using an organic thin film transistor fabricated according to another embodiment of the present invention.

도 10은 도 9의 유기 박막 트랜지스터를 X-X선을 따라 잘라 도시한 단면도이다.10 is a cross-sectional view of the organic thin film transistor of FIG. 9 taken along the line X-X.

Claims (12)

게이트 전극,Gate electrode, 상기 게이트 전극과 절연되어 있는 소스 전극 및 드레인 전극, A source electrode and a drain electrode insulated from the gate electrode, 상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 형성된 게이트 절연막, 그리고 A gate insulating film formed between the gate electrode and the source electrode and the drain electrode, and 상기 게이트 전극과 중첩하는 반도체A semiconductor overlapping the gate electrode 를 포함하고, Including, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 동일한 용해성 물질을 포함하는The gate electrode, the source electrode and the drain electrode include the same soluble material 박막 트랜지스터. Thin film transistor. 게이트 전극,Gate electrode, 상기 게이트 전극과 절연되어 있는 소스 전극 및 드레인 전극, A source electrode and a drain electrode insulated from the gate electrode, 상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 형성된 게이트 절연막, A gate insulating film formed between the gate electrode and the source electrode and the drain electrode, 상기 게이트 절연막의 표면에 형성된 표면 처리막, 그리고A surface treatment film formed on a surface of the gate insulating film, and 상기 게이트 전극과 중첩하는 위치에 형성되는 반도체A semiconductor formed at a position overlapping the gate electrode 를 포함하고,Including, 상기 표면 처리막은 HMDS(hexa methylene disilazane)를 포함하는 박막 트랜지스터. The surface treatment film includes a thin film transistor (HMDS) (hexa methylene disilazane). 삭제delete 제2항에서, In claim 2, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 동일한 용해성 물질을 포함하는 박막 트랜지스터.And the gate electrode, the source electrode and the drain electrode include the same soluble material. 제4항에서,In claim 4, 상기 용해성 물질은 나노 실버 잉크로 형성되는 박막 트랜지스터.The soluble material is a thin film transistor formed of nano silver ink. 삭제delete 기판 위에 제1 용액을 이용하여 제1 조건의 용액 공정으로 게이트 전극을 형성하는 단계,Forming a gate electrode on the substrate by a solution process of a first condition using a first solution, 상기 제1 용액을 이용하여 상기 제1 조건의 용액 공정으로 소스 전극 및 드레인 전극을 형성하는 단계,Forming a source electrode and a drain electrode by the solution process under the first condition using the first solution, 상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 제2 용액을 이용하여 제2 조건의 용액 공정으로 게이트 절연막을 형성하는 단계Forming a gate insulating film between the gate electrode and the source electrode and the drain electrode by a solution process under a second condition using a second solution 제3 용액을 이용하여 제3 조건의 용액 공정으로 상기 게이트 전극과 중첩하게 반도체를 형성하는 단계, 그리고Forming a semiconductor to overlap with the gate electrode by using a third solution in a third process solution; and 노출된 기판 및 상기 게이트 절연막의 표면을 제4 용액을 이용하여 처리하여 표면 처리막을 형성하는 단계Treating the exposed substrate and the surface of the gate insulating film using a fourth solution to form a surface treatment film 를 포함하고,Including, 상기 용액 공정은 모두 동일한 용액 공정인The solution process is all the same solution process 박막 트랜지스터의 제조 방법.Method of manufacturing a thin film transistor. 제7항에서,In claim 7, 상기 용액 공정은 잉크젯 프린팅 방식인 박막 트랜지스터의 제조 방법.The solution process is a method of manufacturing a thin film transistor is an inkjet printing method. 삭제delete 제7항에서,In claim 7, 상기 표면 처리막 형성 단계는 스핀 코더를 이용하여 상기 제4 용액을 상기 노출된 기판 및 상기 게이트 절연막의 전면에 도포하여 상기 표면 처리막을 형성하는 박막 트랜지스터의 제조 방법.The forming of the surface treatment layer may include forming the surface treatment layer by applying the fourth solution to the entire surface of the exposed substrate and the gate insulating layer using a spin coder. 삭제delete 삭제delete
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