KR100975558B1 - 통신 시스템에서 신호 송수신 장치 및 방법 - Google Patents

통신 시스템에서 신호 송수신 장치 및 방법 Download PDF

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Abstract

본 발명은 통신 시스템의 신호 송신 장치에서, 정보 벡터를 입력받고, 상기 정보 벡터를 비이진 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호화 방식으로 부호화하여 비이진 LDPC 부호어로 생성한다.
Figure R1020060040134
비이진 LDPC 부호, 항등 행렬, 부호화 복잡도, 정보 파트, 제1패리티 파트, 제2패리티 파트

Description

통신 시스템에서 신호 송수신 장치 및 방법{APPARATUS AND METHOD FOR TRANSMITTING/RECEIVING SIGNAL IN A COMMUNICATION SYSTEM}
도 1은 비이진 LDPC 부호를 사용하는 일반적인 통신 시스템에서 신호 송신 장치의 구조를 도시한 도면
도 2는 비이진 LDPC 부호를 사용하는 일반적인 통신 시스템에서 신호 수신 장치의 구조를 도시한 도면
도 3은 일반적인 비이진 요소 행렬의 구조를 도시한 도면
도 4는 본 발명의 실시예에 따른 완전 하삼각 행렬 형태와 유사한 형태를 가지는 패리티 검사 행렬의 구조를 도시한 도면
도 5는 순열 행렬 Pi의 구조를 도시한 도면
도 6은 비이진 순환 행렬을 사용한 도 4의 패리티 검사 행렬 구조를 도시한 도면
도 7은 도 6의 패리티 검사 행렬이 6개의 블록들을 포함하는 형태를 가질 경우를 도시한 도면
도 8a-도8b는 도 7의 행렬 B의 전치 행렬과, 행렬 E와, 행렬 T와, 행렬 T의 역행렬을 도시한 도면
도 9는 본 발명의 실시예에 따른 비이진 LDPC 부호를 부호화하는 과정을 도시한 순서도
도 10은 본 발명의 실시예에 따른 비이진 LDPC 부호를 부호화하는 부호화기 내부 구조를 도시한 도면
본 발명은 통신 시스템의 신호 송수신 장치 및 방법에 관한 것으로서, 특히 비이진(non-binary) 저밀도 패리티 검사(LDPC: Low Density Parity Check, 이하 'LDPC'라 칭하기로 한다) 부호를 사용하는 통신 시스템에서 신호를 송수신하는 장치 및 방법에 관한 것이다.
차세대 통신 시스템은 패킷 서비스 통신 시스템(packet service communication system) 형태로 발전되어 왔으며, 패킷 서비스 통신 시스템은 버스트(burst)한 패킷 데이터(packet data)를 다수의 이동 단말기(MS: Mobile Station)들로 송신하는 시스템으로서, 대용량 데이터 송신에 적합하도록 설계되어 왔다. 또한, 차세대 통신 시스템에서는 채널 부호(channel code)로서 터보 부호(turbo code)와 함께 고속 데이터 송신시에 그 성능 이득이 우수한 것으로 알려져 있으며, 송신 채널에서 발생하는 잡음에 의한 오류를 효과적으로 정정하여 데이터 송신의 신뢰도를 높일 수 있는 장점을 가지는 비이진 LDPC 부호를 사용하는 것을 적극적으 로 고려하고 있다. 상기 비이진 LDPC 부호 사용을 적극적으로 고려하고 있는 차세대 통신 시스템으로는 IEEE(Institute of Electrical and Electronics Engineers) 802.16e 통신 시스템 및 IEEE 802.11n 통신 시스템 등이 있다.
그러면 여기서 도 1을 참조하여 비이진 LDPC 부호를 사용하는 일반적인 통신 시스템의 신호 송신 장치 구조에 대해서 설명하기로 한다.
상기 도 1은 비이진 LDPC 부호를 사용하는 일반적인 통신 시스템에서 신호 송신 장치의 구조를 도시한 도면이다.
상기 도 1을 참조하면, 먼저 상기 신호 송신 장치는 부호화기(encoder)(111)와, 변조기(modulator)(113)와, 송신기(115)를 포함한다. 먼저, 상기 신호 송신 장치에서 송신하고자 하는 정보 벡터(information vector)(
Figure 112006031492212-pat00001
)가 발생되면, 상기 정보 벡터(
Figure 112006031492212-pat00002
)는 상기 부호화기(111)로 전달된다. 상기 부호화기(111)는 상기 정보 벡터(
Figure 112006031492212-pat00003
)를 미리 설정되어 있는 부호화 방식으로 부호화하여 부호어 벡터(codeword vector)(
Figure 112006031492212-pat00004
), 즉 비이진 LDPC 부호어로 생성한 후 상기 변조기(113)로 출력한다. 여기서, 상기 부호화 방식은 비이진 LDPC 부호화 방식이 되는 것이다. 상기 변조기(113)는 상기 부호어 벡터(
Figure 112006031492212-pat00005
)를 미리 설정되어 있는 변조 방식으로 변조하여 변조 벡터(
Figure 112006031492212-pat00006
)으로 생성하여 상기 송신기(115)로 출력한다. 상기 송신기(115)는 상기 변조기(113)에서 출력한 변조 벡터(
Figure 112006031492212-pat00007
)를 입력하여 송신 신호 처리한 후 안테나를 통해 신호 수신 장치로 송신한다.
다음으로 도 2를 참조하여 비이진 LDPC 부호를 사용하는 일반적인 통신 시스템의 신호 수신 장치 구조에 대해서 설명하기로 한다.
상기 도 2는 비이진 LDPC 부호를 사용하는 일반적인 통신 시스템에서 신호 수신 장치의 구조를 도시한 도면이다.
상기 도 2를 참조하면, 상기 신호 수신 장치는 수신기(211)와, 복조기(de-modulator)(213)와, 복호기(decoder)(215)를 포함한다. 먼저, 신호 송신 장치에서 송신한 신호는 상기 신호 수신 장치의 안테나를 통해 수신되고, 상기 안테나를 통해 수신된 신호는 상기 수신기(211)로 전달된다. 상기 수신기(211)는 상기 수신 신호를 수신 신호 처리한 후 그 수신 신호 처리된 수신 벡터(
Figure 112006031492212-pat00008
)를 상기 복조기(213)로 출력한다. 상기 복조기(213)는 상기 수신기(211)에서 출력한 수신 벡터(
Figure 112006031492212-pat00009
)를 입력하여 상기 신호 송신 장치의 변조기, 즉 변조기(113)에서 적용한 변조 방식에 상응하는 복조 방식으로 복조한 후 그 복조한 복조 벡터(
Figure 112006031492212-pat00010
)를 상기 복호기(215)로 출력한다. 상기 복호기(215)는 상기 복조기(213)에서 출력한 복조 벡터(
Figure 112006031492212-pat00011
)를 입력하여 상기 신호 송신 장치의 부호화기, 즉 부호화기(111)에서 적용한 부호화 방식에 상응하는 복호 방식으로 복호한 후 그 복호한 신호를 최종적으로 복원된 정보 벡터(
Figure 112006031492212-pat00012
)로 출력한다. 여기서, 상기 복호 방식, 즉 비이진 LDPC 복호 방식은 합곱(sum-product) 알고리즘(algorithm)에 기반한 반복 복 호(iterative decoding) 알고리즘을 사용하는 방식이다.
한편, 이진(binary) LDPC 부호는 대부분의 엘리먼트(element)들이 0의 값을 가지며, 상기 0의 값을 가지는 엘리먼트들 이외의 극히 소수의 엘리먼트들이 0이 아닌(non-zero), 일 예로 1의 값을 가지는 패리티 검사 행렬(parity check matrix)에 의해 정의되는 부호이다. 따라서, 상기 이진 LDPC 부호의 패리티 검사 행렬을 구성하는 엘리먼트들은 모두 0 혹은 1의 값을 가진다.
이와는 달리 상기 비이진 LDPC 부호의 패리티 검사 행렬을 구성하는 엘리먼트들은 모두 갈로아 필드(GF: Galois Field, 이하 'GF'라 칭하기로 한다)(q)의 엘리먼트이다. 상기 GF(q)에서 q는 상기 GF의 차수(order)를 나타내며, q = 2p이다. 따라서, 상기 비이진 LDPC 부호는 대부분의 엘리먼트들이 0의 값을 가지며, 상기 0의 값을 가지는 엘리먼트들 이외의 극히 소수의 엘리먼트들이 0이 아닌, 일 예로 GF(q)의 엘리먼트인 패리티 검사 행렬에 의해 정의되는 부호이다.
그런데, 현재는 상기 비이진 LDPC 부호의 사용을 적극적으로만 고려하고 있을 뿐, 상기 비이진 LDPC 부호의 패리티 검사 행렬 생성과, 상기 비이진 LDPC 부호의 부호화 및 복호 등과 같은 상기 비이진 LDPC 부호를 사용하여 신호를 송수신하는 방안에 대해 구체적으로 제시된 바가 없다. 따라서, 상기 비이진 LDPC 부호를 사용하여 신호를 송수신하는 방안에 대한 필요성이 대두되고 있다.
따라서, 본 발명은 비이진 LDPC 부호를 사용하는 통신 시스템에서 신호를 송수신하는 장치 및 방법을 제안한다. 또한, 본 발명은 비이진 LDPC 부호를 사용하는 통신 시스템에서 패리티 검사 행렬을 생성하는 방법을 제안한다.
본 발명에서 제안하는 장치는; 통신 시스템의 신호 수신 장치에 있어서, 신호를 수신하는 수신기와, 상기 수신 신호를 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 패리티 검사 행렬을 사용하여 복호함으로써 정보 벡터로 생성하는 복호기를 포함하며, 상기 패리티 검사 행렬은 다수의 블록들을 포함하며, 상기 다수의 블록들은 상기 정보 벡터에 대응되는 정보 파트에 대응되는 블록들과, 제1패리티 벡터에 대응되는 제1패리티 파트에 대응되는 블록들과, 제2 패리티 벡터에 대응되는 제2패리티 파트에 대응되는 블록들로 분류되며, 상기 제1패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 비이진 요소 행렬들이 배열되고, 상기 제2패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 블록 단위의 하삼각 형태로 비이진 요소 행렬들이 배열되며, 상기 비이진 요소 행렬은 갈로아 필드(GF: Galois Field) (q = 2p) 상의 엘리먼트가 순열 행렬에 곱해진 행렬임을 특징으로 한다.
본 발명에서 제안하는 다른 장치는; 통신 시스템의 신호 송신 장치에 있어서, 정보 벡터를 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 패리티 검사 행렬을 사용하여 부호화함으로써 부호어 벡터로 생성하는 부호화기와, 상기 부호어 벡터를 송신하는 송신기를 포함하며, 상기 패리티 검사 행렬은 다수의 블록들을 포함하며, 상기 다수의 블록들은 상기 정보 벡터에 대응되는 정보 파트에 대응되는 블록들과, 제1패리티 벡터에 대응되는 제1패리티 파트에 대응되는 블록들과, 제2패리티 벡터에 대응되는 제2패리티 파트에 대응되는 블록들로 분류되며, 상기 제1패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 비이진 요소 행렬들이 배열되고, 상기 제2패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 블록 단위의 하삼각 형태로 비이진 요소 행렬들이 배열되며, 상기 비이진 요소 행렬은 갈로아 필드(GF: Galois Field) (q = 2p) 상의 엘리먼트가 순열 행렬에 곱해진 행렬임을 특징으로 한다.
본 발명에서 제안하는 또 다른 장치는; 통신 시스템에서 비이진 블록 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 부호화 장치에 있어서, 패리티 검사 행렬의 제1부분 행렬과 정보 벡터를 곱셈하는 제1행렬 곱셈기와, 상기 정보 벡터를 상기 패리티 검사 행렬의 제2부분 행렬과 곱셈하는 제2행렬 곱셈기와, 상기 제1행렬 곱셈기에서 출력한 신호와, 상기 패리티 검사 행렬의 제6부분 행렬과 제5부분 행렬의 역행렬의 행렬곱을 곱셈하는 제3행렬 곱셈기와, 상기 제2행렬 곱셈기에서 출력한 신호와 제3행렬 곱셈기에서 출력한 신호를 가산하는 제1가산기와, 상기 제1가산기에서 출력한 신호와 상기 패리티 검사 행렬의 제3부분 행렬과 곱셈하는 제4행렬 곱셈기와, 상기 제1행렬 곱셈기에서 출력한 신호와 상기 제4행렬 곱셈기에서 출력한 신호를 가산하는 제2가산기와, 상기 제2가산기에서 출력한 신호와 상기 제5부분 행렬의 역행렬을 곱셈하는 제5행렬 곱셈기와, 상기 정보 벡터와, 상기 제1가산기의 출력 신호를 제1패리티 벡터로, 상기 제5행렬 곱셈기의 출력 신호를 제2패리티 벡터로 하여 상기 비이진 LDPC 부호 포맷에 상응하도록 조립하여 출력하는 조립기를 포함한다.
본 발명에서 제안하는 방법은; 통신 시스템에서 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 패리티 검사 행렬을 생성하는 방법에 있어서, 정보 벡터를 LDPC 부호로 부호화시 사용되는 부호화율과 부호어 벡터 길이에 대응하는 크기를 가지는 패리티 검사 행렬을 생성하는 과정을 포함하며, 상기 패리티 검사 행렬은 다수의 블록들을 포함하며, 상기 다수의 블록들은 상기 정보 벡터에 대응되는 정보 파트에 대응되는 블록들과, 제1 패리티 벡터에 대응되는 제1패리티 파트에 대응되는 블록들과, 제2 패리티 벡터에 대응되는 제2패리티 파트에 대응되는 블록들로 분류되며, 상기 제1패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 비이진 요소 행렬들이 배열되고, 상기 제2패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 블록 단위의 하삼각 형태로 비이진 요소 행렬들이 배열되며, 상기 비이진 요소 행렬은 갈로아 필드(GF: Galois Field) (q = 2p) 상의 엘리먼트가 순열 행렬에 곱해진 행렬임을 특징으로 한다.
본 발명에서 제안하는 다른 방법은; 통신 시스템의 신호 수신 방법에 있어서, 신호를 수신하는 과정과, 상기 수신 신호를 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 패리티 검사 행렬을 사용하여 복호함으로써 정보 벡터로 생성하는 과정을 포함하며, 상기 패리티 검사 행렬은 다수의 블록들을 포함하며, 상기 다수의 블록들은 상기 정보 벡터에 대응되는 정보 파트에 대응되는 블록들과, 제1패리티에 대응되는 제1패리티 파트에 대응되는 블록들과, 제2 패리티 벡터에 대응되는 제2패리티 파트에 대응되는 블록들로 분류되며, 상기 제1패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 비이진 요소 행렬들이 배열되고, 상기 제2패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 블록 단위의 하삼각 형태로 비이진 요소 행렬들이 배열되며, 상기 비이진 요소 행렬은 갈로아 필드(GF: Galois Field) (q = 2p) 상의 엘리먼트가 순열 행렬에 곱해진 행렬임을 특징으로 한다.
본 발명에서 제안하는 또 다른 방법은; 정보 벡터를 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 패리티 검사 행렬을 사용하여 부호화함으로써 부호어 벡터로 생성하는 과정과, 상기 부호어 벡터를 송신하는 과정을 포함하며, 상기 패리티 검사 행렬은 다수의 블록들을 포함하며, 상기 다수의 블록들은 상기 정보 벡터에 대응되는 정보 파트에 대응되는 블록들과, 제1패리티 벡터에 대응되는 제1패리티 파트에 대응되는 블록들과, 제2패리티 벡터에 대응되는 제2패리티 파트에 대응되는 블록들로 분류되며, 상기 제1패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 비이진 요소 행렬들이 배열되고, 상기 제2패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 블록 단위의 하삼각 형태로 비이진 요소 행렬들이 배열되며, 상기 비이진 요소 행렬은 갈로아 필드(GF: Galois Field) (q = 2p) 상의 엘리먼트가 순열 행렬에 곱해진 행렬임을 특징으로 한다.
본 발명에서 제안하는 또 다른 방법은; 통신 시스템에서 비이진 블록 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 부호화 방법에 있어서, 패리티 검사 행렬의 제1부분 행렬과 정보 벡터를 곱셈하여 제1신호를 생성하는 과정과, 상기 정보 벡터와 상기 패리티 검사 행렬의 제2부분 행렬을 곱셈하여 제2신호를 생성하는 과정과, 상기 제1신호와, 상기 패리티 검사 행렬의 제6부분 행렬과 제5부분 행렬의 역행렬의 행렬곱을 곱셈하여 제3신호를 생성하는 과정과, 상기 제2신호와 제3신호를 가산하여 제4신호를 생성하는 과정과, 상기 제4신호와 상기 패리티 검사 행렬의 제3부분 행렬을 곱셈하여 제5신호를 생성하는 과정과, 상기 제1신호와 상기 제5신호를 가산하여 제6신호를 생성하는 과정과, 상기 제6신호와 상기 제5부분 행렬의 역행렬을 곱셈하여 제7신호를 생성하는 과정과,상기 정보 벡터와, 상기 제4신호를 제1패리티 벡터로, 상기 제7신호를 제2패리티 벡터로 하여 상기 블록 LDPC 부호 포맷에 상응하도록 조립하여 출력하는 과정을 포함한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않는 범위에서 생략될 것이라는 것을 유의하여야 한다.
본 발명은 비이진(non-binary) 저밀도 패리티 검사(LDPC: Low Density Parity Check, 이하 'LDPC'라 칭하기로 한다) 부호를 사용하는 통신 시스템에서 신호를 송수신하는 장치 및 방법을 제안한다. 또한, 본 발명에서 별도로 도시하여 설 명하지는 않지만 본 발명의 종래 기술 부분의 도 1 및 도 2에서 설명한 바와 같은 통신 시스템의 신호 송신 장치 및 신호 수신 장치 구성에 본 발명에서 제안하는 비이진 LDPC 부호를 사용하여 신호를 송수신하는 동작을 적용할 수 있음은 물론이다.
먼저, 본 발명의 실시예에서는 비이진 LDPC 부호를 부호화하는 방식으로서 Richardson-Urbanke가 제안한 부호화 방식을 기반으로 하는 방식을 사용한다고 한다. 본 발명의 실시예에서 사용되는 패리티 검사 행렬(parity check matrix)은 다수의 서브 행렬(sub-matrix)들을 포함하며, 상기 서브 행렬들 각각은 그 크기(size)가 Zf인 정방 행렬이다. 여기서, 상기 서브 행렬들 각각에는 영 행렬(zero matrix) 혹은 갈로아 필드(GF: Galois Field, 이하 'GF'라 칭하기로 한다)(q = 2p) 상의 엘리먼트(element)를 포함하는 벡터(vector) 혹은 엘리먼트 자체가 순열 행렬(permutation matrix)에 곱해진 비이진 요소 행렬이 대응된다. 여기서, 상기 순열 행렬이라 함은 정방 행렬의 각 각 행(row)의 웨이트(weight)가 1이고, 각 열(column)의 웨이트가 1인 행렬을 나타낸다. 여기서, 여기서, 웨이트라함은 0이 아닌(non-zero) 값을 가지는 엘리먼트들의 개수를 나타낸다. 그러면 여기서 도 3을 참조하여 상기 비이진 요소 행렬의 구조에 대해서 설명하기로 한다.
상기 도 3은 본 발명의 실시예에 따른 비이진 요소 행렬의 구조를 도시한 도면이다.
상기 도 3을 참조하면, π는 상기 비이진 요소 행렬을 나타내며, a,b,c,d,e는 GF(q = 2p)상의 0이 아닌 임의의 엘리먼트들을 나타낸다.
한편, 상기에서 설명한 바와 같이 본 발명의 실시예에서는 비이진 LDPC 부호를 부호화하는 방식으로서 Richardson-Urbanke가 제안한 부호화 방식을 기반으로 한다. 상기 Richardson-Urbanke 방식을 부호화 방식을 기반으로 하기 때문에 패리티 검사 행렬의 형태는 완전 하삼각 행렬 형태에 유사한 형태를 가질수록 그 부호화 복잡도가 최소화된다. 상기 완전 하삼각 행렬 형태를 가지는 패리티 검사 행렬을 가지는 비이진 LDPC 부호의 길이를 N이라고 가정하면, 상기 비이진 LDPC 부호의 부호화 복잡도는 상기 길이 N에 대해서 선형적으로 증가한다(0(N)). 그러나, 완전 하삼각 행렬 형태를 가지는 패리티 검사 행렬을 갖는 비이진 LDPC 부호에 있어서 가장 큰 문제점은 서브 행렬의 길이를 Zf라고 가정할 경우, 상기 비이진 LDPC 부호의 이분(bipartite, 이하 'bipartite'라 칭하기로 한다) 그래프 상에서 항상 차수(degree)가 1인 Zf개의 패리티 노드(parity node)들이 생성된다는 점이다. 차수가 1인 패리티 노드들은 반복 복호(iterative decoding)에 따른 성능 개선에 영향을 주지 못하며, 따라서 대부분의 불균일한(irregular) 비이진 LDPC 부호는 차수가 1인 패리티 노드를 포함하지 않는다.
그러므로, 본 발명의 실시예에서는 차수가 1인 검사 노드를 포함하지 않으면서 효율적인 부호화가 가능하도록 패리티 검사 행렬을 설계하기 위해 도 4와 같은 패리티 검사 행렬을 기본적인 패리티 검사 행렬이라고 가정하기로 한다.
상기 도 4는 본 발명의 실시예에 따른 완전 하삼각 행렬 형태와 유사한 형태를 가지는 패리티 검사 행렬의 구조를 도시한 도면이다.
상기 도 4를 참조하면, 상기 패리티 검사 행렬은 정보 파트(information part)와 패리티 파트(parity part)를 포함하며, 상기 정보 파트는 정보 벡터(information vector)(
Figure 112008007975932-pat00013
)에 대응되는 파트이며, 상기 패리티 파트는 패리티 벡터(parity vector)(
Figure 112008007975932-pat00014
)에 대응되는 파트이다. 여기서, 상기 패리티 벡터
Figure 112008007975932-pat00015
는 제1패리티 벡터
Figure 112008007975932-pat00016
과 제2패리티 벡터
Figure 112008007975932-pat00017
를 포함한다. 상기 도 4에 도시되어 있는 패리티 검사 행렬은 완전 하삼각 행렬 형태의 패리티 검사 행렬에 비해서는 패리티 파트의 형태가 완전 하삼각 행렬 형태를 벗어난다. 상기 도 4에서 정보 파트의 비이진 요소 행렬 π의 아래 첨자에서 m과 n은 상기 패리티 검사 행렬이 포함하는 서브 행렬들의 행과 열의 개수를 나타낸다. 또한, 상기 도 4에 도시되어 있는 바와 같이 상기 정보 파트는 그 웨이트(weight)가 불균일 하도록 비이진 요소 행렬들이 배열된다.
또한, 본 발명의 실시예에서는 상기 비이진 요소 행렬 π의 일 예로 비이진 순환 행렬(non-binary cyclic matrix)을 가정하기로 한다. 여기서, 상기 비이진 순환 행렬은 하기 수학식 1에 나타낸 바와 같다.
Figure 112006031492212-pat00018
상기 수학식 1에서, Q는 상기 비이진 순환 행렬을 나타내고, α는 GF(q = 2p)상의 프리미티브 엘리먼트(primitive element)를 나타내고, Pi는 항등 행렬(identity matrix)의 각 행의 1의 위치를 i만큼씩 오른쪽으로 순환 쉬프트한(cyclic shift) 형태의 행렬을 나타낸다. 여기서, 상기 Pi는 순열 행렬이 되는 것이며 상기 순열 행렬 Pi의 구조를 도 5를 참조하여 설명하기로 한다.
상기 도 5는 순열 행렬 Pi의 구조를 도시한 도면이다.
상기 도 5에도 도시되어 있는 바와 같이, 순열 행렬 P1은 항등 행렬의 각 행에서의 1의 위치를 오른쪽으로 1만큼씩 순환 쉬프트한 행렬이며, 순열 행렬 Pi은 항등 행렬의 각 행에서의 1의 위치를 오른쪽으로 i만큼씩 순환 쉬프트한 행렬이다.
한편, 상기 비이진 순환 행렬 Q를 사용할 경우의 패리티 검사 행렬 구조를 도 6을 참조하여 설명하기로 한다.
상기 도 6은 비이진 순환 행렬을 사용한 도 4의 패리티 검사 행렬 구조를 도시한 도면이다.
상기 도 6을 참조하면, 상기 패리티 검사 행렬은 비이진 LDPC 부호의 길이와 부호화율에 의해 그 크기가 결정된다. 상기 비이진 LDPC 부호의 길이가 N이고, 부호화율이 R이라고 가정하면, 상기 패리티 검사 행렬에서의 모든 행들이 서로 독립적일 경우 상기 패리티 검사 행렬의 크기는
Figure 112006031492212-pat00019
이다. 또한, 상기 도 6에 도시되어 있는 패리티 검사 행렬은 총
Figure 112006031492212-pat00020
개의 서브 행렬들을 포함하며, 상기 m과 m은 상기 패리티 검사 행렬을 구성하는 서브 행렬들의 행과 열의 개수를 나타낸다. 여기서, 상기 서브 행렬의 크기는
Figure 112006031492212-pat00021
이므로, 상기 패리티 검사 행렬은
Figure 112006031492212-pat00022
개의 행들과
Figure 112006031492212-pat00023
개의 열들을 포함한다. 상기 도 6에 도시한 바와 같은 패리티 검사 행렬에서 서브 행렬들을 선택하는 것은 그 성능 개선에 있어 매우 중요한 요소로 작용하게 되므로, 상기 서브 행렬들의 선택은 매우 중요하다.
그러면 여기서 상기 비이진 LDPC 부호의 패리티 검사 행렬의 설계와 상기 비이진 LDPC 부호의 부호화를 용이하게 하기 위해서 상기 도 6에 도시한 바와 같은 패리티 검사 행렬을 도 7과 같이 6개의 블록(block)들을 포함하는 형태를 가진다고 가정하기로 한다.
상기 도 7은 도 6의 패리티 검사 행렬이 6개의 블록들을 포함하는 형태를 가질 경우를 도시한 도면이다.
상기 도 7을 참조하면, 상기 도 6에 도시되어 있는 비이진 LDCP 부호의 패리티 검사 행렬은 정보 파트(s)와, 제1패리티 파트(p1)와 및 제2패리티 파트(p2)의 블록들을 포함한다. 여기서, 상기 정보 파트(s)는 실제 정보 벡터
Figure 112006031492212-pat00024
에 대응되는 상기 패리티 검사 행렬의 파트를 나타내며, 상기 제1패리티 파트(p1)와 제2패리티 파트(p2)는 실제 제1패리티 벡터
Figure 112006031492212-pat00025
과 제2패리티 벡터
Figure 112006031492212-pat00026
에 대응되는 상기 패리티 검사 행렬의 파트를 나타낸다.
상기 정보 파트(s)의 블록들, 즉 블록 A와 블록 C에 대응되는 행렬들이 행렬 A와 행렬 C이며, 상기 제1패리티 파트(p1)의 블록들, 즉 블록 B와 블록 D에 대응되는 행렬들이 행렬 B와 행렬 D이며, 제2패리티 파트(p2)의 블록들, 즉 블록 T와 부분 블록 E에 대응되는 행렬들이 행렬 T 및 행렬 E이다. 상기 정보 파트(s)와, 제1패리티 파트(p1)와, 제2패리티 파트(p2)의 행렬들을 사용하여 상기 비이진 LDPC 부호의 부호화를 간략하게 하는 과정은 하기에서 설명할 것이므로 여기서는 그 상세한 설명을 생략하기로 한다.
또한, 상기 비이진 LDPC 부호의 부호어 벡터
Figure 112006031492212-pat00027
는 상기 도 7에 도시한 바와 같은 패리티 검사 행렬을 고려할 경우 정보 벡터
Figure 112006031492212-pat00028
와, 제1패리티 벡터
Figure 112006031492212-pat00029
과 제2패리티 벡터
Figure 112006031492212-pat00030
를 포함한다고 생각할 수 있으며, 이 경우 상기 패리티 검사 행렬과 상기 부호어 벡터 의 곱은 하기 수학식 2 및 수학식 3과 같이 나타낼 수 있다.
Figure 112006031492212-pat00032
Figure 112006031492212-pat00033
상기 수학식 2에서 T는 전치(transpose)를 나타내며, 상기 수학식 3에서 제1패리티 벡터
Figure 112006031492212-pat00034
와 관련된 부분, 즉
Figure 112006031492212-pat00035
는 하기 수학식 3을 사용하여 구할 수 있다.
Figure 112006031492212-pat00036
상기 수학식 3에서, 행렬 φ의 크기의 제곱에 비례하여 상기 비이진 LDPC 부호의 부호화 복잡도가 발생되므로, 본 발명의 실시예에서는 상기 제1패리티 벡터
Figure 112006031492212-pat00037
를 구하기 위해 사용되는 상기 행렬 φ을 항등 행렬 I가 되도록 설정한다. 이렇게 상기 행렬 φ을 항등 행렬 I가 되도록 설정함으로써 상기 비이진 LDPC 부호의 부호화 복잡도가 최소화된다. 그러면 여기서 상기 도 8a-도8b을 참조하여 상기 행렬 φ을 항등 행렬 I가 되도록 설정하는 과정에 대해서 설명하기로 한다.
상기 도 8a-도8b은 도 7의 행렬 B의 전치 행렬과, 행렬 E와, 행렬 T와, 행렬 T의 역행렬을 도시한 도면이다.
상기 도 8a-도8b을 참조하면, 행렬 BT는 상기 행렬 B의 전치 행렬(transpose matrix)을 나타내며, 행렬 T-1는 상기 행렬 T의 역행렬(inverse matrix)을 나타낸다. 또한, 상기 도 8a-도8b에서
Figure 112006031492212-pat00038
는 행렬
Figure 112006031492212-pat00039
에서
Figure 112006031492212-pat00040
까지의 곱인
Figure 112006031492212-pat00041
를 나타낸다.
또한, 상기 도 8a-도8b을 참조하여 상기 행렬 φ을 항등 행렬 I가 되도록 설정하는 동작에 대해서 설명하면 다음과 같다.
먼저, 상기 행렬 E는 1개의 서브 행렬을 제외하고 나머지 서브 행렬들은 모두 영행렬들이므로, 상기 행렬 E와 행렬 T의 역행렬인 T-1의 곱셈은 상기 행렬 T의 역행렬인 T-1의 마지막 행과 상기 행렬 E의 마지막 서브 행렬의 곱셈 형태로 하기 수학식 5와 같이 나타낼 수 있다.
Figure 112006031492212-pat00042
또한, 상기 행렬 E와 상기 행렬 T의 역행렬인 T-1의 곱셈에 상기 행렬 B를 곱하면 하기 수학식 6과 같이 나타낼 수 있다.
Figure 112006031492212-pat00043
Figure 112006031492212-pat00044
Figure 112006031492212-pat00045
(는 의 위치에 따라 결정되는 임의의 자연수)
상기 수학식 6에 나타낸 바와 같이 상기 행렬 E와 상기 행렬 T의 역행렬인 T-1의 곱셈에 행렬 B를 곱셈할 경우, 상기 행렬 B가 2개의 서브 행렬들을 제외하고 모든 서브 행렬들이 영 행렬들이므로, 상기 행렬 B의 2개의 서브 행렬들에 대해서만 곱셈 연산을 수행하면 되기 때문에 간단한 연산이 된다.
또한,
Figure 112010019053261-pat00046
이 되도록 설정하고,
Figure 112010019053261-pat00404
가 되도록 설정하면,
Figure 112010019053261-pat00048
의 관계가 성립하므로 상기 행렬 φ은 항등 행렬 I가 된다. 그리고 하기 수학식 7은 상기 행렬 φ이 항등 행렬 I가 되는 조건들을 간략하게 표현한 것이다.
Figure 112006031492212-pat00049
Figure 112006031492212-pat00050
,
상기 수학식 7에 나타낸 바와 같은 조건을 만족하도록
Figure 112006031492212-pat00051
값들을 설정하면 상기 행렬 φ이 항등 행렬 I가 되어 상기 비이진 LDPC 부호의 부호화 과정은 그 복잡도가 감소한다.
또한,
Figure 112006031492212-pat00052
이 되도록 설정하고,
Figure 112006031492212-pat00053
가 되도록 설정하면,
Figure 112006031492212-pat00054
의 관계가 성립하므로 상기 행렬 φ은 항등 행 렬 I가 된다. 그리고 하기 수학식 8은 상기 행렬 φ이 항등 행렬 I가 되는 조건들을 간략하게 표현한 것이다.
Figure 112006031492212-pat00055
Figure 112006031492212-pat00056
,
상기 수학식 8에 나타낸 바와 같은 조건을 만족하도록
Figure 112006031492212-pat00057
값들을 설정하면 상기 행렬 φ이 항등 행렬 I가 되어 상기 비이진 LDPC 부호의 부호화 과정은 그 복잡도가 감소한다.
한편, 상기 수학식 7 및 수학식 8에서 나타낸 바와 같은 조건들은
Figure 112006031492212-pat00058
을 가정하면 보다 간단해진다. 그러면 여기서, 상기
Figure 112006031492212-pat00059
을 가정하여 상기 수학식 7 및 수학식 8에서의
Figure 112006031492212-pat00060
는 하기 수학식 9 및 수학식 10과 같이 간략화시킬 수 있다. 여기서,
Figure 112006031492212-pat00061
는 변하지 않는다.
Figure 112006031492212-pat00062
Figure 112006031492212-pat00063
상기 수학식 9 및 수학식 10에
Figure 112006031492212-pat00064
이라는 조건을 추가하면, 상기 수학식 9 및 수학식 10은 하기 수학식 11 및 수학식 12와 같이 간략화시킬 수 있다.
Figure 112006031492212-pat00065
Figure 112006031492212-pat00066
상기에서 설명한 바와 같은 조건들을 만족하도록 상기 비이진 LDPC 부호의 패리티 검사 행렬의 서브 행렬들을 선택하게 되면,
Figure 112006031492212-pat00067
이 간단한 모양이 되어
Figure 112006031492212-pat00068
를 계산하기 용이할 뿐만 아니라, 상기 행렬
Figure 112006031492212-pat00069
이 항등 행렬이 되어
Figure 112006031492212-pat00070
를 계산하기 위해 필요한
Figure 112006031492212-pat00071
의 연산이 생략된다. 따라서, 상기 비이진 LDPC 부호의 효율적인 부호화가 가능하게 된다.
다음으로 도 9를 참조하여 본 발명의 실시예에 따른 비이진 LDPC 부호를 부호화하는 과정에 대해서 설명하기로 한다.
상기 도 9는 본 발명의 실시예에 따른 비이진 LDPC 부호를 부호화하는 과정을 도시한 순서도이다.
상기 도 9를 참조하면, 먼저 부호화기는 911단계에서 상기 비이진 LDPC 부호로 부호화하기 위한 정보 벡터(
Figure 112006031492212-pat00072
)를 입력받고 913단계 및 915단계로 진행한다. 상기 913단계에서 상기 부호화기는 상기 입력받은 정보 벡터(
Figure 112006031492212-pat00073
)와 패리티 검사 행렬의 행렬 A를 행렬 곱셈한 후(
Figure 112006031492212-pat00074
Figure 112006031492212-pat00075
) 917단계로 진행한다. 여기서, 상기 행렬 A에 존재하는 영이 아닌 값을 가지는 엘리먼트들의 개수는 영의 값을 가지는 엘리먼트들의 개수에 비해서 매우 적으므로 상기 정보 벡터(
Figure 112006031492212-pat00076
)와 상기 행렬 A의 행렬 곱셈 은 비교적 적은 횟수의 합곱(sum-product) 연산만으로도 가능하게 된다. 또한, 상기 행렬 A에서 영이 아닌 값을 가지는 엘리먼트들의 위치는 영 행렬이 아닌 서브 행렬의 위치와 그 서브 행렬을 구성하는 순열 행렬의 지수승으로 나타낼 수 있으므로 임의의 패리티 검사 행렬에 비하여 매우 간단한 연산만으로도 행렬 곱셈을 수행할 수 있다. 또한, 상기 915단계에서 상기 부호화기는 상기 패리티 검사 행렬의 행렬 C와 상기 정보 벡터(
Figure 112006031492212-pat00077
)의 행렬 곱셈을 수행하고(
Figure 112006031492212-pat00078
) 919단계로 진행한다.
한편, 상기 917단계에서 상기 부호화기는 상기 정보 벡터(
Figure 112006031492212-pat00079
)와 상기 행렬 A의 행렬 곱셈 결과와 행렬 ET-1의 행렬 곱셈을 수행하고(
Figure 112006031492212-pat00080
) 상기 919단계로 진행한다. 여기서, 상기에서 설명한 바와 같이 상기 행렬 ET-1의 영이 아닌 값을 엘리먼트들의 개수는 매우 적기 때문에 서브 행렬인 비이진 요소 행렬의 지수승만 알게 되면 상기 행렬 곱셈을 용이하게 수행할 수 있다. 상기 919단계에서 상기 부호화기는 상기
Figure 112006031492212-pat00081
와
Figure 112006031492212-pat00082
를 가산하여 제1패리티 벡터(
Figure 112006031492212-pat00083
)를 계산한 후(
Figure 112006031492212-pat00084
) 921단계로 진행한다. 여기서, 상기 가산 연산은 GF(q)상에서의 가산으로 정의된다. 결국, 상기 919단계까지의 과정은 상기 제1패리티 벡터()를 계산하기 위한 과정인 것이다.
상기 921단계에서 상기 부호화기는 상기 패리티 검사 행렬의 행렬 B와 상기 제1패리티 벡터(
Figure 112006031492212-pat00086
)를 곱셈한 후
Figure 112006031492212-pat00087
를 가산한 후(
Figure 112006031492212-pat00088
) 923단계로 진행한다. 여기서, 상기 수학식 4에서 설명한 바와 같이 상기 정보 벡터(
Figure 112006031492212-pat00089
)와 제1패리티 벡터(
Figure 112006031492212-pat00090
)를 알면, 제2패리티 벡터(
Figure 112006031492212-pat00091
)를 구하기 위해 상기 패리티 검사 행렬의 행렬 T의 역행렬 T-1을 행렬 곱셈해야하는 것을 알 수 있다. 따라서, 상기 923단계에서 상기 부호화기는 상기 제2패리티 벡터(
Figure 112006031492212-pat00092
)를 구하기 위해서 상기 921단계에서 계산한 벡터
Figure 112006031492212-pat00093
에 상기 행렬 T의 역행렬 T-1을 곱한 후(
Figure 112006031492212-pat00094
) 925단계로 진행한다. 상기에서 설명한 바와 같이 부호화하고자 하는 비이진 LDPC 부호의 정보 벡터(
Figure 112006031492212-pat00095
)만을 알면 제1패리티 벡터(
Figure 112006031492212-pat00096
)와, 제2패리티 벡터(
Figure 112006031492212-pat00097
)를 구할 수 있고, 결과적으로 비이진 LDPC 부호어인 부호어 벡터(
Figure 112006031492212-pat00098
)를 구할 수 있는 것이다. 그리고, 상기 부호화기는 925단계에서 상기 정보 벡터(
Figure 112006031492212-pat00099
)와, 제1패리티 벡터(
Figure 112006031492212-pat00100
)와, 제2패리티 벡터(
Figure 112006031492212-pat00101
)로 생성된 부호어 벡터(
Figure 112006031492212-pat00102
)를 생성하고 종료한다.
다음으로 도 10을 참조하여 본 발명의 실시예에 따른 비이진 LDPC 부호를 부호화하는 부호화기 내부 구조에 대해서 설명하기로 한다.
상기 도 10은 본 발명의 실시예에 따른 비이진 LDPC 부호를 부호화하는 부호화기 내부 구조를 도시한 도면이다.
상기 도 10을 참조하면, 상기 부호화기는 행렬 A 곱셈기(1011)와, 행렬 C 곱셈기(1013)와, 행렬 ET-1 곱셈기(1015)와, 가산기(1017)와, 행렬 B 곱셈기(1019)와, 가산기(1021)와, 행렬 T-1 곱셈기(1023)와, 조립기(1025)를 포함한다.
먼저, 입력 신호, 즉 비이진 LDPC 부호로 부호화하고자 하는 정보 벡터(
Figure 112006031492212-pat00103
)는 상기 조립기(1025)와, 행렬 A 곱셈기(1011)와, 행렬 C 곱셈기(1013)로 입력된다. 상기 행렬 A 곱셈기(1011)는 상기 정보 벡터(
Figure 112006031492212-pat00104
)와 미리 설정되어 있는 패리티 검사 행렬의 행렬 A를 곱셈한 후 행렬 ET-1 곱셈기(1015)와 상기 가산기(1021)로 출력한다. 또한, 상기 행렬 C 곱셈기(1013)는 상기 정보 벡터(
Figure 112006031492212-pat00105
)와 상기 패리티 검사 행렬의 행렬 C를 곱셈한 후 상기 가산기(1017)로 출력한다. 상기 행렬 ET-1 곱셈기(1015)는 상기 행렬 A 곱셈기(1011)에서 출력한 신호에 상기 패리티 검사 행렬의 행렬 E와 행렬 T의 역행렬인 T-1를 곱한 후 상기 가산기(1017)로 출력한다.
상기 가산기(1017)는 상기 행렬 ET-1 곱셈기(1015)에서 출력한 신호와 상기 행렬 C 곱셈기(1013)에서 출력한 신호를 입력하여 가산한 후 상기 행렬 B 곱셈기(1019) 및 조립기(1025)로 출력한다. 여기서, 상기 가산기(1017)의 가산 동작은 GF(q)상에서의 가산으로 정의된다. 결국, 상기 가산기(1017)에서 출력하는 신호가 제1패리티 벡터(
Figure 112006031492212-pat00106
)가 되는 것이다.
또한, 상기 행렬 B 곱셈기(1019)는 상기 가산기(1017)에서 출력한 신호, 즉 제1패리티 벡터(
Figure 112006031492212-pat00107
)를 입력하여 상기 패리티 검사 행렬의 행렬 B를 곱한 후 상 기 가산기(1021)로 출력한다. 상기 가산기(1021)는 상기 행렬 B 곱셈기(1019)에서 출력한 신호와 상기 행렬 A 곱셈기(1011)에서 출력한 신호를 가산한 후 상기 행렬 T-1 곱셈기(1023)로 출력한다. 여기서, 상기 가산기(1021)의 가산 동작 역시 GF(q)상에서의 가산으로 정의된다.
상기 행렬 T-1 곱셈기(1023)는 상기 가산기(1021)에서 출력한 신호와 상기 행렬 T-1를 곱한 후 상기 조립기(1025)로 출력한다. 여기서, 상기 행렬 T-1 곱셈기(1023)의 출력이 결국 제2패리티 벡터(
Figure 112006031492212-pat00108
)가 되는 것이다.
상기 조립기(1025)는 상기 정보 벡터(
Figure 112006031492212-pat00109
)와, 제1패리티 벡터(
Figure 112006031492212-pat00110
)와 제2패리티 벡터(
Figure 112006031492212-pat00111
)를 조립하여 비이진 LDPC 부호의 부호어(
Figure 112006031492212-pat00112
)로 생성한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같은 본 발명은, 부호화 복잡도가 낮은 비이진 LDPC 부호의 부 호화 방안을 제안함으로써 비이진 LDPC 부호를 사용하는 통신 시스템의 신호 송수신에 있어 그 효율성을 증가시킨다는 이점을 가진다.

Claims (100)

  1. 통신 시스템에서 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 패리티 검사 행렬을 생성하는 방법에 있어서,
    정보 벡터를 LDPC 부호로 부호화시 사용되는 부호화율과 부호어 벡터 길이에 대응하는 크기를 가지는 패리티 검사 행렬을 생성하는 과정을 포함하며,
    상기 패리티 검사 행렬은 다수의 블록들을 포함하며, 상기 다수의 블록들은 상기 정보 벡터에 대응되는 정보 파트에 대응되는 블록들과, 제1 패리티 벡터에 대응되는 제1패리티 파트에 대응되는 블록들과, 제2 패리티 벡터에 대응되는 제2패리티 파트에 대응되는 블록들로 분류되며,
    상기 제1패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 비이진 요소 행렬들이 배열되고, 상기 제2패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 블록 단위의 하삼각 형태로 비이진 요소 행렬들이 배열되며, 상기 비이진 요소 행렬은 갈로아 필드(GF: Galois Field) (q = 2p) 상의 엘리먼트가 순열 행렬에 곱해진 행렬임을 특징으로 하는 패리티 검사 행렬 생성 방법.
  2. 제1항에 있어서,
    상기 정보 파트로 분류된 블록들은 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류되고, 상기 제1패리티 파트로 분류된 블록들은 제3부분 블록에 대응되는 블록들과 제4부분 블록에 대응되는 블록들로 분류되고, 상기 제2패리티 파트로 분류된 블록들은 제5부분 블록에 대응되는 블록들과 제6부분 블록에 대응되는 블록들로 분류되며,
    제6부분 행렬과, 제5부분 행렬의 역행렬과, 제3부분 행렬의 행렬곱과 제4부분 행렬을 가산한 행렬이 항등 행렬이 되도록 상기 비이진 요소 행렬들이 결정되며,
    상기 제6부분 행렬은 상기 제6부분 블록에 대응되는 행렬이며, 상기 제5부분 행렬은 상기 제5부분 블록에 대응되는 행렬이며, 상기 제3부분 행렬은 상기 제3부분 블록에 대응되는 행렬이며, 상기 제4부분 행렬은 상기 제4부분 블록에 대응되는 행렬임을 특징으로 하는 패리티 검사 행렬 생성 방법.
  3. 제2항에 있어서,
    상기 제5부분 블록으로 분류된 블록들중 대각을 구성하는 블록들과 상기 대각을 구성하는 블록들 아래 블록들에는 비이진 요소 행렬이 배열되며,
    상기 제3부분 블록은 제1행렬과 제2행렬과, 영 행렬들을 포함하며,
    상기 제6부분 블록은 제3행렬과 영 행렬들을 포함하며,
    상기 제1행렬은 상기 제3부분 블록이 포함하는 블록들중 첫번째 블록에 배열되며, 상기 제2행렬은 상기 제3부분 블록이 포함하는 블록들중 상기 첫번째 블록을 제외한 나머지 블록들중 어느 한 블록에 배열되며, 상기 제1행렬과 제2행렬은 비이진 요소 행렬이며, 상기 제3행렬은 상기 제6부분 블록이 포함하는 블록들중 마지막 블록에 배열되며, 상기 제3행렬은 비이진 요소 행렬이며,
    상기 제4부분 행렬은 비이진 요소 행렬임을 특징으로 하는 패리티 검사 행렬 생성 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 제4부분 행렬이 행렬 D일 경우, 상기 행렬 D가
    Figure 112010019053261-pat00180
    이고,
    Figure 112010019053261-pat00405
    이며,
    Figure 112010019053261-pat00182
    값들은 하기 수학식 13의 조건들을 만족함을 특징으로 하는 패리티 검사 행렬 생성 방법.
    Figure 112010019053261-pat00183
    Figure 112010019053261-pat00184
    ,
    상기 수학식 13에서, P는 순열 행렬을 나타내며, I는 항등 행렬을 나타내며, mod는 모듈로(modulo) 연산을 나타내며,
    Figure 112010019053261-pat00185
    는
    Figure 112010019053261-pat00186
    의 위치에 따라 결정되는 임의의 자연수이며,
    Figure 112010019053261-pat00187
    값들은 순열 행렬이 항등 행렬의 각 행의 영이 아닌 엘리먼트의 위치를 특정 방향으로 순환 쉬프트하여 생성될 경우 그 순환 쉬프트하는 값들을 나타내며, m은 상기 패리티 검사 행렬이 포함하는 비이진 요소 행렬들의 행의 개수를 나타내며, α는 GF(q = 2p)상의 프리미티브 엘리먼트를 나타내며, Zf는 상기 비이진 요소 행렬의 크기를 나타냄.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    Figure 112008007975932-pat00188
    일 경우 상기
    Figure 112008007975932-pat00189
    값들은 하기 수학식 14 및 수학식 15와 같은 조건들을 만족함을 특징으로 하는 패리티 검사 행렬 생성 방법.
    Figure 112008007975932-pat00190
    Figure 112008007975932-pat00191
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    Figure 112008007975932-pat00192
    일 경우 상기
    Figure 112008007975932-pat00193
    값들은 하기 수학식 16 및 수학식 17과 같은 조건들을 만족함을 특징으로 하는 패리티 검사 행렬 생성 방법.
    Figure 112008007975932-pat00194
    Figure 112008007975932-pat00195
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 제4부분 행렬이 행렬 D일 경우, 상기 행렬 D가
    Figure 112008007975932-pat00196
    이고,
    Figure 112008007975932-pat00197
    이며,
    Figure 112008007975932-pat00198
    값들은 하기 수학식 18의 조건들을 만족함을 특징으로 하는 패리티 검사 행렬 생성 방법.
    Figure 112008007975932-pat00199
    Figure 112008007975932-pat00200
    ,
    상기 수학식 18에서, P는 순열 행렬을 나타내며, I는 항등 행렬을 나타내며, mod는 모듈로(modulo) 연산을 나타내며,
    Figure 112008007975932-pat00201
    는
    Figure 112008007975932-pat00202
    의 위치에 따라 결정되는 임의의 자연수이며,
    Figure 112008007975932-pat00203
    값들은 순열 행렬이 항등 행렬의 각 행의 영이 아닌 엘리먼트의 위치를 특정 방향으로 순환 쉬프트하여 생성될 경우 그 순환 쉬프트하는 값들을 나타내며, m은 상기 패리티 검사 행렬이 포함하는 비이진 요소 행렬들의 행의 개수를 나타내며, α는 GF(q = 2p)상의 프리미티브 엘리먼트를 나타내며, Zf는 상기 비이진 요소 행렬의 크기를 나타냄.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    Figure 112008007975932-pat00204
    일 경우 상기
    Figure 112008007975932-pat00205
    값들은 하기 수학식 19 및 수학식 20과 같은 조건들을 만족함을 특징으로 하는 패리티 검사 행렬 생성 방법.
    Figure 112008007975932-pat00206
    Figure 112008007975932-pat00207
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    Figure 112008007975932-pat00208
    일 경우 상기
    Figure 112008007975932-pat00209
    값들은 하기 수학식 21 및 수학식 22와 같은 조건들을 만족함을 특징으로 하는 패리티 검사 행렬 생성 방법.
    Figure 112008007975932-pat00210
    Figure 112008007975932-pat00211
  10. 제1항에 있어서,
    상기 정보 파트로 분류된 블록들은 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류되고, 상기 제1패리티 파트로 분류된 블록들은 제3부분 블록에 대응되는 블록들과 제4부분 블록에 대응되는 블록들로 분류되고, 상기 제2패리티 파트로 분류된 블록들은 제5부분 블록에 대응되는 블록들과 제6부분 블록에 대응되는 블록들로 분류되며,
    상기 제3부분 블록에 대응되는 블록들중 2개의 블록들에 비이진 요소 행렬이 대응되며, 상기 제3부분 블록에 대응되는 블록들중 상기 비이진 요소 행렬이 대응되는 2개의 블록들을 제외한 블록들에는 영 행렬이 대응되며, 상기 제4부분 블록에 대응되는 블록들중 1개의 블록에 비이진 요소 행렬이 대응되며, 상기 제6부분 블록에 대응되는 블록들중 1개의 블록에 비이진 요소 행렬이 대응되며, 상기 제6부분 블록에 대응되는 블록들중 상기 비이진 요소 행렬이 대응되는 1개의 블록을 제외한 블록들에는 영 행렬이 대응됨을 특징으로 하는 패리티 검사 행렬 생성 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 정보 파트의 웨이트가 불균일하도록 상기 정보 파트로 분류된 블록들에 비이진 요소 행렬이 배열됨을 특징으로 하는 패리티 검사 행렬 생성 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2패리티 파트로 분류된 블록들이 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류될 경우, 상기 제1부분 블록은 블록 단위로 대각을 구성하는 블록들에 비이진 요소 행렬들이 배열됨을 특징으로 하는 패리티 검사 행렬 생성 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 제1부분 블록으로 분류된 블록들중 상기 대각을 구성하는 비이진 요소 행렬이 배열된 블록들의 아래 블록들에는 비이진 요소 행렬들이 배열됨을 특징으로 하는 패리티 검사 행렬 생성 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서,
    상기 제2부분 블록으로 분류된 블록들중 마지막 블록에 비이진 요소 행렬이 배열됨을 특징으로 하는 패리티 검사 행렬 생성 방법.
  15. 통신 시스템의 신호 수신 장치에 있어서,
    신호를 수신하는 수신기와,
    상기 수신 신호를 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 패리티 검사 행렬을 사용하여 복호함으로써 정보 벡터로 생성하는 복호기를 포함하며,
    상기 패리티 검사 행렬은 다수의 블록들을 포함하며, 상기 다수의 블록들은 상기 정보 벡터에 대응되는 정보 파트에 대응되는 블록들과, 제1패리티 벡터에 대응되는 제1패리티 파트에 대응되는 블록들과, 제2 패리티 벡터에 대응되는 제2패리티 파트에 대응되는 블록들로 분류되며,
    상기 제1패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 비이진 요소 행렬들이 배열되고, 상기 제2패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 블록 단위의 하삼각 형태로 비이진 요소 행렬들이 배열되며, 상기 비이진 요소 행렬은 갈로아 필드(GF: Galois Field) (q = 2p) 상의 엘리먼트가 순열 행렬에 곱해진 행렬임을 특징으로 하는 신호 수신 장치.
  16. 제15항에 있어서,
    상기 정보 파트로 분류된 블록들은 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류되고, 상기 제1패리티 파트로 분류된 블록들은 제3부분 블록에 대응되는 블록들과 제4부분 블록에 대응되는 블록들로 분류되고, 상기 제2패리티 파트로 분류된 블록들은 제5부분 블록에 대응되는 블록들과 제6부분 블록에 대응되는 블록들로 분류되며,
    제6부분 행렬과, 제5부분 행렬의 역행렬과, 제3부분 행렬의 행렬곱과 제4부분 행렬을 가산한 행렬이 항등 행렬이 되도록 상기 비이진 요소 행렬들이 결정되며,
    상기 제6부분 행렬은 상기 제6부분 블록에 대응되는 행렬이며, 상기 제5부분 행렬은 상기 제5부분 블록에 대응되는 행렬이며, 상기 제3부분 행렬은 상기 제3부분 블록에 대응되는 행렬이며, 상기 제4부분 행렬은 상기 제4부분 블록에 대응되는 행렬임을 특징으로 하는 신호 수신 장치.
  17. 제16항에 있어서,
    상기 제5부분 블록으로 분류된 블록들중 대각을 구성하는 블록들과 상기 대각을 구성하는 블록들 아래 블록들에는 비이진 요소 행렬이 배열되며,
    상기 제3부분 블록은 제1행렬과 제2행렬과, 영 행렬들을 포함하며,
    상기 제6부분 블록은 제3행렬과 영 행렬들을 포함하며,
    상기 제1행렬은 상기 제3부분 블록이 포함하는 블록들중 첫번째 블록에 배열되며, 상기 제2행렬은 상기 제3부분 블록이 포함하는 블록들중 상기 첫번째 블록을 제외한 나머지 블록들중 어느 한 블록에 배열되며, 상기 제1행렬과 제2행렬은 비이진 요소 행렬이며, 상기 제3행렬은 상기 제6부분 블록이 포함하는 블록들중 마지막 블록에 배열되며, 상기 제3행렬은 비이진 요소 행렬이며,
    상기 제4부분 행렬은 비이진 요소 행렬임을 특징으로 하는 신호 수신 장치.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서,
    상기 제4부분 행렬이 행렬 D일 경우, 상기 행렬 D가
    Figure 112010019053261-pat00212
    이고,
    Figure 112010019053261-pat00406
    이며,
    Figure 112010019053261-pat00214
    값들은 하기 수학식 23의 조건들을 만족함을 특징으로 하는 신호 수신 장치.
    Figure 112010019053261-pat00215
    Figure 112010019053261-pat00216
    ,
    상기 수학식 23에서, P는 순열 행렬을 나타내며, I는 항등 행렬을 나타내며, mod는 모듈로(modulo) 연산을 나타내며,
    Figure 112010019053261-pat00217
    는
    Figure 112010019053261-pat00218
    의 위치에 따라 결정되는 임의의 자연수이며,
    Figure 112010019053261-pat00219
    값들은 순열 행렬이 항등 행렬의 각 행의 영이 아닌 엘리먼트의 위치를 특정 방향으로 순환 쉬프트하여 생성될 경우 그 순환 쉬프트하는 값들을 나타내며, m은 상기 패리티 검사 행렬이 포함하는 비이진 요소 행렬들의 행의 개수를 나타내며, α는 GF(q = 2p)상의 프리미티브 엘리먼트를 나타내며, Zf는 상기 비이진 요소 행렬의 크기를 나타냄.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서,
    Figure 112008007975932-pat00220
    일 경우 상기
    Figure 112008007975932-pat00221
    값들은 하기 수학식 24 및 수학식 25와 같은 조건들을 만족함을 특징으로 하는 신호 수신 장치.
    Figure 112008007975932-pat00222
    Figure 112008007975932-pat00223
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    Figure 112008007975932-pat00224
    일 경우 상기
    Figure 112008007975932-pat00225
    값들은 하기 수학식 26 및 수학식 27과 같은 조건들을 만족함을 특징으로 하는 신호 수신 장치.
    Figure 112008007975932-pat00226
    Figure 112008007975932-pat00227
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제20항에 있어서,
    상기 제4부분 행렬이 행렬 D일 경우, 상기 행렬 D가
    Figure 112008007975932-pat00228
    이고,
    Figure 112008007975932-pat00229
    이며,
    Figure 112008007975932-pat00230
    값들은 하기 수학식 28의 조건들을 만족함을 특징으로 하는 신호 수신 장치.
    Figure 112008007975932-pat00231
    Figure 112008007975932-pat00232
    ,
    상기 수학식 28에서, P는 순열 행렬을 나타내며, I는 항등 행렬을 나타내며, mod는 모듈로(modulo) 연산을 나타내며,
    Figure 112008007975932-pat00233
    는
    Figure 112008007975932-pat00234
    의 위치에 따라 결정되는 임의의 자연수이며,
    Figure 112008007975932-pat00235
    값들은 순열 행렬이 항등 행렬의 각 행의 영이 아닌 엘리먼트의 위치를 특정 방향으로 순환 쉬프트하여 생성될 경우 그 순환 쉬프트하는 값들을 나타내며, m은 상기 패리티 검사 행렬이 포함하는 비이진 요소 행렬들의 행의 개수를 나타내며, α는 GF(q = 2p)상의 프리미티브 엘리먼트를 나타내며, Zf는 상기 비이진 요소 행렬의 크기를 나타냄.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제21항에 있어서,
    Figure 112008007975932-pat00236
    일 경우 상기
    Figure 112008007975932-pat00237
    값들은 하기 수학식 29 및 수학식 30과 같은 조건들을 만족함을 특징으로 하는 신호 수신 장치.
    Figure 112008007975932-pat00238
    Figure 112008007975932-pat00239
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제22항에 있어서,
    Figure 112008007975932-pat00240
    일 경우 상기
    Figure 112008007975932-pat00241
    값들은 하기 수학식 31 및 수학식 32와 같은 조건들을 만족함을 특징으로 하는 신호 수신 장치.
    Figure 112008007975932-pat00242
    Figure 112008007975932-pat00243
  24. 제15항에 있어서,
    상기 정보 파트로 분류된 블록들은 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류되고, 상기 제1패리티 파트로 분류된 블록들은 제3부분 블록에 대응되는 블록들과 제4부분 블록에 대응되는 블록들로 분류되고, 상기 제2패리티 파트로 분류된 블록들은 제5부분 블록에 대응되는 블록들과 제6부분 블록에 대응되는 블록들로 분류되며,
    상기 제3부분 블록에 대응되는 블록들중 2개의 블록들에 비이진 요소 행렬이 대응되며, 상기 제3부분 블록에 대응되는 블록들중 상기 비이진 요소 행렬이 대응되는 2개의 블록들을 제외한 블록들에는 영 행렬이 대응되며, 상기 제4부분 블록에 대응되는 블록들중 1개의 블록에 비이진 요소 행렬이 대응되며, 상기 제6부분 블록에 대응되는 블록들중 1개의 블록에 비이진 요소 행렬이 대응되며, 상기 제6부분 블록에 대응되는 블록들중 상기 비이진 요소 행렬이 대응되는 1개의 블록을 제외한 블록들에는 영 행렬이 대응됨을 특징으로 하는 신호 수신 장치.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서,
    상기 정보 파트의 웨이트가 불균일하도록 상기 정보 파트로 분류된 블록들에 비이진 요소 행렬이 배열됨을 특징으로 하는 신호 수신 장치.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서,
    상기 제2패리티 파트로 분류된 블록들이 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류될 경우, 상기 제1부분 블록은 블록 단위로 대각을 구성하는 블록들에 비이진 요소 행렬들이 배열됨을 특징으로 하는 신호 수신 장치.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제26항에 있어서,
    상기 제1부분 블록으로 분류된 블록들중 상기 대각을 구성하는 비이진 요소 행렬이 배열된 블록들의 아래 블록들에는 비이진 요소 행렬들이 배열됨을 특징으로 하는 신호 수신 장치.
  28. 청구항 28은(는) 설정등록료 납부시 포기되었습니다.
    제27항에 있어서,
    상기 제2부분 블록으로 분류된 블록들중 마지막 블록에 비이진 요소 행렬이 배열됨을 특징으로 하는 신호 수신 장치.
  29. 통신 시스템의 신호 수신 방법에 있어서,
    신호를 수신하는 과정과,
    상기 수신 신호를 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 패리티 검사 행렬을 사용하여 복호함으로써 정보 벡터로 생성하는 과정을 포함하며,
    상기 패리티 검사 행렬은 다수의 블록들을 포함하며, 상기 다수의 블록들은 상기 정보 벡터에 대응되는 정보 파트에 대응되는 블록들과, 제1패리티에 대응되는 제1패리티 파트에 대응되는 블록들과, 제2 패리티 벡터에 대응되는 제2패리티 파트에 대응되는 블록들로 분류되며,
    상기 제1패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 비이진 요소 행렬들이 배열되고, 상기 제2패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 블록 단위의 하삼각 형태로 비이진 요소 행렬들이 배열되며, 상기 비이진 요소 행렬은 갈로아 필드(GF: Galois Field) (q = 2p) 상의 엘리먼트가 순열 행렬에 곱해진 행렬임을 특징으로 하는 신호 수신 방법.
  30. 제29항에 있어서,
    상기 정보 파트로 분류된 블록들은 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류되고, 상기 제1패리티 파트로 분류된 블록들은 제3부분 블록에 대응되는 블록들과 제4부분 블록에 대응되는 블록들로 분류되고, 상기 제2패리티 파트로 분류된 블록들은 제5부분 블록에 대응되는 블록들과 제6부분 블록에 대응되는 블록들로 분류되며,
    제6부분 행렬과, 제5부분 행렬의 역행렬과, 제3부분 행렬의 행렬곱과 제4부분 행렬을 가산한 행렬이 항등 행렬이 되도록 상기 비이진 요소 행렬들이 결정되며,
    상기 제6부분 행렬은 상기 제6부분 블록에 대응되는 행렬이며, 상기 제5부분 행렬은 상기 제5부분 블록에 대응되는 행렬이며, 상기 제3부분 행렬은 상기 제3부분 블록에 대응되는 행렬이며, 상기 제4부분 행렬은 상기 제4부분 블록에 대응되는 행렬임을 특징으로 하는 신호 수신 방법.
  31. 제30항에 있어서,
    상기 제5부분 블록으로 분류된 블록들중 대각을 구성하는 블록들과 상기 대각을 구성하는 블록들 아래 블록들에는 비이진 요소 행렬이 배열되며,
    상기 제3부분 블록은 제1행렬과 제2행렬과, 영 행렬들을 포함하며,
    상기 제6부분 블록은 제3행렬과 영 행렬들을 포함하며,
    상기 제1행렬은 상기 제3부분 블록이 포함하는 블록들중 첫번째 블록에 배열되며, 상기 제2행렬은 상기 제3부분 블록이 포함하는 블록들중 상기 첫번째 블록을 제외한 나머지 블록들중 어느 한 블록에 배열되며, 상기 제1행렬과 제2행렬은 비이진 요소 행렬이며, 상기 제3행렬은 상기 제6부분 블록이 포함하는 블록들중 마지막 블록에 배열되며, 상기 제3행렬은 비이진 요소 행렬이며,
    상기 제4부분 행렬은 비이진 요소 행렬임을 특징으로 하는 신호 수신 방법.
  32. 청구항 32은(는) 설정등록료 납부시 포기되었습니다.
    제31항에 있어서,
    상기 제4부분 행렬이 행렬 D일 경우, 상기 행렬 D가
    Figure 112010019053261-pat00244
    이고,
    Figure 112010019053261-pat00407
    이며,
    Figure 112010019053261-pat00246
    값들은 하기 수학식 33의 조건들을 만족함을 특징으로 하는 신호 수신 방법.
    Figure 112010019053261-pat00247
    Figure 112010019053261-pat00248
    ,
    상기 수학식 33에서, P는 순열 행렬을 나타내며, I는 항등 행렬을 나타내며, mod는 모듈로(modulo) 연산을 나타내며,
    Figure 112010019053261-pat00249
    는
    Figure 112010019053261-pat00250
    의 위치에 따라 결정되는 임의의 자연수이며,
    Figure 112010019053261-pat00251
    값들은 순열 행렬이 항등 행렬의 각 행의 영이 아닌 엘리먼트의 위치를 특정 방향으로 순환 쉬프트하여 생성될 경우 그 순환 쉬프트하는 값들을 나타내며, m은 상기 패리티 검사 행렬이 포함하는 비이진 요소 행렬들의 행의 개수를 나타내며, α는 GF(q = 2p)상의 프리미티브 엘리먼트를 나타내며, Zf는 상기 비이진 요소 행렬의 크기를 나타냄.
  33. 청구항 33은(는) 설정등록료 납부시 포기되었습니다.
    제32항에 있어서,
    Figure 112008007975932-pat00252
    일 경우 상기
    Figure 112008007975932-pat00253
    값들은 하기 수학식 34 및 수학식 35와 같은 조건들을 만족함을 특징으로 하는 신호 수신 방법.
    Figure 112008007975932-pat00254
    Figure 112008007975932-pat00255
  34. 청구항 34은(는) 설정등록료 납부시 포기되었습니다.
    제33항에 있어서,
    Figure 112008007975932-pat00256
    일 경우 상기
    Figure 112008007975932-pat00257
    값들은 하기 수학식 36 및 수학식 37과 같은 조건들을 만족함을 특징으로 하는 신호 수신 방법.
    Figure 112008007975932-pat00258
    Figure 112008007975932-pat00259
  35. 청구항 35은(는) 설정등록료 납부시 포기되었습니다.
    제34항에 있어서,
    상기 제4부분 행렬이 행렬 D일 경우, 상기 행렬 D가
    Figure 112008007975932-pat00260
    이고,
    Figure 112008007975932-pat00261
    이며,
    Figure 112008007975932-pat00262
    값들은 하기 수학식 38의 조건들을 만족함을 특징으로 하는 신호 수신 방법.
    Figure 112008007975932-pat00263
    Figure 112008007975932-pat00264
    ,
    상기 수학식 38에서, P는 순열 행렬을 나타내며, I는 항등 행렬을 나타내며, mod는 모듈로(modulo) 연산을 나타내며,
    Figure 112008007975932-pat00265
    는
    Figure 112008007975932-pat00266
    의 위치에 따라 결정되는 임의의 자연수이며,
    Figure 112008007975932-pat00267
    값들은 순열 행렬이 항등 행렬의 각 행의 영이 아닌 엘리먼트의 위치를 특정 방향으로 순환 쉬프트하여 생성될 경우 그 순환 쉬프트하는 값들을 나타내며, m은 상기 패리티 검사 행렬이 포함하는 비이진 요소 행렬들의 행의 개수를 나타내며, α는 GF(q = 2p)상의 프리미티브 엘리먼트를 나타내며, Zf는 상기 비이진 요소 행렬의 크기를 나타냄.
  36. 청구항 36은(는) 설정등록료 납부시 포기되었습니다.
    제35항에 있어서,
    Figure 112008007975932-pat00268
    일 경우 상기
    Figure 112008007975932-pat00269
    값들은 하기 수학식 39 및 수학식 40과 같은 조건들을 만족함을 특징으로 하는 신호 수신 방법.
    Figure 112008007975932-pat00270
    Figure 112008007975932-pat00271
  37. 청구항 37은(는) 설정등록료 납부시 포기되었습니다.
    제36항에 있어서,
    Figure 112008007975932-pat00272
    일 경우 상기
    Figure 112008007975932-pat00273
    값들은 하기 수학식 41 및 수학식 42와 같은 조건들을 만족함을 특징으로 하는 신호 수신 방법.
    Figure 112008007975932-pat00274
    Figure 112008007975932-pat00275
  38. 제29항에 있어서,
    상기 정보 파트로 분류된 블록들은 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류되고, 상기 제1패리티 파트로 분류된 블록들은 제3부분 블록에 대응되는 블록들과 제4부분 블록에 대응되는 블록들로 분류되고, 상기 제2패리티 파트로 분류된 블록들은 제5부분 블록에 대응되는 블록들과 제6부분 블록에 대응되는 블록들로 분류되며,
    상기 제3부분 블록에 대응되는 블록들중 2개의 블록들에 비이진 요소 행렬이 대응되며, 상기 제3부분 블록에 대응되는 블록들중 상기 비이진 요소 행렬이 대응되는 2개의 블록들을 제외한 블록들에는 영 행렬이 대응되며, 상기 제4부분 블록에 대응되는 블록들중 1개의 블록에 비이진 요소 행렬이 대응되며, 상기 제6부분 블록에 대응되는 블록들중 1개의 블록에 비이진 요소 행렬이 대응되며, 상기 제6부분 블록에 대응되는 블록들중 상기 비이진 요소 행렬이 대응되는 1개의 블록을 제외한 블록들에는 영 행렬이 대응됨을 특징으로 하는 신호 수신 방법.
  39. 청구항 39은(는) 설정등록료 납부시 포기되었습니다.
    제29항에 있어서,
    상기 정보 파트의 웨이트가 불균일하도록 상기 정보 파트로 분류된 블록들에 비이진 요소 행렬이 배열됨을 특징으로 하는 신호 수신 방법.
  40. 청구항 40은(는) 설정등록료 납부시 포기되었습니다.
    제29항에 있어서,
    상기 제2패리티 파트로 분류된 블록들이 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류될 경우, 상기 제1부분 블록은 블록 단위로 대각을 구성하는 블록들에 비이진 요소 행렬들이 배열됨을 특징으로 하는 신호 수신 방법.
  41. 청구항 41은(는) 설정등록료 납부시 포기되었습니다.
    제40항에 있어서,
    상기 제1부분 블록으로 분류된 블록들중 상기 대각을 구성하는 비이진 요소 행렬이 배열된 블록들의 아래 블록들에는 비이진 요소 행렬들이 배열됨을 특징으로 하는 신호 수신 방법.
  42. 청구항 42은(는) 설정등록료 납부시 포기되었습니다.
    제41항에 있어서,
    상기 제2부분 블록으로 분류된 블록들중 마지막 블록에 비이진 요소 행렬이 배열됨을 특징으로 하는 신호 수신 방법.
  43. 통신 시스템의 신호 송신 장치에 있어서,
    정보 벡터를 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 패리티 검사 행렬을 사용하여 부호화함으로써 부호어 벡터로 생성하는 부호화기와,
    상기 부호어 벡터를 송신하는 송신기를 포함하며,
    상기 패리티 검사 행렬은 다수의 블록들을 포함하며, 상기 다수의 블록들은 상기 정보 벡터에 대응되는 정보 파트에 대응되는 블록들과, 제1패리티 벡터에 대응되는 제1패리티 파트에 대응되는 블록들과, 제2패리티 벡터에 대응되는 제2패리티 파트에 대응되는 블록들로 분류되며,
    상기 제1패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 비이진 요소 행렬들이 배열되고, 상기 제2패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 블록 단위의 하삼각 형태로 비이진 요소 행렬들이 배열되며, 상기 비이진 요소 행렬은 갈로아 필드(GF: Galois Field) (q = 2p) 상의 엘리먼트가 순열 행렬에 곱해진 행렬임을 특징으로 하는 신호 송신 장치.
  44. 제43항에 있어서,
    상기 정보 파트로 분류된 블록들은 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류되고, 상기 제1패리티 파트로 분류된 블록들은 제3부분 블록에 대응되는 블록들과 제4부분 블록에 대응되는 블록들로 분류되고, 상기 제2패리티 파트로 분류된 블록들은 제5부분 블록에 대응되는 블록들과 제6부분 블록에 대응되는 블록들로 분류되며,
    제6부분 행렬과, 제5부분 행렬의 역행렬과, 제3부분 행렬의 행렬곱과 제4부분 행렬을 가산한 행렬이 항등 행렬이 되도록 상기 비이진 요소 행렬들이 결정되며,
    상기 제6부분 행렬은 상기 제6부분 블록에 대응되는 행렬이며, 상기 제5부분 행렬은 상기 제5부분 블록에 대응되는 행렬이며, 상기 제3부분 행렬은 상기 제3부분 블록에 대응되는 행렬이며, 상기 제4부분 행렬은 상기 제4부분 블록에 대응되는 행렬임을 특징으로 하는 신호 송신 장치.
  45. 제44항에 있어서,
    상기 제5부분 블록으로 분류된 블록들중 대각을 구성하는 블록들과 상기 대각을 구성하는 블록들 아래 블록들에는 비이진 요소 행렬이 배열되며,
    상기 제3부분 블록은 제1행렬과 제2행렬과, 영 행렬들을 포함하며,
    상기 제6부분 블록은 제3행렬과 영 행렬들을 포함하며,
    상기 제1행렬은 상기 제3부분 블록이 포함하는 블록들중 첫번째 블록에 배열되며, 상기 제2행렬은 상기 제3부분 블록이 포함하는 블록들중 상기 첫번째 블록을 제외한 나머지 블록들중 어느 한 블록에 배열되며, 상기 제1행렬과 제2행렬은 비이진 요소 행렬이며, 상기 제3행렬은 상기 제6부분 블록이 포함하는 블록들중 마지막 블록에 배열되며, 상기 제3행렬은 비이진 요소 행렬이며,
    상기 제4부분 행렬은 비이진 요소 행렬임을 특징으로 하는 신호 송신 장치.
  46. 청구항 46은(는) 설정등록료 납부시 포기되었습니다.
    제45항에 있어서,
    상기 제4부분 행렬이 행렬 D일 경우, 상기 행렬 D가
    Figure 112010019053261-pat00276
    이고,
    Figure 112010019053261-pat00408
    이며,
    Figure 112010019053261-pat00278
    값들은 하기 수학식 43의 조건들을 만족함을 특징으로 하는 신호 송신 장치.
    Figure 112010019053261-pat00279
    Figure 112010019053261-pat00280
    ,
    상기 수학식 43에서, P는 순열 행렬을 나타내며, I는 항등 행렬을 나타내며, mod는 모듈로(modulo) 연산을 나타내며,
    Figure 112010019053261-pat00281
    는
    Figure 112010019053261-pat00282
    의 위치에 따라 결정되는 임의의 자연수이며,
    Figure 112010019053261-pat00283
    값들은 순열 행렬이 항등 행렬의 각 행의 영이 아닌 엘리먼트의 위치를 특정 방향으로 순환 쉬프트하여 생성될 경우 그 순환 쉬프트하는 값들을 나타내며, m은 상기 패리티 검사 행렬이 포함하는 비이진 요소 행렬들의 행의 개수를 나타내며, α는 GF(q = 2p)상의 프리미티브 엘리먼트를 나타내며, Zf는 상기 비이진 요소 행렬의 크기를 나타냄.
  47. 청구항 47은(는) 설정등록료 납부시 포기되었습니다.
    제46항에 있어서,
    Figure 112008007975932-pat00284
    일 경우 상기
    Figure 112008007975932-pat00285
    값들은 하기 수학식 44 및 수학식 45와 같은 조건들을 만족함을 특징으로 하는 신호 송신 장치.
    Figure 112008007975932-pat00286
    Figure 112008007975932-pat00287
  48. 청구항 48은(는) 설정등록료 납부시 포기되었습니다.
    제47항에 있어서,
    Figure 112008007975932-pat00288
    일 경우 상기
    Figure 112008007975932-pat00289
    값들은 하기 수학식 46 및 수학식 47과 같은 조건들을 만족함을 특징으로 하는 신호 송신 장치.
    Figure 112008007975932-pat00290
    Figure 112008007975932-pat00291
  49. 청구항 49은(는) 설정등록료 납부시 포기되었습니다.
    제48항에 있어서,
    상기 제4부분 행렬이 행렬 D일 경우, 상기 행렬 D가
    Figure 112008007975932-pat00292
    이고,
    Figure 112008007975932-pat00293
    이며,
    Figure 112008007975932-pat00294
    값들은 하기 수학식 48의 조건들을 만족함을 특징으로 하는 신호 송신 장치.
    Figure 112008007975932-pat00295
    Figure 112008007975932-pat00296
    ,
    상기 수학식 48에서, P는 순열 행렬을 나타내며, I는 항등 행렬을 나타내며, mod는 모듈로(modulo) 연산을 나타내며,
    Figure 112008007975932-pat00297
    는
    Figure 112008007975932-pat00298
    의 위치에 따라 결정되는 임의의 자연수이며,
    Figure 112008007975932-pat00299
    값들은 순열 행렬이 항등 행렬의 각 행의 영이 아닌 엘리먼트의 위치를 특정 방향으로 순환 쉬프트하여 생성될 경우 그 순환 쉬프트하는 값들을 나타내며, m은 상기 패리티 검사 행렬이 포함하는 비이진 요소 행렬들의 행의 개수를 나타내며, α는 GF(q = 2p)상의 프리미티브 엘리먼트를 나타내며, Zf는 상기 비이진 요소 행렬의 크기를 나타냄.
  50. 청구항 50은(는) 설정등록료 납부시 포기되었습니다.
    제49항에 있어서,
    Figure 112008007975932-pat00300
    일 경우 상기
    Figure 112008007975932-pat00301
    값들은 하기 수학식 49 및 수학식 50과 같은 조건들을 만족함을 특징으로 하는 신호 송신 장치.
    Figure 112008007975932-pat00302
    Figure 112008007975932-pat00303
  51. 청구항 51은(는) 설정등록료 납부시 포기되었습니다.
    제50항에 있어서,
    Figure 112008007975932-pat00304
    일 경우 상기
    Figure 112008007975932-pat00305
    값들은 하기 수학식 51 및 수학식 52와 같은 조건들을 만족함을 특징으로 하는 신호 송신 장치..
    Figure 112008007975932-pat00306
    Figure 112008007975932-pat00307
  52. 제43항에 있어서,
    상기 정보 파트로 분류된 블록들은 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류되고, 상기 제1패리티 파트로 분류된 블록들은 제3부분 블록에 대응되는 블록들과 제4부분 블록에 대응되는 블록들로 분류되고, 상기 제2패리티 파트로 분류된 블록들은 제5부분 블록에 대응되는 블록들과 제6부분 블록에 대응되는 블록들로 분류되며,
    상기 제3부분 블록에 대응되는 블록들중 2개의 블록들에 비이진 요소 행렬이 대응되며, 상기 제3부분 블록에 대응되는 블록들중 상기 비이진 요소 행렬이 대응되는 2개의 블록들을 제외한 블록들에는 영 행렬이 대응되며, 상기 제4부분 블록에 대응되는 블록들중 1개의 블록에 비이진 요소 행렬이 대응되며, 상기 제6부분 블록에 대응되는 블록들중 1개의 블록에 비이진 요소 행렬이 대응되며, 상기 제6부분 블록에 대응되는 블록들중 상기 비이진 요소 행렬이 대응되는 1개의 블록을 제외한 블록들에는 영 행렬이 대응됨을 특징으로 하는 신호 송신 장치.
  53. 청구항 53은(는) 설정등록료 납부시 포기되었습니다.
    제43항에 있어서,
    상기 정보 파트의 웨이트가 불균일하도록 상기 정보 파트로 분류된 블록들에 비이진 요소 행렬이 배열됨을 특징으로 하는 신호 송신 장치.
  54. 청구항 54은(는) 설정등록료 납부시 포기되었습니다.
    제43항에 있어서,
    상기 제2패리티 파트로 분류된 블록들이 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류될 경우, 상기 제1부분 블록은 블록 단위로 대각을 구성하는 블록들에 비이진 요소 행렬들이 배열됨을 특징으로 하는 신호 송신 장치.
  55. 청구항 55은(는) 설정등록료 납부시 포기되었습니다.
    제54항에 있어서,
    상기 제1부분 블록으로 분류된 블록들중 상기 대각을 구성하는 비이진 요소 행렬이 배열된 블록들의 아래 블록들에는 비이진 요소 행렬들이 배열됨을 특징으로 하는 신호 송신 장치.
  56. 청구항 56은(는) 설정등록료 납부시 포기되었습니다.
    제55항에 있어서,
    상기 제2부분 블록으로 분류된 블록들중 마지막 블록에 비이진 요소 행렬이 배열됨을 특징으로 하는 신호 송신 장치.
  57. 통신 시스템의 신호 송신 방법에 있어서,
    정보 벡터를 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 패리티 검사 행렬을 사용하여 부호화함으로써 부호어 벡터로 생성하는 과정과,
    상기 부호어 벡터를 송신하는 과정을 포함하며,
    상기 패리티 검사 행렬은 다수의 블록들을 포함하며, 상기 다수의 블록들은 상기 정보 벡터에 대응되는 정보 파트에 대응되는 블록들과, 제1패리티 벡터에 대응되는 제1패리티 파트에 대응되는 블록들과, 제2패리티 벡터에 대응되는 제2패리티 파트에 대응되는 블록들로 분류되며,
    상기 제1패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 비이진 요소 행렬들이 배열되고, 상기 제2패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 블록 단위의 하삼각 형태로 비이진 요소 행렬들이 배열되며, 상기 비이진 요소 행렬은 갈로아 필드(GF: Galois Field) (q = 2p) 상의 엘리먼트가 순열 행렬에 곱해진 행렬임을 특징으로 하는 신호 송신 방법.
  58. 제57항에 있어서,
    상기 정보 파트로 분류된 블록들은 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류되고, 상기 제1패리티 파트로 분류된 블록들은 제3부분 블록에 대응되는 블록들과 제4부분 블록에 대응되는 블록들로 분류되고, 상기 제2패리티 파트로 분류된 블록들은 제5부분 블록에 대응되는 블록들과 제6부분 블록에 대응되는 블록들로 분류되며,
    제6부분 행렬과, 제5부분 행렬의 역행렬과, 제3부분 행렬의 행렬곱과 제4부분 행렬을 가산한 행렬이 항등 행렬이 되도록 상기 비이진 요소 행렬들이 결정되며,
    상기 제6부분 행렬은 상기 제6부분 블록에 대응되는 행렬이며, 상기 제5부분 행렬은 상기 제5부분 블록에 대응되는 행렬이며, 상기 제3부분 행렬은 상기 제3부분 블록에 대응되는 행렬이며, 상기 제4부분 행렬은 상기 제4부분 블록에 대응되는 행렬임을 특징으로 하는 신호 송신 방법.
  59. 제58항에 있어서,
    상기 제5부분 블록으로 분류된 블록들중 대각을 구성하는 블록들과 상기 대각을 구성하는 블록들 아래 블록들에는 비이진 요소 행렬이 배열되며,
    상기 제3부분 블록은 제1행렬과 제2행렬과, 영 행렬들을 포함하며,
    상기 제6부분 블록은 제3행렬과 영 행렬들을 포함하며,
    상기 제1행렬은 상기 제3부분 블록이 포함하는 블록들중 첫번째 블록에 배열되며, 상기 제2행렬은 상기 제3부분 블록이 포함하는 블록들중 상기 첫번째 블록을 제외한 나머지 블록들중 어느 한 블록에 배열되며, 상기 제1행렬과 제2행렬은 비이진 요소 행렬이며, 상기 제3행렬은 상기 제6부분 블록이 포함하는 블록들중 마지막 블록에 배열되며, 상기 제3행렬은 비이진 요소 행렬이며,
    상기 제4부분 행렬은 비이진 요소 행렬임을 특징으로 하는 신호 송신 방법.
  60. 청구항 60은(는) 설정등록료 납부시 포기되었습니다.
    제49항에 있어서,
    상기 제4부분 행렬이 행렬 D일 경우, 상기 행렬 D가
    Figure 112010019053261-pat00308
    이고,
    Figure 112010019053261-pat00409
    이며,
    Figure 112010019053261-pat00310
    값들은 하기 수학식 53의 조건들을 만족함을 특징으로 하는 신호 송신 방법.
    Figure 112010019053261-pat00311
    Figure 112010019053261-pat00312
    ,
    상기 수학식 53에서, P는 순열 행렬을 나타내며, I는 항등 행렬을 나타내며, mod는 모듈로(modulo) 연산을 나타내며,
    Figure 112010019053261-pat00313
    는
    Figure 112010019053261-pat00314
    의 위치에 따라 결정되는 임의의 자연수이며,
    Figure 112010019053261-pat00315
    값들은 순열 행렬이 항등 행렬의 각 행의 영이 아닌 엘리먼트의 위치를 특정 방향으로 순환 쉬프트하여 생성될 경우 그 순환 쉬프트하는 값들을 나타내며, m은 상기 패리티 검사 행렬이 포함하는 비이진 요소 행렬들의 행의 개수를 나타내며, α는 GF(q = 2p)상의 프리미티브 엘리먼트를 나타내며, Zf는 상기 비이진 요소 행렬의 크기를 나타냄.
  61. 청구항 61은(는) 설정등록료 납부시 포기되었습니다.
    제60항에 있어서,
    Figure 112008007975932-pat00316
    일 경우 상기
    Figure 112008007975932-pat00317
    값들은 하기 수학식 54 및 수학식 55와 같은 조건들을 만족함을 특징으로 하는 신호 송신 방법.
    Figure 112008007975932-pat00318
    Figure 112008007975932-pat00319
  62. 청구항 62은(는) 설정등록료 납부시 포기되었습니다.
    제61항에 있어서,
    Figure 112008007975932-pat00320
    일 경우 상기
    Figure 112008007975932-pat00321
    값들은 하기 수학식 56 및 수학식 57과 같은 조건들을 만족함을 특징으로 하는 신호 송신 방법.
    Figure 112008007975932-pat00322
    Figure 112008007975932-pat00323
  63. 청구항 63은(는) 설정등록료 납부시 포기되었습니다.
    제62항에 있어서,
    상기 제4부분 행렬이 행렬 D일 경우, 상기 행렬 D가
    Figure 112008007975932-pat00324
    이고,
    Figure 112008007975932-pat00325
    이며,
    Figure 112008007975932-pat00326
    값들은 하기 수학식 58의 조건들을 만족함을 특징으로 하는 신호 송신 방법.
    Figure 112008007975932-pat00327
    Figure 112008007975932-pat00328
    ,
    상기 수학식 58에서, P는 순열 행렬을 나타내며, I는 항등 행렬을 나타내며, mod는 모듈로(modulo) 연산을 나타내며,
    Figure 112008007975932-pat00329
    는
    Figure 112008007975932-pat00330
    의 위치에 따라 결정되는 임의의 자연수이며,
    Figure 112008007975932-pat00331
    값들은 순열 행렬이 항등 행렬의 각 행의 영이 아닌 엘리먼트의 위치를 특정 방향으로 순환 쉬프트하여 생성될 경우 그 순환 쉬프트하는 값들을 나타내며, m은 상기 패리티 검사 행렬이 포함하는 비이진 요소 행렬들의 행의 개수를 나타내며, α는 GF(q = 2p)상의 프리미티브 엘리먼트를 나타내며, Zf는 상기 비이진 요소 행렬의 크기를 나타냄.
  64. 청구항 64은(는) 설정등록료 납부시 포기되었습니다.
    제63항에 있어서,
    Figure 112008007975932-pat00332
    일 경우 상기
    Figure 112008007975932-pat00333
    값들은 하기 수학식 59 및 수학식 60과 같은 조건들을 만족함을 특징으로 하는 신호 송신 방법.
    Figure 112008007975932-pat00334
    Figure 112008007975932-pat00335
  65. 청구항 65은(는) 설정등록료 납부시 포기되었습니다.
    제64항에 있어서,
    Figure 112008007975932-pat00336
    일 경우 상기
    Figure 112008007975932-pat00337
    값들은 하기 수학식 61 및 수학식 62와 같은 조건들을 만족함을 특징으로 하는 신호 송신 방법..
    Figure 112008007975932-pat00338
    Figure 112008007975932-pat00339
  66. 제57항에 있어서,
    상기 정보 파트로 분류된 블록들은 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류되고, 상기 제1패리티 파트로 분류된 블록들은 제3부분 블록에 대응되는 블록들과 제4부분 블록에 대응되는 블록들로 분류되고, 상기 제2패리티 파트로 분류된 블록들은 제5부분 블록에 대응되는 블록들과 제6부분 블록에 대응되는 블록들로 분류되며,
    상기 제3부분 블록에 대응되는 블록들중 2개의 블록들에 비이진 요소 행렬이 대응되며, 상기 제3부분 블록에 대응되는 블록들중 상기 비이진 요소 행렬이 대응되는 2개의 블록들을 제외한 블록들에는 영 행렬이 대응되며, 상기 제4부분 블록에 대응되는 블록들중 1개의 블록에 비이진 요소 행렬이 대응되며, 상기 제6부분 블록에 대응되는 블록들중 1개의 블록에 비이진 요소 행렬이 대응되며, 상기 제6부분 블록에 대응되는 블록들중 상기 비이진 요소 행렬이 대응되는 1개의 블록을 제외한 블록들에는 영 행렬이 대응됨을 특징으로 하는 신호 송신 방법.
  67. 청구항 67은(는) 설정등록료 납부시 포기되었습니다.
    제57항에 있어서,
    상기 정보 파트의 웨이트가 불균일하도록 상기 정보 파트로 분류된 블록들에 비이진 요소 행렬이 배열됨을 특징으로 하는 신호 송신 방법.
  68. 청구항 68은(는) 설정등록료 납부시 포기되었습니다.
    제57항에 있어서,
    상기 제2패리티 파트로 분류된 블록들이 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류될 경우, 상기 제1부분 블록은 블록 단위로 대각을 구성하는 블록들에 비이진 요소 행렬들이 배열됨을 특징으로 하는 신호 송신 방법.
  69. 청구항 69은(는) 설정등록료 납부시 포기되었습니다.
    제68항에 있어서,
    상기 제1부분 블록으로 분류된 블록들중 상기 대각을 구성하는 비이진 요소 행렬이 배열된 블록들의 아래 블록들에는 비이진 요소 행렬들이 배열됨을 특징으로 하는 신호 송신 방법.
  70. 청구항 70은(는) 설정등록료 납부시 포기되었습니다.
    제69항에 있어서,
    상기 제2부분 블록으로 분류된 블록들중 마지막 블록에 비이진 요소 행렬이 배열됨을 특징으로 하는 신호 송신 방법.
  71. 통신 시스템에서 비이진 블록 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 부호화 장치에 있어서,
    패리티 검사 행렬의 제1부분 행렬과 정보 벡터를 곱셈하는 제1행렬 곱셈기와,
    상기 정보 벡터를 상기 패리티 검사 행렬의 제2부분 행렬과 곱셈하는 제2행렬 곱셈기와,
    상기 제1행렬 곱셈기에서 출력한 신호와, 상기 패리티 검사 행렬의 제6부분 행렬과 제5부분 행렬의 역행렬의 행렬곱을 곱셈하는 제3행렬 곱셈기와,
    상기 제2행렬 곱셈기에서 출력한 신호와 제3행렬 곱셈기에서 출력한 신호를 가산하는 제1가산기와,
    상기 제1가산기에서 출력한 신호와 상기 패리티 검사 행렬의 제3부분 행렬과 곱셈하는 제4행렬 곱셈기와,
    상기 제1행렬 곱셈기에서 출력한 신호와 상기 제4행렬 곱셈기에서 출력한 신호를 가산하는 제2가산기와,
    상기 제2가산기에서 출력한 신호와 상기 제5부분 행렬의 역행렬을 곱셈하는 제5행렬 곱셈기와,
    상기 정보 벡터와, 상기 제1가산기의 출력 신호를 제1패리티 벡터로, 상기 제5행렬 곱셈기의 출력 신호를 제2패리티 벡터로 하여 상기 비이진 LDPC 부호 포맷에 상응하도록 조립하여 출력하는 조립기를 포함하는 비이진 LDPC 부호의 부호화 장치.
  72. 제71항에 있어서,
    상기 패리티 검사 행렬은 다수의 블록들을 포함하며, 상기 다수의 블록들은 상기 정보 벡터에 대응되는 정보 파트에 대응되는 블록들과, 제1패리티 벡터에 대응되는 제1패리티 파트에 대응되는 블록들과, 제2패리티 벡터에 대응되는 제2패리티 파트에 대응되는 블록들로 분류되며,
    상기 제1패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 비이진 요소 행렬들이 배열되고, 상기 제2패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 블록 단위의 하삼각 형태로 비이진 요소 행렬들이 배열되며, 상기 비이진 요소 행렬은 갈로아 필드(GF: Galois Field) (q = 2p) 상의 엘리먼트가 순열 행렬에 곱해진 행렬임을 특징으로 하는 비이진 LDPC 부호의 부호화 장치.
  73. 제72항에 있어서,
    상기 정보 파트로 분류된 블록들은 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류되고, 상기 제1패리티 파트로 분류된 블록들은 제3부분 블록에 대응되는 블록들과 제4부분 블록에 대응되는 블록들로 분류되고, 상기 제2패리티 파트로 분류된 블록들은 제5부분 블록에 대응되는 블록들과 제6부분 블록에 대응되는 블록들로 분류되며,
    제6부분 행렬과, 제5부분 행렬의 역행렬과, 제3부분 행렬의 행렬곱과 제4부분 행렬을 가산한 행렬이 항등 행렬이 되도록 상기 비이진 요소 행렬들이 결정되며,
    상기 제6부분 행렬은 상기 제6부분 블록에 대응되는 행렬이며, 상기 제5부분 행렬은 상기 제5부분 블록에 대응되는 행렬이며, 상기 제3부분 행렬은 상기 제3부분 블록에 대응되는 행렬이며, 상기 제4부분 행렬은 상기 제4부분 블록에 대응되는 행렬임을 특징으로 하는 비이진 LDPC 부호의 부호화 장치.
  74. 제73항에 있어서,
    상기 제5부분 블록으로 분류된 블록들중 대각을 구성하는 블록들과 상기 대각을 구성하는 블록들 아래 블록들에는 비이진 요소 행렬이 배열되며,
    상기 제3부분 블록은 제1행렬과 제2행렬과, 영 행렬들을 포함하며,
    상기 제6부분 블록은 제3행렬과 영 행렬들을 포함하며,
    상기 제1행렬은 상기 제3부분 블록이 포함하는 블록들중 첫번째 블록에 배열되며, 상기 제2행렬은 상기 제3부분 블록이 포함하는 블록들중 상기 첫번째 블록을 제외한 나머지 블록들중 어느 한 블록에 배열되며, 상기 제1행렬과 제2행렬은 비이진 요소 행렬이며, 상기 제3행렬은 상기 제6부분 블록이 포함하는 블록들중 마지막 블록에 배열되며, 상기 제3행렬은 비이진 요소 행렬이며,
    상기 제4부분 행렬은 비이진 요소 행렬임을 특징으로 하는 비이진 LDPC 부호의 부호화 장치.
  75. 청구항 75은(는) 설정등록료 납부시 포기되었습니다.
    제74항에 있어서,
    상기 제4부분 행렬이 행렬 D일 경우, 상기 행렬 D가
    Figure 112010019053261-pat00340
    이고,
    Figure 112010019053261-pat00410
    이며,
    Figure 112010019053261-pat00342
    값들은 하기 수학식 63의 조건들을 만족함을 특징으로 하는 비이진 LDPC 부호의 부호화 장치.
    Figure 112010019053261-pat00343
    Figure 112010019053261-pat00344
    ,
    상기 수학식 63에서, P는 순열 행렬을 나타내며, I는 항등 행렬을 나타내며, mod는 모듈로(modulo) 연산을 나타내며,
    Figure 112010019053261-pat00345
    는
    Figure 112010019053261-pat00346
    의 위치에 따라 결정되는 임의의 자연수이며,
    Figure 112010019053261-pat00347
    값들은 순열 행렬이 항등 행렬의 각 행의 영이 아닌 엘리먼트의 위치를 특정 방향으로 순환 쉬프트하여 생성될 경우 그 순환 쉬프트하는 값들을 나타내며, m은 상기 패리티 검사 행렬이 포함하는 비이진 요소 행렬들의 행의 개수를 나타내며, α는 GF(q = 2p)상의 프리미티브 엘리먼트를 나타내며, Zf는 상기 비이진 요소 행렬의 크기를 나타냄.
  76. 청구항 76은(는) 설정등록료 납부시 포기되었습니다.
    제75항에 있어서,
    Figure 112008007975932-pat00348
    일 경우 상기
    Figure 112008007975932-pat00349
    값들은 하기 수학식 64 및 수학식 65와 같은 조건들을 만족함을 특징으로 하는 비이진 LDPC 부호의 부호화 장치.
    Figure 112008007975932-pat00350
    Figure 112008007975932-pat00351
  77. 청구항 77은(는) 설정등록료 납부시 포기되었습니다.
    제76항에 있어서,
    Figure 112008007975932-pat00352
    일 경우 상기
    Figure 112008007975932-pat00353
    값들은 하기 수학식 66 및 수학식 67과 같은 조건들을 만족함을 특징으로 하는 비이진 LDPC 부호의 부호화 장치.
    Figure 112008007975932-pat00354
    Figure 112008007975932-pat00355
  78. 청구항 78은(는) 설정등록료 납부시 포기되었습니다.
    제74항에 있어서,
    상기 제4부분 행렬이 행렬 D일 경우, 상기 행렬 D가
    Figure 112008007975932-pat00356
    이고,
    Figure 112008007975932-pat00357
    이며,
    Figure 112008007975932-pat00358
    값들은 하기 수학식 68의 조건들을 만족함을 특징으로 하는 비이진 LDPC 부호의 부호화 장치.
    Figure 112008007975932-pat00359
    ,
    Figure 112008007975932-pat00360
    상기 수학식 68에서, P는 순열 행렬을 나타내며, I는 항등 행렬을 나타내며, mod는 모듈로(modulo) 연산을 나타내며,
    Figure 112008007975932-pat00361
    는
    Figure 112008007975932-pat00362
    의 위치에 따라 결정되는 임의의 자연수이며,
    Figure 112008007975932-pat00363
    값들은 순열 행렬이 항등 행렬의 각 행의 영이 아닌 엘리먼트의 위치를 특정 방향으로 순환 쉬프트하여 생성될 경우 그 순환 쉬프트하는 값들을 나타내며, m은 상기 패리티 검사 행렬이 포함하는 비이진 요소 행렬들의 행의 개수를 나타내며, α는 GF(q = 2p)상의 프리미티브 엘리먼트를 나타내며, Zf는 상기 비이진 요소 행렬의 크기를 나타냄.
  79. 청구항 79은(는) 설정등록료 납부시 포기되었습니다.
    제78항에 있어서,
    Figure 112008007975932-pat00364
    일 경우 상기
    Figure 112008007975932-pat00365
    값들은 하기 수학식 69 및 수학식 70과 같은 조건들을 만족함을 특징으로 하는 비이진 LDPC 부호의 부호화 장치.
    Figure 112008007975932-pat00366
    Figure 112008007975932-pat00367
  80. 청구항 80은(는) 설정등록료 납부시 포기되었습니다.
    제79항에 있어서,
    Figure 112008007975932-pat00368
    일 경우 상기
    Figure 112008007975932-pat00369
    값들은 하기 수학식 71 및 수학식 72와 같은 조건들을 만족함을 특징으로 하는 비이진 LDPC 부호의 부호화 장치.
    Figure 112008007975932-pat00370
    Figure 112008007975932-pat00371
  81. 제72항에 있어서,
    상기 정보 파트로 분류된 블록들은 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류되고, 상기 제1패리티 파트로 분류된 블록들은 제3부분 블록에 대응되는 블록들과 제4부분 블록에 대응되는 블록들로 분류되고, 상기 제2패리티 파트로 분류된 블록들은 제5부분 블록에 대응되는 블록들과 제6부분 블록에 대응되는 블록들로 분류되며,
    상기 제3부분 블록에 대응되는 블록들중 2개의 블록들에 비이진 요소 행렬이 대응되며, 상기 제3부분 블록에 대응되는 블록들중 상기 비이진 요소 행렬이 대응되는 2개의 블록들을 제외한 블록들에는 영 행렬이 대응되며, 상기 제4부분 블록에 대응되는 블록들중 1개의 블록에 비이진 요소 행렬이 대응되며, 상기 제6부분 블록에 대응되는 블록들중 1개의 블록에 비이진 요소 행렬이 대응되며, 상기 제6부분 블록에 대응되는 블록들중 상기 비이진 요소 행렬이 대응되는 1개의 블록을 제외한 블록들에는 영 행렬이 대응됨을 특징으로 하는 비이진 LDPC 부호의 부호화 장치.
  82. 청구항 82은(는) 설정등록료 납부시 포기되었습니다.
    제72항에 있어서,
    상기 정보 파트의 웨이트가 불균일하도록 상기 정보 파트로 분류된 블록들에 비이진 요소 행렬이 배열됨을 특징으로 하는 비이진 LDPC 부호의 부호화 장치.
  83. 청구항 83은(는) 설정등록료 납부시 포기되었습니다.
    제72항에 있어서,
    상기 제2패리티 파트로 분류된 블록들이 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류될 경우, 상기 제1부분 블록은 블록 단위로 대각을 구성하는 블록들에 비이진 요소 행렬들이 배열됨을 특징으로 하는 비이진 LDPC 부호의 부호화 장치.
  84. 청구항 84은(는) 설정등록료 납부시 포기되었습니다.
    제83항에 있어서,
    상기 제1부분 블록으로 분류된 블록들중 상기 대각을 구성하는 비이진 요소 행렬이 배열된 블록들의 아래 블록들에는 비이진 요소 행렬들이 배열됨을 특징으로 하는 비이진 LDPC 부호의 부호화 장치.
  85. 청구항 85은(는) 설정등록료 납부시 포기되었습니다.
    제84항에 있어서,
    상기 제2부분 블록으로 분류된 블록들중 마지막 블록에 비이진 요소 행렬이 배열됨을 특징으로 하는 비이진 LDPC 부호의 부호화 장치.
  86. 통신 시스템에서 비이진 블록 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 부호화 방법에 있어서,
    패리티 검사 행렬의 제1부분 행렬과 정보 벡터를 곱셈하여 제1신호를 생성하는 과정과,
    상기 정보 벡터와 상기 패리티 검사 행렬의 제2부분 행렬을 곱셈하여 제2신호를 생성하는 과정과,
    상기 제1신호와, 상기 패리티 검사 행렬의 제6부분 행렬과 제5부분 행렬의 역행렬의 행렬곱을 곱셈하여 제3신호를 생성하는 과정과,
    상기 제2신호와 제3신호를 가산하여 제4신호를 생성하는 과정과,
    상기 제4신호와 상기 패리티 검사 행렬의 제3부분 행렬을 곱셈하여 제5신호를 생성하는 과정과,
    상기 제1신호와 상기 제5신호를 가산하여 제6신호를 생성하는 과정과,
    상기 제6신호와 상기 제5부분 행렬의 역행렬을 곱셈하여 제7신호를 생성하는 과정과,
    상기 정보 벡터와, 상기 제4신호를 제1패리티 벡터로, 상기 제7신호를 제2패리티 벡터로 하여 상기 블록 LDPC 부호 포맷에 상응하도록 조립하여 출력하는 과정을 포함하는 비이진 LDPC 부호의 부호화 방법.
  87. 제86항에 있어서,
    상기 패리티 검사 행렬은 다수의 블록들을 포함하며, 상기 다수의 블록들은 상기 정보 벡터에 대응되는 정보 파트에 대응되는 블록들과, 제1패리티 벡터에 대응되는 제1패리티 파트에 대응되는 블록들과, 제2패리티 벡터에 대응되는 제2패리티 파트에 대응되는 블록들로 분류되며,
    상기 제1패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 비이진 요소 행렬들이 배열되고, 상기 제2패리티 파트로 분류된 블록들중 미리 결정된 블록들에는 블록 단위의 하삼각 형태로 비이진 요소 행렬들이 배열되며, 상기 비이진 요소 행렬은 갈로아 필드(GF: Galois Field) (q = 2p) 상의 엘리먼트가 순열 행렬에 곱해진 행렬임을 특징으로 하는 비이진 LDPC 부호의 부호화 방법.
  88. 제87항에 있어서,
    상기 정보 파트로 분류된 블록들은 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류되고, 상기 제1패리티 파트로 분류된 블록들은 제3부분 블록에 대응되는 블록들과 제4부분 블록에 대응되는 블록들로 분류되고, 상기 제2패리티 파트로 분류된 블록들은 제5부분 블록에 대응되는 블록들과 제6부분 블록에 대응되는 블록들로 분류되며,
    제6부분 행렬과, 제5부분 행렬의 역행렬과, 제3부분 행렬의 행렬곱과 제4부분 행렬을 가산한 행렬이 항등 행렬이 되도록 상기 비이진 요소 행렬들이 결정되며,
    상기 제6부분 행렬은 상기 제6부분 블록에 대응되는 행렬이며, 상기 제5부분 행렬은 상기 제5부분 블록에 대응되는 행렬이며, 상기 제3부분 행렬은 상기 제3부분 블록에 대응되는 행렬이며, 상기 제4부분 행렬은 상기 제4부분 블록에 대응되는 행렬임을 특징으로 하는 비이진 LDPC 부호의 부호화 방법.
  89. 제88항에 있어서,
    상기 제5부분 블록으로 분류된 블록들중 대각을 구성하는 블록들과 상기 대각을 구성하는 블록들 아래 블록들에는 비이진 요소 행렬이 배열되며,
    상기 제3부분 블록은 제1행렬과 제2행렬과, 영 행렬들을 포함하며,
    상기 제6부분 블록은 제3행렬과 영 행렬들을 포함하며,
    상기 제1행렬은 상기 제3부분 블록이 포함하는 블록들중 첫번째 블록에 배열되며, 상기 제2행렬은 상기 제3부분 블록이 포함하는 블록들중 상기 첫번째 블록을 제외한 나머지 블록들중 어느 한 블록에 배열되며, 상기 제1행렬과 제2행렬은 비이진 요소 행렬이며, 상기 제3행렬은 상기 제6부분 블록이 포함하는 블록들중 마지막 블록에 배열되며, 상기 제3행렬은 비이진 요소 행렬이며,
    상기 제4부분 행렬은 비이진 요소 행렬임을 특징으로 하는 비이진 LDPC 부호의 부호화 방법.
  90. 청구항 90은(는) 설정등록료 납부시 포기되었습니다.
    제89항에 있어서,
    상기 제4부분 행렬이 행렬 D일 경우, 상기 행렬 D가
    Figure 112010019053261-pat00372
    이고,
    Figure 112010019053261-pat00411
    이며,
    Figure 112010019053261-pat00374
    값들은 하기 수학식 73의 조건들을 만족함을 특징으로 하는 비이진 LDPC 부호의 부호화 방법.
    Figure 112010019053261-pat00375
    Figure 112010019053261-pat00376
    ,
    상기 수학식 73에서, P는 순열 행렬을 나타내며, I는 항등 행렬을 나타내며, mod는 모듈로(modulo) 연산을 나타내며,
    Figure 112010019053261-pat00377
    는
    Figure 112010019053261-pat00378
    의 위치에 따라 결정되는 임의의 자연수이며,
    Figure 112010019053261-pat00379
    값들은 순열 행렬이 항등 행렬의 각 행의 영이 아닌 엘리먼트의 위치를 특정 방향으로 순환 쉬프트하여 생성될 경우 그 순환 쉬프트하는 값들을 나타내며, m은 상기 패리티 검사 행렬이 포함하는 비이진 요소 행렬들의 행의 개수를 나타내며, α는 GF(q = 2p)상의 프리미티브 엘리먼트를 나타내며, Zf는 상기 비이진 요소 행렬의 크기를 나타냄.
  91. 청구항 91은(는) 설정등록료 납부시 포기되었습니다.
    제90항에 있어서,
    Figure 112008007975932-pat00380
    일 경우 상기
    Figure 112008007975932-pat00381
    값들은 하기 수학식 74 및 수학식 75와 같은 조건들을 만족함을 특징으로 하는 비이진 LDPC 부호의 부호화 방법.
    Figure 112008007975932-pat00382
    Figure 112008007975932-pat00383
  92. 청구항 92은(는) 설정등록료 납부시 포기되었습니다.
    제91항에 있어서,
    Figure 112008007975932-pat00384
    일 경우 상기
    Figure 112008007975932-pat00385
    값들은 하기 수학식 76 및 수학식 77과 같은 조건들을 만족함을 특징으로 하는 비이진 LDPC 부호의 부호화 방법.
    Figure 112008007975932-pat00386
    Figure 112008007975932-pat00387
  93. 청구항 93은(는) 설정등록료 납부시 포기되었습니다.
    제89항에 있어서,
    상기 제4부분 행렬이 행렬 D일 경우, 상기 행렬 D가
    Figure 112008007975932-pat00388
    이고,
    Figure 112008007975932-pat00389
    이며,
    Figure 112008007975932-pat00390
    값들은 하기 수학식 78의 조건들을 만족함을 특징으로 하는 비이진 LDPC 부호의 부호화 방법.
    Figure 112008007975932-pat00391
    ,
    Figure 112008007975932-pat00392
    상기 수학식 78에서, P는 순열 행렬을 나타내며, I는 항등 행렬을 나타내며, mod는 모듈로(modulo) 연산을 나타내며,
    Figure 112008007975932-pat00393
    는
    Figure 112008007975932-pat00394
    의 위치에 따라 결정되는 임의의 자연수이며,
    Figure 112008007975932-pat00395
    값들은 순열 행렬이 항등 행렬의 각 행의 영이 아닌 엘리먼트의 위치를 특정 방향으로 순환 쉬프트하여 생성될 경우 그 순환 쉬프트하는 값들을 나타내며, m은 상기 패리티 검사 행렬이 포함하는 비이진 요소 행렬들의 행의 개수를 나타내며, α는 GF(q = 2p)상의 프리미티브 엘리먼트를 나타내며, Zf는 상기 비이진 요소 행렬의 크기를 나타냄.
  94. 청구항 94은(는) 설정등록료 납부시 포기되었습니다.
    제93항에 있어서,
    Figure 112008007975932-pat00396
    일 경우 상기
    Figure 112008007975932-pat00397
    값들은 하기 수학식 79 및 수학식 80과 같은 조건들을 만족함을 특징으로 하는 비이진 LDPC 부호의 부호화 방법.
    Figure 112008007975932-pat00398
    Figure 112008007975932-pat00399
  95. 청구항 95은(는) 설정등록료 납부시 포기되었습니다.
    제94항에 있어서,
    Figure 112008007975932-pat00400
    일 경우 상기
    Figure 112008007975932-pat00401
    값들은 하기 수학식 81 및 수학식 82와 같은 조건들을 만족함을 특징으로 하는 비이진 LDPC 부호의 부호화 방법.
    Figure 112008007975932-pat00402
    Figure 112008007975932-pat00403
  96. 제87항에 있어서,
    상기 정보 파트로 분류된 블록들은 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류되고, 상기 제1패리티 파트로 분류된 블록들은 제3부분 블록에 대응되는 블록들과 제4부분 블록에 대응되는 블록들로 분류되고, 상기 제2패리티 파트로 분류된 블록들은 제5부분 블록에 대응되는 블록들과 제6부분 블록에 대응되는 블록들로 분류되며,
    상기 제3부분 블록에 대응되는 블록들중 2개의 블록들에 비이진 요소 행렬이 대응되며, 상기 제3부분 블록에 대응되는 블록들중 상기 비이진 요소 행렬이 대응되는 2개의 블록들을 제외한 블록들에는 영 행렬이 대응되며, 상기 제4부분 블록에 대응되는 블록들중 1개의 블록에 비이진 요소 행렬이 대응되며, 상기 제6부분 블록에 대응되는 블록들중 1개의 블록에 비이진 요소 행렬이 대응되며, 상기 제6부분 블록에 대응되는 블록들중 상기 비이진 요소 행렬이 대응되는 1개의 블록을 제외한 블록들에는 영 행렬이 대응됨을 특징으로 하는 비이진 LDPC 부호의 부호화 방법.
  97. 청구항 97은(는) 설정등록료 납부시 포기되었습니다.
    제87항에 있어서,
    상기 정보 파트의 웨이트가 불균일하도록 상기 정보 파트로 분류된 블록들에 비이진 요소 행렬이 배열됨을 특징으로 하는 비이진 LDPC 부호의 부호화 방법.
  98. 청구항 98은(는) 설정등록료 납부시 포기되었습니다.
    제87항에 있어서,
    상기 제2패리티 파트로 분류된 블록들이 제1부분 블록에 대응되는 블록들과 제2부분 블록에 대응되는 블록들로 분류될 경우, 상기 제1부분 블록은 블록 단위로 대각을 구성하는 블록들에 비이진 요소 행렬들이 배열됨을 특징으로 하는 비이진 LDPC 부호의 부호화 방법.
  99. 청구항 99은(는) 설정등록료 납부시 포기되었습니다.
    제98항에 있어서,
    상기 제1부분 블록으로 분류된 블록들중 상기 대각을 구성하는 비이진 요소 행렬이 배열된 블록들의 아래 블록들에는 비이진 요소 행렬들이 배열됨을 특징으로 하는 비이진 LDPC 부호의 부호화 방법.
  100. 청구항 100은(는) 설정등록료 납부시 포기되었습니다.
    제99항에 있어서,
    상기 제2부분 블록으로 분류된 블록들중 마지막 블록에 비이진 요소 행렬이 배열됨을 특징으로 하는 비이진 LDPC 부호의 부호화 방법.
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