KR100970808B1 - 개선된 스퓨리어스 성능을 위한 가변 기준을 가지는 직접 디지털 신디사이저 - Google Patents

Abstract

유한 해상도를 가지는 지연 라인에서 발생하는 양자화 에러의 개선. 숫자적으로 제어되는 오실레이터(NCO) 및 디지털-대-위상 컨버터(DPC)를 포함하는 직접 디지털 신디사이저는 위상 고정 루프(PLL)의 피드백 루프에 배치된다. DDS는 DDS 기준 주파수가 가변될 수 있도록, 전압 제어된 오실레이터(VCO) 주파수의 분수 분할자로서 이용된다. 그리고나서, DDS 지연 라인에 의해 제공되는 에지의 정렬이 조정된다. DDS 지연 라인의 미스매치 에러는 독립적으로 튜닝가능한 지연 소자를 활용함으로써 감소된다.

위상 검출기, 지연 라인, 미스매치 에러, DDS, 양자화 에러

Description

개선된 스퓨리어스 성능을 위한 가변 기준을 가지는 직접 디지털 신디사이저{DIRECT DIGITAL SYNTHESIZER WITH VARIABLE REFERENCE FOR IMPROVED SPURIOUS PERFORMANCE}

스퓨리어스 성능은 종종 직접 디지털 신디사이저(DDS)에서 달성해야 할 도전 스펙이다. 디지털 대 아날로그 컨버터(DAC) 기반 DDS는 DAC의 해상도에 의해 제한되고, 디지털 대 시간 컨버터(DTC) 기반 시스템들은 출력 탭핑된 지연 라인에서 달성가능한 해상도 및 에러에 의해 제한된다. DTC 시스템의 스퓨리어스 성능의 개선은 출력 탭핑된 지연 라인의 정확도 및 해상도를 증가함에 따른 문제를 극복하는 것에 좌우된다.

탭핑된 지연 라인의 해상도는 출력 탭핑된 지연 라인에 이용되는 최소 지연 소자에 의해 결정되고, 종종 프로세스 기술에 의해 제한된다. 예를 들면, 1GHz에서 동작하는 32개의 탭을 가지는 지연 라인은 탭의 개수에 의해 나누어진 주기, 또는 1ns/32 = 31.25ps의 해상도를 가질 것이다. 차동 지연 라인 또는 복수의 파장으로 록킹하는 것과 같이 다른 구성을 이용함으로써 해상도를 개선하는 방법들이 있다. 그러나, 실제의 목적상, 탭핑된 지연 라인은 결코 무한의 해상도를 가지지 않을 것이다. 이러한 유한한 해상도는 DDS 출력이 에지를 배치하는 정확도를 제한할 것이다. 이러한 현상은 양자화 에러라 불려지고 이것은 출력에서 스퓨리어스 주파수 성분을 유발한다.

스퍼(spurs)의 다른 소스는 지연 라인의 미스매치 에러로부터 발생한다. 집적 회로에서는 회피할 수 없는, 트랜지스터들간의 미스매치 에러는 지연 라인에 걸쳐 동일하지 않은 지연을 유발시키고, DDS의 출력에서 에지 배치에서 에러를 유발시킨다.

신규성이 있는 것으로 사료되는 본 발명의 특징은 첨부된 청구범위에서 상세하게 제시된다. 그러나, 그 목적 및 장점과 함께, 동작의 구성 및 방법 모두에 대한 본 발명 자체는, 첨부된 도면과 조합한 본 발명의 특정 실시예를 기술한 이하의 본 발명의 상세한 설명을 참조하여 가장 잘 이해될 것이다.

도 1은 종래 기술에 따라, 디지털-대-위상 컨버터(들)를 구비하는 직접 디지털 신디사이저의 블록도이다.

도 2는 특정 실시예들에 따라 활용되는, 위상 고정 루프 피드백 루프(phase lock loop feedback loop)의 직접 디지털 신디사이저의 블록도이다.

도 3은 특정 실시예들에 따라 활용되는, 4-비트 튜닝을 가지는 지연 라인 출력 인버터의 예로 든 개략도이다.

도 4는 특정 실시예들에 따라 활용되는, 하나의 보상된 출력 버퍼에 대한 지연 대 튜닝 스텝들을 도시하는 예로 든 그래프이다.

도 5는 특정 실시예들에 따라 활용되는, 각 탭의 출력 상에 튜닝가능한 버퍼를 가지는 지연 라인의 블록도 예이다.

도 6은 특정 실시예들에 따라 활용되는, 교차 결합된 지연 라인에서 하나의 지연 스테이지의 예로 든 개략도이다.

개선된 스퓨리어스 성능을 위한 가변 기준을 가지는 직접 디지털 신디사이저에 대한 다양한 예로 든 블록도, 회로 및 방법이 특정 실시예들에 따라 제공된다.

이들 예시적인 실시예들의 다수의 변동, 등가물 및 치환물은 이하의 상세한 설명을 고려할 때 본 기술분야의 숙련자에게 발생할 것이다. 활용되는 특정 예들은 본 발명의 범주를 정하는 것으로 간주되어서는 안된다. 예를 들면, 이산 회로 구현 및 집적 회로 구현, 및 그 하이브리드 접근법은 본 발명의 기술 및 구조를 이용하여 공식화된다.

본 발명이 다수의 다른 형태의 실시예로 가능하지만, 특정 실시예들이 도면에 도시되어 있고 여기에 상세하게 설명되어 있으며, 본 공개가 본 발명의 원리들의 예로서 간주되어야 하고 본 발명을 도시되고 설명된 특정 실시예들로 제한하려는 것이 아니라는 것을 알고 있을 것이다. 이하의 설명에서, 유사한 참조부호는 도면의 수 개의 뷰들에서 동일하거나 유사하거나 대응하는 부분들을 기술하는데 이용된다.

본 문헌의 목적상, 장비들의 정확한 기계적 및 전기적 파라미터들은 본 발명의 이해에 중요하지 않고, 다수의 다른 타입의 전기적 및 기계적 컴포넌트들은 본 발명의 사상 및 범주에서 벗어나지 않고 활용된다. 하나의 예는 회로에 활용되는 컴포넌트들은 값, 구성 재료, 전력 정격, 및 물리적 크기에 관해 다르다는 것이다. 본 문헌은 단지 예를 통해서만 일반화된 기재를 이용한다. 이들 구성하는 아이템들에 대한 다수의 변동들은 본 발명의 사상 및 범주로부터 벗어나지 않고 가능하다.

출력 주파수와 동기화되어 기준 주파수를 변형함으로써 지연 라인의 양자화 에러를 최소화하려는 이전의 시도들은 전혀 알려져 있지 않았다. 미스매치 에러들은 디지털 블록 내에서 탭 선택을 디더링함으로써 이전에 다루어졌다.

미국특허 제4409564호(주파수 합성을 위한 펄스 지연 보상)는 분수 분할기를 구비하는 위상 고정 루프(phase lock loop; PLL)를 기술하고 있고, 제공된 스킴은 개선된 튜닝 범위 및 감소된 록 시간과 같은 직접 디지털 신디사이저(DDS)의 장점들 중 어느 것도 제공하지 못한다.

도 1을 참조하면, 종래 기술에 따라 디지털-대-위상 컨버터(들)를 구비하는 DDS의 블록도(100)이다. DDS(115)의 디지털-대-위상 컨버터 DPC(125) 함수는 숫자적으로 제어되는 오실레이터 NCO(120)으로부터의 명령에 따라, 그 출력들이 출력 주파수 Fout(110)에서 조립되는 탭핑된 지연 라인으로 구성된다. NCO(120)의 출력(130)은 DPC(125)의 하나의 입력으로 라우팅되고, 기준 주파수(105)는 DPC(125)의 나머지 입력에 라우팅된다. 기준 주파수(105)는 도시된 바와 같이 NCO(120)의 입력이다. NCO(120)는 이들 오버플로우가 DPC(125)로부터의 원하는 위상을 나타내는 누적기 함수로 구성된다. 복수의 DPC(도시되지 않음)는 복수의 독립적인 출력 신호 Fout(110)를 공급하는데 이용된다. 탭핑된 지연 라인의 해상도는 탭핑된 지연 라인에 이용되는 최소 지연 소자에 의해 결정되고, 종종 프로세스 기술에 의해 제한된다. 예를 들면, 1GHz에서 동작하는 32개의 탭을 가지는 지연 라인은 탭의 개수에 의해 분할되는 주기의 해상도, 또는 1ns/32=31.25ps를 가질 것이다. 차동 지연 라인과 같은 다른 구성을 이용하거나 복수의 파장에 록킹함으로써 해상도를 개선하는 방법들이 있다(도시되지 않음). 그러나, 실제적인 목적상, 탭핑된 지연 라인은 결코 무한한 해상도를 가지지 않을 것이다. 이러한 유한한 해상도는 DDS(115) Fout(110)이 에지를 배치하는 정확도를 제한할 것이다. 이러한 현상은 양자화 에러로 불려지고 출력 Fout(110)에서 스퓨리어스 주파수 성분을 유도한다.

스퍼의 다른 소스는 지연 라인 컴포넌트의 미스매치 에러로부터 발생한다. 집적회로에서 불가피한 트랜지스터들간의 미스매치 에러는 지연 라인에 걸쳐 불균일한 지연을 유발시키고, DDS의 출력에서 에지 배치의 에러를 유발시킬 것이다.

도 2를 참조하면, 본 발명의 특정 실시예들에 따라 활용되는 PLL 피드백 루프에서 DDS의 블록도(200)이다. 본 발명은 디지털 대 위상 변환을 채용하는 DDS의 출력에서 스퓨리어스 레벨을 감소시키기 위한 적어도 2가지 실시예들로 실시되는 다양한 접근법들을 커버한다. 제1 방법은 유한 해상도를 가지는 지연 라인에서 발생하는 양자화 에러를 다룬다. 위상 검출기(215)는 2개의 입력, 기준 주파수(205) 및 피드백 신호(240)를 가지고 있다. 위상 검출기 출력(245)은 저대역통과 필터(220)의 입력에 라우팅된다. 저대역통과 필터 출력(250)은 VCO(225)의 입력에 라우팅된다. VCO 출력(235)은 DDS(230)의 입력에 라우팅된다. 원하는 출력은 DDS 출력(210)이다. 양자화 에러를 최소화시키는 하나의 방법은 PLL의 피드백 루프에 DDS(230)를 이용하는 것이다. 아이디어는 DDS(230)를 분수 분할기로서 이용하는 것으로서, 피드백 신호(240)를 이용하여 PLL(200)를 유한 해상도로 튜닝한다. 최종 목적은 주어진 RF 출력 주파수에 대해 양자화 에러가 최소화되도록 PLL(200)을 튜닝하는 것이다. 예를 들면, PLL(200) 기준 주파수(205)가 1GHz인 경우, DDS(230)의 요구되는 RF 출력은 2개의 가용한 탭 위치들 사이에 드는 시간상 변이를 요구할 수 있다. PLL이 약간 조정되는 경우, RF 출력의 요구되는 변이가 가용한 탭 지연 시간에 직접적으로 해당하는 것을 보장함으로써 양자화 스퍼를 줄일 수 있다.

조정을 결정하기 위한 알고리즘은 이하와 같다.

PLL 주파수에 대한 정정 = (정규화된 양자화 에러) x (Fout)

이하의 등식에서, 0<R<1이므로, 양자화는 1로 정규화된다.

예를 들면, Fref=1GHz 및 Fout=480MHz인 경우, N=2 이고 R=0.08333이다. 양자화 에러 ε는 최근접 탭(이 경우에는 탭 3)과 0.0833의 R-값의 차이이다. 32-탭 지연 라인에 대해,

따라서, 새로운 PLL 기준 주파수는

F_ref = 1e9 + (ε·F_out)=1e9 + (0.010416 · 480e6)=1.004999e9

PLL(200) 주파수가 튜닝될 필요가 있는 최대 범위는 최대 가능한 출력 주파 수에 의해 승산되는 최대 가능한 양자화 에러에 의해 결정된다. 예를 들면, 최대 양자화 에러는 탭 지연의 절반 또는 1/64이다. 최대 PLL 주파수가 1GHz인 경우, PLL의 튜닝 범위는 적어도 15.6MHz일 필요가 있다. VCO 주파수가 PLL 주파수의 2배이므로, 이것은 산업계에서 가능한 VCO로 용이하게 달성가능하다.

양자화 스퍼가 최소화될 수 있는 정도는 PLL이 튜닝될 수 있는 주파수 해상도에 좌우된다. 예를 들면, 16.8MHz 출력에 대해, 최소 스텝 크기는 이하의 수식에 따라 0.02Hz보다 작다.

여기에서, 59는 1GHz의 기준 주파수(205)가 주어진 경우에 16.8MHz 출력에 요구되는 N-값이다.

제2 방법은 상기 지연 라인에서 독립적으로 튜닝가능한 개별적 지연 소자를 제공함으로써 DDS(230)에 통합되는 지연 라인의 미스매치 에러를 감소시킨다. 지연 라인은 전체 지연을 하나의 파장으로 고정시키기 위해 모든 지연 소자들이 함께튜닝되는 지연 록킹된 루프에 배치되는 동안에, 개별적인 소자들을 튜닝하는 본 발명의 성능은 미스매치 에러들이 크게 감소되는 것을 허용한다. 또한, 개별적인 지연 소자들을 튜닝하는 방법은 디더링(도시되지 않음)과 양립가능하다.

도 3을 참조하면, 본 발명의 특정 실시예들에 따라 활용되는 4-비트 튜닝을 가지는 지연 라인 출력 인버터의 예로 든 개략도(300)이다. 개별적인 소자들은 트 랜지스터(375) 및 트랜지스터(380)인 인버터를 통해 전류를 제어함으로써 튜닝된다. 입력(305)은 인버터 입력이고 출력(310)은 인버터 출력이다. 신호(320)는 트랜지스터(325), 트랜지스터(330), 트랜지스터(335), 트랜지스터(340) 및 트랜지스터(345)의 병렬 조합에 의해 제공되는, 인버터를 제어된 저항에 그리고 Vss(350)에 접속시키는 접합점이다. 전체 디바이스로의 전력은 Vdd(315) 및 Vss(350)이다. 트랜지스터(325), 트랜지스터(330), 트랜지스터(335), 트랜지스터(340) 및 트랜지스터(345)로 구성된 이진 가중된 NMOS 트랜지스터들은 턴 온 또는 오프되어 트랜지스터(375) 및 트랜지스터(380)로 구성된 인버터를 통한 전류를 제어한다. 디바이스 크기는 선형 지연 응답을 위해 최적화될 수 있다. 지연은 탭(355), 탭(360), 탭(365) 및 탭(370)의 상태에 의해 내부에서 디지털로 제어되므로, 디더(dither)를 하나 이상의 탭들에게 적용하여 출력(310)에서 스퓨리어스 주파수를 더 감소시킨다. 유의할 점은, 도시된 회로는 인버터 함수를 수행하고, 2개의 그러한 회로들이 캐스케이딩되어 논인버팅(noninverting) 버퍼를 형성한다는 점이다. 트랜지스터(345)는 Vdd(315)에 묶이는 그 게이트를 가지고 있고, 이는 트랜지스터(325), 트랜지스터(330), 트랜지스터(335), 및 트랜지스터(340)가 턴오프되더라도 인버터가 온으로 유지되는 것을 보장한다. NFET 튜닝 소자들은 예를 들면, 크기 1.5, 3, 6 및 12로 각각 이진으로 가중된다.

도 4를 참조하면, 본 발명의 특정 실시예들에 따라 활용되는, 하나의 보상된 출력 버퍼에 대해 지연 대 튜닝 스텝를 도시하는 예로 드는 그래프(400)이다. 수직축은 버퍼 지연(405)이고, 수평축은 튜닝가능한 스텝(410)이다. 버퍼 지연(405) 은 위 방향으로 증가하고, 튜닝가능한 스텝(410, 즉 인버터를 통한 전류)은 우측으로 증가한다. 버퍼 지연(405)은 튜닝가능한 스텝(410)이 증가함에 따라 모노토닉하게(monotonic) 감소된다는 것은 자명하다. 커브(415)는 스텝들간의 가중이 변형되거나 개별적인 스텝들간의 정확도가 가변되는 경우에 변경될 것이다.

도 5를 참조하면, 본 발명의 특정 실시예에 따라 활용되는 각 탭의 출력 상에 튜닝가능한 버퍼를 가지는 지연 라인의 예로 든 블록도(500)이다. 지연 라인의 미스매치 에러를 보상 제거하기 위해, 각 탭 출력에서 보여지는 지연을 튜닝하는 성능을 추가하였다. 지연 록 루프 튜닝(delay lock loop tuning)은 지연 라인의 신호 경로 인버터들을 직접적으로 튜닝하려는 임의의 시도와 충돌할 것이다. 그러므로, 튜닝은 각 탭의 출력 버퍼에서 발생한다. 기준 주파수(510)가 지연 라인(515)의 입력에 인가된다. vtune(505)는 지연 라인(515)의 제2 입력에 인가된다. 지연 라인 출력(535)은 지연 라인(515)의 제1 출력이고, 지연 라인 출력(540)은 지연 라인(515)의 제2 출력이며, 지연 라인 출력(545)은 지연 라인(515)의 N번째 출력이다. 지연 라인 출력(535), 지연 라인 출력(540) 내지 지연 라인 출력(545)은 지연의 측면에서 순차적일 수 있다. 버퍼(520), 버퍼(525) 내지 버퍼(530)는 이전에 설명된 바와 같이 지연 튜닝가능하다. 버퍼 출력은 각각 탭0(550), 탭1(555) 내지 탭N(560)이다. 지연 라인 출력(535) 내지 지연 라인 출력(545)은 프로그램가능한 지연 출력 탭0(550) 내지 탭N(560)에 의해 기능적으로 대체된다는 것은 자명하다. 이것은 출력당 기반으로 지연의 지연 라인 버니어 조정성을 제공하고, 이러한 추가적인 기능의 잇점들은 상기 설명되었다.

도 6을 참조하면, 특정 실시예들에 따라 활용되는 교차 결합된 지연 라인에서 하나의 지연 스테이지의 예로 든 개략도(600)이다. 입력(605) 및 입력(610)은 제1 스테이지 동안에 PLL 또는 다른 주파수 발생 수단으로부터 오는 상보적 기준 신호이다. 출력(625) 및 출력(630)은 다음 스테이지의 입력에 피딩되고, 계속 이어진다. 복수의 지연 스테이지들은 이와 같이 함께 캐스케이딩되어 지연 라인을 형성한다. 최종 스테이지의 출력(625) 및 출력(630)은 최종 출력을 형성한다. 교차 결합된 지연 라인은 전체 지연 라인에 걸쳐 50% 듀티 사이클을 유지하는데 종종 이용된다. 도시된 3가지 타입의 인버터들이 있다. 신호 경로 인버터(645), 신호 경로 인버터(650), 신호 경로 인버터(655), 및 신호 경로 인버터(660)는 지연 라인이 지연 록킹된 루프에 배치되어 있는 경우에, 튜닝 전압 vtune(607), vtune(612), vtune(617), 및 vtune(622)을 각각 수신한다. 이러한 튜닝 전압은 전류 스타빙된(starved) 인버터 구성에서 NMOS 디바이스의 게이트에 인가된다. 교차 결합된 인버터들, 인버터(665), 인버터(670), 인버터(675) 및 인버터(680)는 전혀 튜닝을 필요로 하지 않고, 그들의 단지 목적은 지연 라인 아래에서 50% 튜티 사이클을 보장하는 것이다. 제3 타입의 인버터는 차동 출력 탭 신호를 생성하는데 이용되고, 이들은 프로그램가능한 지연 인버터(685), 프로그램가능한 지연 인버터(690), 프로그램가능한 지연 인버터(697), 및 프로그램가능한 지연 인버터(695)이다. 이들은 도 3에 도시된 프로그램가능한 지연 인버터들이다. 이들을 위한 지연 프로그래밍 입력은 각각 프로그래밍 입력(627), 프로그래밍 입력(632), 프로그래밍 입력(637), 및 프로그래밍 입력(642)이다.

이러한 타입의 교차 결합된 지연 라인에서 신호 경로의 외부에 튜닝가능한 버퍼를 배치하는 잇점은 DLL로부터의 튜닝 전압과 충돌하지 않고 50% 듀티 사이클을 유지하려고 시도하는 교차 결합된 디바이스들과 간섭되지 않는다는 점이다.

상기 도시된 바와 같이, 신호 버퍼보다는 출력 버퍼를 튜닝하는 것은, 1과 1/2 파장 지연 라인(도시되지 않음)의 구현을 허용한다. 이러한 토폴로지에서, 탭들은 차동 지연 라인의 양측으로부터 선택되지만, 신호 경로 인버터들이 튜닝되는 경우에는 교차 결합된 인버터들이 지연 라인의 나머지(차동) 측에 영향을 미칠 것이다.

본 기술분야의 통상의 기술자라면, 본 발명의 사상에서 벗어나지 않고서도 다수의 다른 회로 및 시스템 구성이 원하는 목적을 달성하도록 용이하게 고안될 수 있다는 것을 잘 알고 있을 것이다.

본 발명이 특정 실시예들과 조합하여 설명되었지만, 상기 설명에 비추어 본 발명의 통상의 기술자들에게 다수의 대안, 변형, 치환 및 변동이 명백하다는 것은 자명하다. 예를 들어, 여기에 도시된 임의의 컴포넌트 또는 회로에 대해 이들이 필요한 기능을 제공하기만 한다면 다른 타입의 디바이스 및 회로들이 활용될 수 있다. 추가 예는, 기재된 회로들이 집적 회로, 또는 하이브리드 회로 또는 이산 회로 또는 그 조합의 일부로서 구현될 수 있다는 점이다. 또 다른 예는 본 발명의 특징들이 다양한 신디사이저 요구조건 및 다양한 프로그램가능한 지연 요구조건에 적응될 수 있다는 것이다. 유의할 점은, 도시되거나 설명된 것들과 지연 가중을 다르게 하는 것은 본 발명에 의해 수용될 수 있다는 점이다. 따라서, 본 발명은 첨부된 청구의 범위의 범주내에 드는 모든 그러한 대안, 변형 및 변동을 포함한다고 할 것이다.

Claims (10)

1. 삭제
2. 최소화된 양자화 에러를 가지는 지연 라인(delay line)으로서,

   복수의 탭 출력과,

   각각이 상기 복수의 탭 출력의 개개의 것에 배치되는 복수의 독립적으로 프로그램가능한 지연 소자를 포함하고,

   상기 독립적으로 프로그램가능한 지연 소자들은 상기 복수의 탭 출력 중의 해당하는 개개의 탭 출력에서의 미스매치 에러(mismatch error)를 보상하기 위해 독립적으로 조정되도록 동작가능하고,

   상기 지연 라인은 가변 주파수 소스로부터 지연 라인 주파수 입력을 수용하고 고정된 선택가능한 시간 지연량들을 가지는 지연 라인 주파수 출력을 생성하도록 동작가능하고,

   상기 가변 주파수 소스의 주파수는 상기 지연 라인 주파수 출력에서의 양자화 에러를 최소화하도록 조정될 수 있는 지연 라인.
3. 제2항에 있어서, 상기 지연 라인은 인버전 함수(inversion function)를 수행하는 지연 라인.
4. 제3항에 있어서, 상기 복수의 독립적으로 프로그램가능한 지연 소자는 상기 지연 라인의 인버전 함수를 수행하는 지연 라인.
5. 제4항에 있어서, 구조의 논-인버팅 함수(non-inverting function)를 산출하는 2개 또는 그 이상의 독립적으로 프로그램가능한 지연 소자들을 더 포함하는 지연 라인.
6. 제2항에 있어서, 상기 복수의 독립적으로 프로그램가능한 지연 소자는 교차-결합된 지연 라인 구조 내에서 차동 구성(differential configuration)으로 결합되는 지연 라인.
7. 제2항에 있어서, 상기 독립적으로 프로그램가능한 지연 소자들은 원하는 프로그램가능한 스텝들에 따라 가중되는(weighted) 지연 라인.
8. 삭제
9. 삭제
10. 삭제

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