KR100968448B1 - Phase-Change Memory Device and Fabrication Method Thereof - Google Patents

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Abstract

상변화 메모리 소자에서 하부전극 콘택과 상하부 접촉 물질층과의 접촉 저항을 개선하기 위한 상변화 메모리 소자 및 그 제조 방법을 제시한다.A phase change memory device and a method of manufacturing the same are provided for improving contact resistance between a lower electrode contact and an upper and lower contact material layers in a phase change memory device.

본 발명의 상변화 메모리 소자 제조 방법은 하부구조가 형성된 반도체 기판 상에 층간 절연막을 형성하고, 하부전극 콘택 형성 예정 영역의 층간 절연막을 패터닝하여 콘택홀을 형성하는 단계, 콘택홀 내에 제 1 도전층 및 제 2 도전층을 순차적으로 형성하는 단계, 층간 절연막이 노출되도록 평탄화하는 단계 및 제 1 도전층 표면을 절연층으로 변화시키는 단계를 포함하여, 하부전극 콘택과 스위칭 소자와의 접촉 면적은 넓게 유지하면서, 하부전극 콘택과 상변화 물질층과의 접촉 면적을 최소화하여 리셋 전류를 감소시킬 수 있다.A method of manufacturing a phase change memory device according to the present invention comprises forming an interlayer insulating film on a semiconductor substrate on which a lower structure is formed, and forming a contact hole by patterning an interlayer insulating film of a region where a lower electrode contact is to be formed, and forming a first conductive layer in the contact hole. And sequentially forming the second conductive layer, planarizing the interlayer insulating film to expose the surface, and changing the surface of the first conductive layer to the insulating layer, thereby maintaining a wide contact area between the lower electrode contact and the switching element. In addition, the reset current may be reduced by minimizing the contact area between the lower electrode contact and the phase change material layer.

PRAM, BEC, 접촉 면적 PRAM, BEC, Contact Area

Description

상변화 메모리 소자 및 그 제조 방법{Phase-Change Memory Device and Fabrication Method Thereof}Phase Change Memory Device and Fabrication Method Thereof

본 발명은 상변화 메모리 소자에 관한 것으로, 보다 구체적으로는 상변화 메모리 소자에서 하부전극 콘택과 상하부 접촉 물질층과의 접촉 저항을 개선하기 위한 상변화 메모리 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a phase change memory device, and more particularly, to a phase change memory device and a method of manufacturing the same for improving contact resistance between a lower electrode contact and an upper and lower contact material layers in a phase change memory device.

DRAM은 비용이 저렴하고 임의 접근이 가능한 이점이 있는 반면, 휘발성 메모리라는 단점이 있고, 캐쉬 메모리 등으로 사용되는 SRAM은 임의 접근이 가능하고 속도가 빠른 장점이 있으나, 휘발성일 뿐 아니라 사이즈가 커서 비용이 높다는 한계가 있다. 아울러, 플래쉬 메모리는 비휘발성 메모리이고, 비용이나 소비 전력 등에서 유리한 반면 동작 속도가 느린 단점이 있다.While DRAM has the advantage of low cost and random access, it has the disadvantage of volatile memory, and SRAM used as cache memory has the advantage of random access and speed, but it is not only volatile but also large in size There is a limit to this high. In addition, the flash memory is a nonvolatile memory, which is advantageous in cost, power consumption, etc., but has a disadvantage of slow operation speed.

이러한 메모리 소자들의 단점을 극복하기 위해 개발된 메모리 소자로 상변화 메모리(Phase-change Random Access Memory; PRAM) 소자를 들 수 있다. PRAM 소자 비정질 상태에서는 높은 저항을, 결정질 상태에서는 낮은 저항을 갖는 상변화 물질의 상변화에 의해 정보를 기록하고 독출하는 메모리 소자로서, 플래쉬 메모리에 비해 빠른 동작 속도 및 높은 집적도를 갖는 장점이 있다.A memory device developed to overcome the disadvantages of such memory devices may be a phase-change random access memory (PRAM) device. PRAM device A memory device that records and reads information by a phase change of a phase change material having a high resistance in an amorphous state and a low resistance in a crystalline state, and has an advantage of having a faster operation speed and a higher density than a flash memory. .

상변화 물질은 온도에 따라 결정 상태 및 비정질 상태의 서로 다른 상태를 갖는 물질로, 결정 상태에서는 비정질 상태에 비해 낮은 저항치를 나타내며 질서 정연한 규칙적인 원자 배열을 지니고 있다. 상변화 물질의 대표적인 예로 칼코제나이드(Chalcogenide; GST)계 물질을 들 수 있으며, 이는 게르마늄(Ge), 안티몬(Sb), 텔루리움(Te)으로 이루어진 화합물이다.Phase change material is a material having a different state of crystalline state and amorphous state according to the temperature, in the crystalline state has a lower resistance than the amorphous state and has a regular orderly arrangement of atoms. Representative examples of the phase change material may include a chalcogenide (GST) -based material, which is a compound consisting of germanium (Ge), antimony (Sb), and tellurium (Te).

PRAM 소자에서 하부전극을 통해 전류를 인가하면 이에 의해 발생한 줄열(Joule Heat)에 의해 상변화 물질층의 온도가 변화되며, 인가되는 전류를 적절히 변화시켜 상변화 물질층의 결정 구조를 결정 상태 또는 비정질 상태로 변화시킬 수 있다. 즉, 줄열에 의해 저항이 낮은 결정질(crystalline) 상태(세트(SET) 상태)와 저항이 높은 비정질(amorphous) 상태(리셋(RESET) 상태) 사이에서 상변화가 일어난다. 그리고, 쓰기 및 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지하여 상변화 기억 셀에 저장된 정보가 세트 상태의 데이터(0)인지 또는 리셋 상태의 데이터(1)인지 판별한다.When the current is applied through the lower electrode in the PRAM device, the temperature of the phase change material layer is changed by Joule heat generated by this, and the crystal structure of the phase change material layer is determined by changing the applied current appropriately. Can be changed to a state. That is, Joule heat causes a phase change between a low resistance crystalline state (SET state) and a high resistance amorphous state (RESET state). In the write and read modes, the current flowing through the phase change film is sensed to determine whether the information stored in the phase change memory cell is data 0 in the set state or data 1 in the reset state.

따라서, PRAM 소자에서는 상변화 물질을 가열시키는 히터로 작용하는 하부전극 콘택의 구조가 매우 중요하며, PRAM의 셋/리셋 과정 중 리셋 과정에서 발생하는 전류량은 소자의 수명(lifetime), 센싱 마진(sensing margin) 및 소자의 축소율(shrinkage)을 좌우한다.Therefore, in the PRAM device, the structure of the bottom electrode contact that functions as a heater for heating the phase change material is very important, and the amount of current generated during the reset process during the set / reset process of the PRAM is related to the lifetime and sensing margin of the device. margin and the shrinkage of the device.

도 1은 일반적인 상변화 메모리 소자의 단면도이다.1 is a cross-sectional view of a general phase change memory device.

도시한 것과 같이, 반도체 기판(101) 상에 제 1 층간 절연막(103)을 형성하고, 스위칭 소자 형성 예정 영역의 제 1 층간 절연막(103)을 패터닝한 후, PN 다이 오드 등과 같은 스위칭 소자(105)를 형성한다. 그리고, 전체 구조 상에 제 2 층간 절연막(107)을 형성하고 콘택홀을 형성한 다음, 콘택홀 내를 도전층으로 매립하여 하부전극 콘택(Bottom Electrode Contact; BEC)(109)를 형성한다. 이어서, 전체 구조 상에 상변화 물질층(111)을 형성한다.As shown in the figure, after forming the first interlayer insulating film 103 on the semiconductor substrate 101, patterning the first interlayer insulating film 103 in the region where switching elements are to be formed, and then switching element 105 such as a PN diode or the like. ). The second interlayer insulating layer 107 is formed on the entire structure, and a contact hole is formed. Then, a bottom electrode contact (BEC) 109 is formed by filling the contact hole with a conductive layer. Subsequently, the phase change material layer 111 is formed on the entire structure.

PRAM 소자에서 BEC(109)는 하부의 스위칭 소자(105)와 접촉 저항이 작아야 우수한 전기적 특성을 얻을 수 있다. 반면, BEC(109) 상부의 상변화 물질층(111)은 결정질 또는 비정질로 변하는 부피가 최소화되어야 소자 동작을 극대화시킬 수 있고, 따라서 상변화 물질층(111)과 BEC(109)와의 접촉 저항이 높아야 리셋 전류를 감소시킬 수 있다.In the PRAM device, the BEC 109 may have a small contact resistance with the lower switching device 105 to obtain excellent electrical characteristics. On the other hand, the phase change material layer 111 on the top of the BEC 109 has to minimize the volume of the crystalline or amorphous to maximize the device operation, and therefore the contact resistance between the phase change material layer 111 and the BEC 109 is Higher to reduce reset current.

그런데, 현재의 PRAM 소자에서 상변화 물질층(111)의 히터로 작용하는 BEC(109)는 상부 및 하부의 구경이 동일한 기둥 형태로 이루어져 있기 때문에, 리셋 전류가 증가하는 등 소자의 전기적 특성이 열화되는 문제가 있다.However, in the current PRAM device, since the BEC 109 serving as a heater of the phase change material layer 111 is formed in the shape of a column having the same upper and lower apertures, the electrical characteristics of the device deteriorate, such as an increase in the reset current. There is a problem.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 하부전극 콘택의 상부 및 하부 구경을 독립적으로 제어할 수 있는 상변화 메모리 소자 및 그 제조 방법을 제공하는 데 그 기술적 과제가 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and has a technical problem to provide a phase change memory device capable of independently controlling upper and lower apertures of a lower electrode contact and a method of manufacturing the same.

본 발명의 다른 기술적 과제는 상변화 메모리 소자에서 하부전극 콘택과 스위칭 소자와의 접촉 저항은 낮추고, 하부전극 콘택과 상변화 물질층과의 접촉 저항은 크게 하여, 소자의 동작 특성을 향상시킬 수 있는 상변화 메모리 소자 및 그 제조 방법을 제공하는 데 있다.Another technical problem of the present invention is to lower the contact resistance between the lower electrode contact and the switching element in the phase change memory device, and to increase the contact resistance between the lower electrode contact and the phase change material layer, thereby improving operation characteristics of the device. A phase change memory device and a method of manufacturing the same are provided.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법은 하부구조가 형성된 반도체 기판 상에 층간 절연막을 형성하고, 하부전극 콘택 형성 예정 영역의 상기 층간 절연막을 패터닝하여 콘택홀을 형성하는 단계; 상기 콘택홀 내에 제 1 도전층 및 제 2 도전층을 순차적으로 형성하는 단계; 상기 층간 절연막이 노출되도록 평탄화하는 단계; 및 상기 제 1 도전층 표면을 절연층으로 변화시키는 단계;를 포함한다.According to an aspect of the present invention, there is provided a method of fabricating a phase change memory device, by forming an interlayer insulating film on a semiconductor substrate on which a lower structure is formed, and patterning the interlayer insulating film in a region where a lower electrode contact is to be formed. Forming a contact hole; Sequentially forming a first conductive layer and a second conductive layer in the contact hole; Planarizing the exposed interlayer insulating film; And changing the surface of the first conductive layer to an insulating layer.

또한, 본 발명의 일 실시예에 의한 상변화 메모리 소자는 반도체 기판; 상기 반도체 기판 상에 형성되는 스위칭 소자; 상기 스위칭 소자와 접촉되는 하부전극 콘택; 및 상기 하부전극 콘택과 접촉되는 상변화 물질층으로 이루어지며, 상기 하부전극 콘택은, 상기 상변화 물질층과의 접촉면 일부에 형성되는 절연층을 포함한 다.In addition, a phase change memory device according to an embodiment of the present invention includes a semiconductor substrate; A switching element formed on the semiconductor substrate; A lower electrode contact in contact with the switching element; And a phase change material layer in contact with the lower electrode contact, wherein the lower electrode contact includes an insulating layer formed on a portion of a contact surface of the phase change material layer.

본 발명에 의하면, 하부전극 콘택과 스위칭 소자와의 접촉 면적은 넓게 유지하면서, 하부전극 콘택과 상변화 물질층과의 접촉 면적을 최소화하여 리셋 전류를 감소시킬 수 있다.According to the present invention, while maintaining the contact area between the lower electrode contact and the switching element wide, it is possible to minimize the contact area between the lower electrode contact and the phase change material layer to reduce the reset current.

이에 따라, 낮은 구동 전류를 인가하면서 소자의 동작 전류를 최대화하여 고집적화를 실현하면서도, 소자가 안정적으로 동작할 수 있는 이점이 있다.Accordingly, there is an advantage that the device can be stably operated while realizing high integration by maximizing the operating current of the device while applying a low driving current.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2a 내지 2f는 본 발명의 바람직한 실시예에 의한 상변화 메모리 소자 제조 방법을 순차적으로 설명하기 위한 소자의 단면도이다.2A to 2F are cross-sectional views of devices for sequentially explaining a method of manufacturing a phase change memory device according to an exemplary embodiment of the present invention.

먼저, 도 2a에 도시한 것과 같이, 반도체 기판(201) 상에 제 1 층간 절연막(203)을 형성하고, 스위칭 소자 형성 예정 영역의 제 1 층간 절연막(203)을 패터닝하여 반도체 기판(201)을 노출시킨다. 이후, 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 공정에 의해 PN 다이오드(도시하지 않음)를 형성하여 스위칭 소자(205)로서 사용한다.First, as shown in FIG. 2A, the first interlayer insulating film 203 is formed on the semiconductor substrate 201, and the first interlayer insulating film 203 of the region where switching elements are to be formed is patterned to form the semiconductor substrate 201. Expose Thereafter, a PN diode (not shown) is formed by a selective epitaxial growth (SEG) process to be used as the switching element 205.

그리고, 전체 구조 상에 제 2 층간 절연막(207)을 형성하고, 스위칭 소자(205)의 상부 표면이 노출되도록 BEC 형성 예정 영역의 제 2 층간 절연막(207)을 패터닝한다.Then, the second interlayer insulating film 207 is formed over the entire structure, and the second interlayer insulating film 207 of the region to be formed of BEC is patterned so that the upper surface of the switching element 205 is exposed.

다음에, 도 2b에 도시한 것과 같이, 전체 구조 상에 제 1 도전층(209)을 형성하고, 도 2c에 도시한 것과 같이 콘택홀 내에 매립되도록 제 2 도전층(211)을 형성한다.Next, as shown in FIG. 2B, the first conductive layer 209 is formed over the entire structure, and the second conductive layer 211 is formed so as to be embedded in the contact hole as shown in FIG. 2C.

여기에서, 제 1 도전층(209)은 산화에 의해 절연물질로 변화되는 도전 물질을 이용하여 형성할 수 있으며, 예를 들어 티타늄(Ti), 탄탈륨(Ta)을 포함하는 그룹 중에서 선택된 도전 물질을 이용하여 형성할 수 있다. 또한, 제 2 도전층(211)은 콘택홀 내로의 매립 특성을 고려하여 질화 금속층으로 형성하며, 예를 들어 질화 티타늄(TiN), 질화 탄탈륨(TaN)을 포함하는 그룹 중에서 선택된 도전 물질을 이용하여 형성할 수 있다.Here, the first conductive layer 209 may be formed using a conductive material that is changed into an insulating material by oxidation, and for example, a conductive material selected from the group containing titanium (Ti) and tantalum (Ta). It can form using. In addition, the second conductive layer 211 is formed of a metal nitride layer in consideration of the embedding property into the contact hole, and for example, using a conductive material selected from the group including titanium nitride (TiN) and tantalum nitride (TaN). Can be formed.

이어서, 도 2d에 도시한 것과 같이 제 2 층간 절연막(207)의 상부 표면을 노출되도록 평탄화 공정을 수행하여 제 2 도전층(211) 및 제 1 도전층(209)을 제거한다.Next, as shown in FIG. 2D, the planarization process is performed to expose the upper surface of the second interlayer insulating layer 207 to remove the second conductive layer 211 and the first conductive layer 209.

이와 같은 상태에서는 콘택 홀 내부에 제 1 및 제 2 도전층(209, 211)이 매립되어 BEC(213)가 형성되기 때문에, BEC(213)와 하부의 스위칭 소자(205) 및 후속 공정으로 형성될 상변화 물질층과의 접촉 면적이 동일하여, 리셋 전류를 최적화할 수 없다.In this state, since the BEC 213 is formed by filling the first and second conductive layers 209 and 211 in the contact hole, the BEC 213 and the lower switching element 205 and the subsequent process may be formed. Since the contact area with the phase change material layer is the same, the reset current cannot be optimized.

따라서, 본 발명에서는 BEC(213)와 상변화 물질층과의 계면 저항을 증대시키기 위해, 도 2e와 같이 BEC(213) 상부의 일부를 절연층(215)으로 변화시킨다. 이를 위해, 도 2d의 평탄화 공정 후 산화 공정에 의해 제 1 도전층(209) 상부를 산화시킨다. 이어서, 도 2f에 도시한 것과 같이 전체 구조 상에 상변화 물질층(217)을 형성한다.Therefore, in the present invention, in order to increase the interface resistance between the BEC 213 and the phase change material layer, a portion of the upper portion of the BEC 213 is changed to the insulating layer 215 as shown in FIG. 2E. To this end, the upper portion of the first conductive layer 209 is oxidized by an oxidation process after the planarization process of FIG. 2D. Next, as shown in FIG. 2F, a phase change material layer 217 is formed over the entire structure.

여기에서, 산화 공정은 열산화 공정, 플라즈마 산화 공정 중 어느 하나를 수행할 수 있고, 산화 공정에 의해 질화 금속층으로 이루어진 제 2 도전층(211)은 산화되지 않는 반면, 티타늄 또는 탄탈륨으로 이루어진 제 1 도전층(209)이 산화되어 이산화 티타늄(Ti02) 또는 이산화 탄탈륨(TaO2)으로 변화되게 된다.Here, the oxidation process may be any one of a thermal oxidation process and a plasma oxidation process, and the second conductive layer 211 made of a metal nitride layer is not oxidized while the first process made of titanium or tantalum is not oxidized by the oxidation process. The conductive layer 209 is oxidized to change to titanium dioxide (Ti0 2 ) or tantalum dioxide (TaO 2 ).

TiO2(TaO2)는 절연막으로, 상변화 물질층(217)에 대한 히터로 작용하는 영역은 제 2 도전층(211)으로 국한되며, 따라서 상변화시 결정질 또는 비정질로 변하는 부피를 최소화할 수 있다. 또한, BEC(213)와 상변화 물질층(217)과의 계면 저항이 증가하고 리셋 전류가 감소되게 된다.TiO 2 (TaO 2 ) is an insulating film, and the region acting as a heater for the phase change material layer 217 is limited to the second conductive layer 211, thus minimizing the volume of crystalline or amorphous phase change. have. In addition, the interface resistance between the BEC 213 and the phase change material layer 217 is increased and the reset current is reduced.

한편, 산화 공정에 의해서는 제 1 도전층(209)의 상부 표면에만 산화가 일어나기 때문에, 스위칭 소자(205)와 BEC(213) 간에는 충분히 낮은 접촉 저항 특성을 얻을 수 있다.On the other hand, since oxidation occurs only on the upper surface of the first conductive layer 209 by the oxidation process, a sufficiently low contact resistance characteristic can be obtained between the switching element 205 and the BEC 213.

본 발명의 바람직한 실시예에서, 산화 공정 후 상변화 물질층(217)을 형성하기 전 산화된 절연층(215) 표면을 소정 높이(예를 들어 5~10Å)만큼 제거하는 것도 가능하며, 이를 위해 아르곤(Ar)을 이용한 스퍼터링 공정을 수행할 수 있다.In a preferred embodiment of the present invention, before forming the phase change material layer 217 after the oxidation process, the surface of the oxidized insulating layer 215 may be removed by a predetermined height (for example, 5 to 10 μs). A sputtering process using argon (Ar) may be performed.

이상에서 설명한 상변화 메모리 소자는 반도체 기판, 반도체 기판 상에 형성되는 스위칭 소자, 스위칭 소자와 접촉되는 하부전극 콘택 및 하부전극 콘택과 접촉되는 상변화 물질층으로 이루어지며, 하부전극 콘택은 상변화 물질층과의 접촉면 일부에 형성되는 절연층을 포함한다.The phase change memory device described above is composed of a semiconductor substrate, a switching element formed on the semiconductor substrate, a lower electrode contact in contact with the switching element, and a phase change material layer in contact with the lower electrode contact, and the lower electrode contact is a phase change material. And an insulating layer formed on a portion of the contact surface with the layer.

여기에서, 절연층은 하부전극 콘택의 상부 표면 둘레에 형성되고, 하부전극 콘택은, 절연층의 하부로부터 저부로 연장되어 스위칭 소자와 접촉되는 제 1 도전층과, 제 1 도전층 및 절연층 내부에 매립되는 제 2 도전층을 더 포함한다.Here, the insulating layer is formed around the upper surface of the lower electrode contact, the lower electrode contact, the first conductive layer extending from the bottom of the insulating layer to the bottom and in contact with the switching element, the first conductive layer and the inside of the insulating layer It further includes a second conductive layer embedded in the.

이상에서 설명한 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Those skilled in the art to which the present invention described above belongs will understand that the present invention can be implemented in other specific forms without changing the technical spirit or essential features. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에서는 하부전극 콘택과 스위칭 소자와의 접촉 면적 및 하부전극 콘택과 상변화 물질층과의 접촉 면적을 개별적으로 제어할 수 있으며, 특히 상변화 물질층과의 계면 저항을 증가시켜 리셋 전류를 감소시킬 수 있다.In the present invention, the contact area between the bottom electrode contact and the switching element and the contact area between the bottom electrode contact and the phase change material layer can be individually controlled, and in particular, the interface current with the phase change material layer is increased to reduce the reset current. You can.

따라서, 본 발명에 의하면 상변화 메모리 소자의 크기를 증가시키지 않으면서도 낮은 전류 소모량으로 소자의 동작이 가능하여 휴대 전화, PDA, 모바일 PC 등의 휴대 기기 등에 적용할 수 있는 상변화 메모리 소자를 제조할 수 있다.Therefore, according to the present invention, the device can be operated with low current consumption without increasing the size of the phase change memory device, thereby manufacturing a phase change memory device that can be applied to portable devices such as mobile phones, PDAs, and mobile PCs. Can be.

도 1은 일반적인 상변화 메모리 소자의 단면도,1 is a cross-sectional view of a typical phase change memory device;

도 2a 내지 2f는 본 발명의 바람직한 실시예에 의한 상변화 메모리 소자 제조 방법을 순차적으로 설명하기 위한 소자의 단면도이다.2A to 2F are cross-sectional views of devices for sequentially explaining a method of manufacturing a phase change memory device according to an exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

201 : 반도체 기판 203 : 제 1 층간 절연막201: semiconductor substrate 203: first interlayer insulating film

205 : 스위칭 소자 207 : 제 2 층간 절연막205 switching element 207 second interlayer insulating film

209 : 제 1 도전층 211 : 제 2 도전층209: first conductive layer 211: second conductive layer

213 : BEC 215 : 절연층213: BEC 215: insulating layer

217 : 상변화 물질층217: phase change material layer

Claims (18)

하부구조가 형성된 반도체 기판 상에 층간 절연막을 형성하고, 하부전극 콘택 형성 예정 영역의 상기 층간 절연막을 패터닝하여 콘택홀을 형성하는 단계;Forming an interlayer insulating film on a semiconductor substrate on which a lower structure is formed, and forming a contact hole by patterning the interlayer insulating film of a region to be formed with a lower electrode contact; 상기 콘택홀 내에 제 1 도전층 및 제 2 도전층을 순차적으로 형성하는 단계;Sequentially forming a first conductive layer and a second conductive layer in the contact hole; 상기 층간 절연막이 노출되도록 평탄화하는 단계; 및Planarizing the exposed interlayer insulating film; And 상기 제 1 도전층 표면을 절연층으로 변화시키는 단계;Changing the surface of the first conductive layer to an insulating layer; 를 포함하는 상변화 메모리 소자 제조 방법.Phase change memory device manufacturing method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 도전층은, 산화에 의해 절연물질로 변화되는 도전 물질을 이용하여 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.And the first conductive layer is formed using a conductive material that is changed into an insulating material by oxidation. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제 1 도전층은, 티타늄(Ti) 및 탄탈륨(Ta)을 포함하는 그룹 중에서 선택된 도전 물질을 이용하여 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The first conductive layer is formed using a conductive material selected from the group consisting of titanium (Ti) and tantalum (Ta). 제 1 항에 있어서,The method of claim 1, 상기 제 2 도전층은, 질화 금속층으로 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.And the second conductive layer is formed of a metal nitride layer. 제 1 항 또는 제 4 항에 있어서,The method according to claim 1 or 4, 상기 제 2 도전층은, 질화 티타늄(TiN) 및 질화 탄탈륨(TaN)을 포함하는 그룹 중에서 선택된 도전 물질을 이용하여 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The second conductive layer is formed using a conductive material selected from the group consisting of titanium nitride (TiN) and tantalum nitride (TaN). 제 1 항에 있어서,The method of claim 1, 상기 제 1 도전층 표면을 절연층으로 변화시키는 단계는, 상기 제 1 도전층 상부를 산화시키는 단계인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.And changing the surface of the first conductive layer into an insulating layer comprises oxidizing an upper portion of the first conductive layer. 제 6 항에 있어서,The method of claim 6, 상기 제1 도전층 상부를 산화시키는 단계는, 열산화 공정 또는 플라즈마 산화 공정을 실시하는 단계인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The oxidizing of the upper portion of the first conductive layer is a step of performing a thermal oxidation process or a plasma oxidation process. 제 1 항에 있어서,The method of claim 1, 상기 제 1 도전층 표면을 절연층으로 변화시키는 단계 이후, 전체 구조 상부에 상변화 물질층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.And forming a phase change material layer over the entire structure after the step of changing the surface of the first conductive layer into an insulating layer. 제 8 항에 있어서,The method of claim 8, 상기 상변화 물질층을 형성하기 전, 상기 절연층을 지정된 높이만큼 제거하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.And removing the insulating layer by a predetermined height before forming the phase change material layer. 제 9 항에 있어서,The method of claim 9, 상기 절연층은, 아르곤(Ar)을 이용한 스퍼터링 공정으로 지정된 높이만큼 제거하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.And removing the insulating layer by a height specified by a sputtering process using argon (Ar). 제 9 항 또는 제 10 항에 있어서,11. The method according to claim 9 or 10, 상기 절연층은, 5~10Å의 두께로 제거하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The insulating layer is removed to a thickness of 5 ~ 10Å, the method of manufacturing a phase change memory device. 반도체 기판;Semiconductor substrates; 상기 반도체 기판 상에 형성되는 스위칭 소자;A switching element formed on the semiconductor substrate; 상기 스위칭 소자와 접촉되는 하부전극 콘택; 및A lower electrode contact in contact with the switching element; And 상기 하부전극 콘택과 접촉되는 상변화 물질층으로 이루어지며,A phase change material layer in contact with the lower electrode contact; 상기 하부전극 콘택은, 상기 상변화 물질층과의 접촉면 일부에 형성되는 절연층; 및 The lower electrode contact may include an insulating layer formed on a portion of a contact surface of the phase change material layer; And 상기 절연층의 하부로부터 저부로 연장되어 상기 스위칭 소자와 접촉되며, 산화에 의해 절연물질로 변화되는 도전 물질로 이루어지는 제 1 도전층;을 포함하는 것을 특징으로 하는 상변화 메모리 소자.And a first conductive layer formed of a conductive material extending from a lower portion of the insulating layer to a lower portion of the insulating layer and in contact with the switching element, and converted into an insulating material by oxidation. 제 12 항에 있어서,13. The method of claim 12, 상기 절연층은 상기 하부전극 콘택의 상부 표면 둘레에 형성되고,The insulating layer is formed around an upper surface of the lower electrode contact; 상기 하부전극 콘택은, 상기 제 1 도전층 및 상기 절연층 내부에 매립되는 제 2 도전층을 더 포함하는 것을 특징으로 하는 상변화 메모리 소자.The lower electrode contact further comprises a first conductive layer and a second conductive layer embedded in the insulating layer. 삭제delete 제 13 항에 있어서,The method of claim 13, 상기 제 1 도전층은, 티타늄(Ti) 및 탄탈륨(Ta)을 포함하는 그룹 중에서 선택된 도전 물질로 이루어지는 것을 특징으로 하는 상변화 메모리 소자.The first conductive layer is a phase change memory device, characterized in that made of a conductive material selected from the group consisting of titanium (Ti) and tantalum (Ta). 제 13 항에 있어서,The method of claim 13, 상기 제 2 도전층은, 질화 금속층으로 이루어지는 것을 특징으로 하는 상변화 메모리 소자.And the second conductive layer is made of a metal nitride layer. 제 13 항 또는 제 16 항에 있어서,The method according to claim 13 or 16, 상기 제 2 도전층은, 질화 티타늄(TiN) 및 질화 탄탈륨(TaN)을 포함하는 그룹 중에서 선택된 도전 물질로 이루어지는 것을 특징으로 하는 상변화 메모리 소 자.The second conductive layer is a phase change memory device, characterized in that made of a conductive material selected from the group consisting of titanium nitride (TiN) and tantalum nitride (TaN). 제 13 항에 있어서,The method of claim 13, 상기 절연층은, 상기 제 1 도전층 표면의 산화층인 것을 특징으로 하는 상변화 메모리 소자.The insulating layer is a phase change memory device, characterized in that the oxide layer on the surface of the first conductive layer.
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