KR101119222B1 - a Method of manufacturing Phase Change RAM having controllable contact area of bottom electrode contact - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 61
- 238000000034 method Methods 0.000 claims abstract description 111
- 229910052751 metal Inorganic materials 0.000 claims abstract description 110
- 239000002184 metal Substances 0.000 claims abstract description 110
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 100
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 100
- 238000005530 etching Methods 0.000 claims abstract description 72
- 239000012782 phase change material Substances 0.000 claims abstract description 40
- 238000000151 deposition Methods 0.000 claims abstract description 23
- 238000001312 dry etching Methods 0.000 claims abstract description 12
- 238000000137 annealing Methods 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 claims description 179
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 44
- 229920005591 polysilicon Polymers 0.000 claims description 44
- 239000011229 interlayer Substances 0.000 claims description 40
- 239000012535 impurity Substances 0.000 claims description 30
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 16
- 125000006850 spacer group Chemical group 0.000 claims description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 15
- 239000007789 gas Substances 0.000 claims description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 239000001257 hydrogen Substances 0.000 claims description 8
- 229910052739 hydrogen Inorganic materials 0.000 claims description 8
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims description 8
- 229910052757 nitrogen Inorganic materials 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 6
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 4
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 4
- 239000000460 chlorine Substances 0.000 claims description 4
- 229910052801 chlorine Inorganic materials 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 4
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- 229910052731 fluorine Inorganic materials 0.000 claims description 4
- 239000011737 fluorine Substances 0.000 claims description 4
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910021334 nickel silicide Inorganic materials 0.000 claims description 4
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 4
- 230000000694 effects Effects 0.000 abstract description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 16
- 150000004767 nitrides Chemical class 0.000 description 10
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 7
- 238000007517 polishing process Methods 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 230000015654 memory Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910000618 GeSbTe Inorganic materials 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 229910020776 SixNy Inorganic materials 0.000 description 2
- GVFOJDIFWSDNOY-UHFFFAOYSA-N antimony tin Chemical compound [Sn].[Sb] GVFOJDIFWSDNOY-UHFFFAOYSA-N 0.000 description 2
- -1 chalcogenide compound Chemical class 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052714 tellurium Inorganic materials 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 150000002222 fluorine compounds Chemical class 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/068—Shaping switching materials by processes specially adapted for achieving sub-lithographic dimensions, e.g. using spacers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8825—Selenides, e.g. GeSe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
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Abstract
본 발명은 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법을 공개한다. 이 방법은 다이오드 상에 금속 실리사이드막을 형성하고 어닐링하여 상기 다이오드 상부에 소정 깊이만큼 금속을 확산시키는 단계; 상기 금속이 확산된 상기 다이오드 상부를 선택적으로 식각하여 돌출된 금속 실리사이드층을 형성하는 단계; 상기 돌출된 금속 실리사이드층에 등방성 에칭 공정을 수행하여 상기 금속 실리사이드층의 폭을 조절하는 단계; 상기 폭이 조절된 상기 금속 실리사이드층 상에 하부 전극 콘택 막을 증착하는 단계; 상기 하부 전극 콘택 막을 제1 건식 식각하여 하부 전극 콘택을 형성하는 단계; 상기 측면이 식각된 금속 실리사이드층을 제2 건식 식각하여 플러그 형태의 하부 전극 콘택을 형성하는 단계; 를 포함하는 것을 특징으로 한다. 따라서 본 발명에 의할 경우, 상변화 메모리 장치의 제조 시간 및 비용이 절감되고 상변화 물질막과 하부 전극 콘택간 접촉 영역에서 주울 열 효과가 향상되어 리셋 전류가 감소되고 소비 전력이 절감된다. The present invention discloses a method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact. The method includes forming and annealing a metal silicide film on a diode to diffuse the metal to a predetermined depth over the diode; Selectively etching an upper portion of the diode to which the metal is diffused to form a protruding metal silicide layer; Adjusting the width of the metal silicide layer by performing an isotropic etching process on the protruding metal silicide layer; Depositing a lower electrode contact film on the metal silicide layer having the width adjusted; First dry etching the lower electrode contact layer to form a lower electrode contact; A second dry etching of the side-etched metal silicide layer to form a plug-type lower electrode contact; Characterized in that it comprises a. Therefore, according to the present invention, the manufacturing time and cost of the phase change memory device are reduced, and the Joule heat effect is improved in the contact region between the phase change material film and the lower electrode contact, thereby reducing the reset current and power consumption.
Description
본 발명은 상변화 메모리 장치의 제조 방법에 관한 것으로, 특히 상변화 영역에 고온의 열을 발생시키기 위해서 하부 전극 콘택과 상변화 물질막의 접촉면적을 최소화하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a phase change memory device, and in particular, a phase change capable of adjusting the contact area of the lower electrode contact to minimize the contact area between the lower electrode contact and the phase change material film in order to generate high temperature heat in the phase change region. A method for manufacturing a memory device.
반도체 메모리 장치의 예로서는 DRAM, SRAM, Flash 메모리 등을 들 수 있다. 이러한 반도체 메모리 장치들은 전원 공급이 중단되었을 때 데이터의 보유 유무에 따라 크게 휘발성 기억 소자 및 비휘발성 기억소자로 나누어 질 수 있다. Examples of the semiconductor memory device include DRAM, SRAM, Flash memory and the like. Such semiconductor memory devices may be classified into volatile memory devices and nonvolatile memory devices depending on whether data is retained when a power supply is interrupted.
디지털 카메라, MP3 플레이어 및 휴대 전화의 데이터 저장용으로 사용되는 반도체 메모리 장치는 전원 공급이 없는 상태에서도 데이터를 보관하기 위해 비휘발성 기억 소자 특히 플래시 메모리가 주로 사용한다. BACKGROUND OF THE INVENTION Semiconductor memory devices used for data storage of digital cameras, MP3 players and mobile phones are mainly used by nonvolatile memory devices, especially flash memories, to store data even without a power supply.
그러나, 플래시 메모리는 RAM(Random Access Memory)이 아니므로 데이터를 읽거나 쓰는데 많은 시간이 필요하여 새로운 반도체 메모리 장치가 요구되어 왔다. 이러한 새로운 차세대 반도체 메모리 장치로서는 FRAM(Ferro-Electric RAM), MRAM(Magnetic RAM), 상변화 메모리 장치인 PRAM(Phase-change RAM)등이 제안되어 왔다.However, since a flash memory is not a random access memory (RAM), a new semiconductor memory device has been required because a lot of time is required to read or write data. As such new next-generation semiconductor memory devices, ferro-electric RAM (FRAM), magnetic RAM (MRAM), and phase-change RAM (PRAM), which are phase change memory devices, have been proposed.
특히, 상변화 메모리 장치는 상기 상변화 물질에 열을 제공하기 위해서 상변화 물질막 패턴에 전류를 흘려 보내는 구조를 갖는다. 즉, 상기 하부 전극과 상부 전극 사이에서 발생하는 전압 차에 의에서 상변화 물질막 패턴에 소정의 전류가 공급될 경우 상변화 물질막 패턴의 상(phase)은 저항이 상대적으로 낮은 단결정(single crystalline) 상태에서 저항이 상대적으로 높은 비정질(amorphous) 상태로 변화된다. In particular, the phase change memory device has a structure in which a current flows through the phase change material film pattern to provide heat to the phase change material. That is, when a predetermined current is supplied to the phase change material film pattern due to the voltage difference generated between the lower electrode and the upper electrode, the phase of the phase change material film pattern is single crystalline with low resistance. ), The resistance changes to a relatively high amorphous state.
또한, 상변화 물질막 패턴에 공급되는 전류가 소정의 값보다 작거나 제거될 경우 상변화 물질막 패턴의 상은 비정질 상태에서 단결정 상태로 변화된다. In addition, when the current supplied to the phase change material film pattern is less than or removed from a predetermined value, the phase of the phase change material film pattern is changed from an amorphous state to a single crystal state.
따라서, 상기 상변화 물질막 패턴의 상이 변함으로 인해 하부 전극, 상변화 물질막 패턴 및 상부 전극을 포함하는 상변화 메모리 소자는 가변 저항의 기능을 가질 수 있다.Therefore, the phase change memory device including the lower electrode, the phase change material layer pattern, and the upper electrode may have a function of a variable resistor because the phase of the phase change material layer pattern is changed.
일반적인 구조의 PRAM에 데이터를 저장하는 방식을 설명하면 다음과 같다. 상변화막 하부의 전극을 통하여 전류를 인가하면 인가된 전류에 의하여 하부 전극 콘택과 상변화 물질막의 접촉 영역에서 열(Joule Heat)이 발생한다. A method of storing data in a general structure PRAM is as follows. When a current is applied through an electrode under the phase change layer, heat is generated in the contact region between the lower electrode contact and the phase change material layer by the applied current.
발생된 열이 상변화막의 재결정 온도 이상이 되면 상변화막의 결정 구조에 변화를 일으킨다. 인가 전류를 적절히 변화시켜 상변화막의 결정 구조를 의도적으로 결정 상태 또는 비정질 상태로 변화시킨다. When the generated heat is higher than the recrystallization temperature of the phase change film, it changes the crystal structure of the phase change film. The applied current is appropriately changed to intentionally change the crystal structure of the phase change film to a crystalline state or an amorphous state.
이때, 결정질 상태와 비정질 상태의 변화에 따른 저항 값이 변하게 되므로 저장된 이전 데이터 값을 구별할 수 있게 되는 것이다. 비정질 상태에서 결정 상태로 만들기 위해서는 녹는점보다 낮은 온도에서 어느 정도 시간을 유지하면 결정화가 이루어진다. At this time, since the resistance value according to the change of the crystalline state and the amorphous state is changed, it is possible to distinguish the stored previous data value. In order to make the crystal state from the amorphous state, the crystallization takes place for some time at a temperature lower than the melting point.
그리고, 결정 상태를 비정질 상태로 만들기 위해서는 온도를 거의 녹는점(melting point )까지 올렸다가 급랭시킨다.Then, in order to make the crystal state amorphous, the temperature is raised to a melting point (melting point) and then quenched.
이와 같이, 상변화 물질막을 동작시키기 위해서는 하부 전극 콘택으로 유입되는 전류와 하부 전극 콘택의 저항에 의하여 발생하는 열이 중요하며 하부 전극 콘택의 상부와 접촉되는 상변화 물질막, 즉 상변화 영역을 작은 리셋 전류에도 쉽게 비결정질 혹은 결정질 상변화 물질막으로 변환시키기 위해서는 하부 전극 콘택과 상변화 물질막의 접촉 면적이 작아야 한다.As described above, in order to operate the phase change material film, heat generated by the current flowing into the lower electrode contact and the resistance of the lower electrode contact is important, and the phase change material film contacting the upper portion of the lower electrode contact, that is, the phase change region is small. In order to easily convert to an amorphous or crystalline phase change material film even with a reset current, the contact area between the lower electrode contact and the phase change material film should be small.
또한, 동일 전류량에 의하여 많은 열을 발생시키기 위해서는 하부 전극 콘택의 저항이 커야 하며 동일 물질의 전극에서는 면적이 작을수록 저항이 크다. In addition, in order to generate a large amount of heat by the same amount of current, the resistance of the lower electrode contact must be large.
그런데, 종래의 상변화 메모리 장치를 제조하는데 있어서 하부 전극 콘택과 상변화 물질막의 접촉 면적을 최소화하기 위하여 작은 반경의 하부 전극 콘택홀을 생성하기 위한 마스크 패턴이 형성된 감광막을 사용한다. However, in manufacturing a conventional phase change memory device, in order to minimize the contact area between the lower electrode contact and the phase change material layer, a photosensitive film having a mask pattern for generating a lower radius contact hole having a small radius is used.
하지만, 하부 전극 콘택홀을 생성하기 위한 감광막은 마스크 패턴의 분해도(resolution)에 한계가 있고 하부 전극 콘택 물질이 하부 전극 콘택홀에 매립되는 등의 문제로 인해 하부 전극 콘택의 단면적을 줄이는 데에는 일정한 한계가 있었다.
However, the photoresist film for generating the lower electrode contact hole has a limit in the resolution of the mask pattern and a certain limit in reducing the cross-sectional area of the lower electrode contact due to the problem that the lower electrode contact material is buried in the lower electrode contact hole. There was.
본 발명의 목적은 하부 전극 콘택홀을 생성하기 위한 마스크 공정을 생략하고 금속 실리사이드층을 등방성 식각하여 하부 전극 콘택과 상변화 물질간의 접촉 면적을 조절하는 상변화 메모리 장치의 제조 방법을 제공하는 것이다.
An object of the present invention is to provide a method of manufacturing a phase change memory device which controls the contact area between the lower electrode contact and the phase change material by isotropically etching the metal silicide layer by omitting a mask process for generating the lower electrode contact hole.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 다이오드 상에 금속 실리사이드막을 형성하고 어닐링하여 상기 다이오드 상부에 소정 깊이만큼 금속을 확산시키는 단계; 상기 금속이 확산된 상기 다이오드 상부를 선택적으로 식각하여 돌출된 금속 실리사이드층을 형성하는 단계; 상기 돌출된 금속 실리사이드층에 등방성 에칭 공정을 수행하여 상기 금속 실리사이드층의 폭을 조절하는 단계; 상기 폭이 조절된 상기 금속 실리사이드층 상에 하부 전극 콘택 막을 증착하는 단계; 상기 하부 전극 콘택 막을 제1 건식 식각하여 하부 전극 콘택을 형성하는 단계; 상기 측면이 식각된 금속 실리사이드층을 제2 건식 식각하여 플러그 형태의 하부 전극 콘택을 형성하는 단계; 를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a phase change memory device capable of adjusting a contact area of a lower electrode contact of the present invention, the method including: forming a metal silicide layer on an diode and annealing the metal to diffuse the metal to a predetermined depth on the diode; Selectively etching an upper portion of the diode to which the metal is diffused to form a protruding metal silicide layer; Adjusting the width of the metal silicide layer by performing an isotropic etching process on the protruding metal silicide layer; Depositing a lower electrode contact film on the metal silicide layer having the width adjusted; First dry etching the lower electrode contact layer to form a lower electrode contact; A second dry etching of the side-etched metal silicide layer to form a plug-type lower electrode contact; Characterized in that it comprises a.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 하부 전극 콘택을 형성하는 단계는 제1종의 식각 가스를 이용하여 상기 금속 실리사이드층 상에 증착된 하부 전극 콘택 막을 식각하고 상기 금속 실리사이드층 측벽의 하부 전극 콘택 막은 잔존하게 하여 형성하는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact of the present invention may include forming the lower electrode contact on the metal silicide layer using a first type of etching gas. The deposited lower electrode contact layer is etched, and the lower electrode contact layer on the sidewall of the metal silicide layer is formed by remaining.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 제1종의 식각 가스는 수소, 질소 및 산소와 염소의 화합물 중에서 선택된 어느 하나의 기체인 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact according to the present invention is that the first type of etching gas is hydrogen, nitrogen, and any one selected from a compound of oxygen and chlorine. It is characterized by.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 플러그 형태의 하부 전극 콘택을 형성하는 단계는 제2종의 식각 가스를 이용하여 상기 측면이 식각된 금속 실리사이드층을 식각하고 상기 금속 실리사이드층 측벽의 하부 전극 콘택 막은 잔존하게 하여 형성하는 것을 특징으로 한다.In the method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact of the present invention for achieving the above object, the step of forming the plug-type lower electrode contact may be performed by using a second type of etching gas. And etching the etched metal silicide layer and leaving the lower electrode contact layer on the sidewall of the metal silicide layer.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 제2종의 식각 가스는 수소, 질소 및 산소와 불소의 화합물 중에서 선택된 어느 하나의 기체인 것을 특징으로 한다.The method of manufacturing a phase change memory device capable of adjusting the contact area of the lower electrode contact of the present invention for achieving the above object is the second type of etching gas is any one gas selected from a compound of hydrogen, nitrogen and oxygen and fluorine It is characterized by.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 금속 실리사이드층의 폭을 조절하는 단계는 상기 돌출된 금속 실리사이드층 측면의 식각량을 증가시키면 상기 금속 실리사이드층의 폭 및 상기 하부 전극 콘택의 단면적이 많이 감소되고, 상기 돌출된 금속 실리사이드층 측면의 식각량을 감소시키면 상기 금속 실리사이드층의 폭 및 상기 하부 전극 콘택의 단면적이 적게 감소되는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact of the present invention may include adjusting the width of the metal silicide layer by increasing the amount of etching on the side surface of the protruding metal silicide layer. The width of the metal silicide layer and the cross-sectional area of the lower electrode contact are greatly reduced, and if the etching amount of the side surface of the protruding metal silicide layer is reduced, the width of the metal silicide layer and the cross-sectional area of the lower electrode contact are reduced. It is done.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 소정 깊이는 상기 금속 실리사이드층이 돌출된 높이보다 작은 것을 특징으로 한다.The method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact of the present invention for achieving the above object is characterized in that the predetermined depth is smaller than the height of the metal silicide layer protruding.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 다이오드는 상기 금속 실리사이드막에 대하여 식각 선택성을 가지는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact, wherein the diode has an etch selectivity with respect to the metal silicide layer.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 코발트 실리사이드막, 니켈 실리사이드막 및 타이타늄 실리사이드막 중 어느 하나를 포함하는 것을 특징으로 한다.A method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact of the present invention for achieving the above object is characterized in that it comprises any one of a cobalt silicide layer, nickel silicide layer and titanium silicide layer.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 하부 전극 콘택 막은 상기 금속 실리사이드층에 대하여 식각 선택성을 가지는 것을 특징으로 한다.A method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact of the present invention for achieving the above object is characterized in that the lower electrode contact layer has an etch selectivity with respect to the metal silicide layer.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 금속 실리사이드막를 형성하는 단계 이전에 기판에 형성된 액티브 영역 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 제1 감광막을 덮고 상기 층간 절연막을 부분 식각하여 상기 액티브 영역을 노출시키는 다이오드 홀을 형성하는 단계; 상기 층간 절연막의 상부면 및 상기 다이오드 홀 내에 제1 도전형의 폴리실리콘 막을 증착하여 상기 다이오드 홀을 갭필하는 단계; 상기 층간 절연막의 상부 면이 노출될 때까지 상기 폴리실리콘 막에 평탄화 공정을 수행하는 단계; 상기 평탄화된 폴리실리콘 막 상에 제2 도전형의 이온 주입 공정을 수행하여 상부 불순물 영역을 형성하여 상기 다이오드를 형성하는 단계; 상기 상부 불순물 영역 및 상기 층간 절연막의 표면 상에 에칭 백 공정을 수행하여 상기 층간 절연막을 상기 소정 깊이보다 작은 깊이로 식각하는 단계; 를 더 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a phase change memory device capable of adjusting a contact area of a lower electrode contact, the method including: forming an interlayer insulating layer on an active region formed on a substrate before forming the metal silicide layer; Forming a diode hole covering the first photoresist layer on the interlayer insulating layer and partially etching the interlayer insulating layer to expose the active region; Gap-filling the diode hole by depositing a polysilicon film of a first conductivity type in an upper surface of the interlayer insulating film and the diode hole; Performing a planarization process on the polysilicon film until the top surface of the interlayer insulating film is exposed; Forming an upper impurity region by performing an ion implantation process of a second conductivity type on the planarized polysilicon film to form the diode; Etching the interlayer insulating layer to a depth smaller than the predetermined depth by performing an etching back process on surfaces of the upper impurity region and the interlayer insulating layer; It characterized in that it further comprises.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 제1 감광막은 사각형 형태의 복수개의 개구들이 X축 및 Y축 방향으로 일정 간격을 두고 평행하게 생성되어 마스크 패턴이 형성되는 것을 특징으로 한다.In the method of manufacturing a phase change memory device capable of adjusting the contact area of the lower electrode contact of the present invention for achieving the above object, the first photoresist film has a plurality of quadrangular openings parallel to each other at regular intervals in the X-axis and Y-axis directions. It is characterized in that the mask pattern is formed to form.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 다이오드는 PN 다이오드 또는 쇼트키 배리어 다이오드인 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact, wherein the diode is a PN diode or a Schottky barrier diode.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 금속 실리사이드막를 형성하는 단계 이전에 기판에 형성된 액티브 영역 상에 폴리실리콘 막을 형성하는 단계; 상기 폴리실리콘 막 상에 제2 감광막을 덮고 상기 폴리실리콘 막을 부분 식각하여 절연막 홀을 형성하는 단계; 상기 폴리실리콘 막의 상부면 및 상기 절연막 홀 내에 층간 절연막을 증착하여 상기 절연막 홀을 갭필하는 단계; 상기 폴리실리콘 막의 상부 면이 노출될 때까지 상기 층간 절연막에 평탄화 공정을 수행하는 단계; 상기 평탄화된 폴리실리콘 막 상에 제2 도전형의 이온 주입 공정을 수행하여 상부 불순물 영역을 형성하여 상기 다이오드를 형성하는 단계; 를 더 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact, the method including: forming a polysilicon film on an active region formed on a substrate before forming the metal silicide film; Covering the second photoresist layer on the polysilicon layer and partially etching the polysilicon layer to form an insulating layer hole; Gap-filling the insulating film hole by depositing an interlayer insulating film in an upper surface of the polysilicon film and the insulating film hole; Performing a planarization process on the interlayer insulating film until the top surface of the polysilicon film is exposed; Forming an upper impurity region by performing an ion implantation process of a second conductivity type on the planarized polysilicon film to form the diode; It characterized in that it further comprises.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 돌출된 금속 실리사이드층을 형성하는 단계는 상기 금속이 확산된 상기 다이오드 상부 및 상기 층간 절연막의 표면 상에 에칭 백 공정을 수행하여 상기 층간 절연막을 상기 소정 깊이보다 작은 깊이로 식각하여 상기 금속 실리사이드층을 돌출시키는 것을 특징으로 한다.To achieve the above object, a method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact of the present invention may include forming the protruding metal silicide layer by forming an upper portion of the diode and the interlayer insulating layer on which the metal is diffused. And etching the interlayer insulating film to a depth smaller than the predetermined depth by performing an etching back process on a surface to protrude the metal silicide layer.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 제2 감광막은 사각형 형태의 복수개의 포토 레지스터들이 X축 및 Y축 방향으로 일정 간격을 두고 평행하게 생성되어 마스크 패턴이 형성되는 것을 특징으로 한다.In the method of manufacturing a phase change memory device capable of adjusting the contact area of the lower electrode contact of the present invention for achieving the above object, the second photoresist has a plurality of photoresists in a rectangular shape at regular intervals in the X-axis and Y-axis directions. It is characterized in that the mask pattern is formed in parallel.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 플러그 형태의 하부 전극 콘택을 형성하는 단계 이후에 상기 제2 건식 식각된 표면 상에 절연막을 증착하는 단계;According to an aspect of the present invention, there is provided a method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact according to an embodiment of the present invention, after forming the plug-type lower electrode contact. Depositing;
상기 하부 전극 콘택의 상부 면이 노출될 때까지 상기 절연막에 평탄화 공정을 수행하는 단계; 평탄화된 상기 절연막 및 상기 하부 전극 콘택 상에 상변화 물질막을 증착하는 단계; 를 더 포함하는 것을 특징으로 한다.Performing a planarization process on the insulating layer until the upper surface of the lower electrode contact is exposed; Depositing a phase change material film on the planarized insulating film and the lower electrode contact; It characterized in that it further comprises.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 절연막은 상기 하부 전극 콘택에 대하여 식각 선택 비를 갖는 물질을 사용하는 것을 특징으로 한다.A method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact of the present invention for achieving the above object is characterized in that the insulating film uses a material having an etching selectivity with respect to the lower electrode contact.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 하부 전극 콘택 막을 증착하는 단계 이후에 상기 하부 전극 콘택 막 상에 스페이서 막을 증착하는 단계; 식각 각도를 조절하여 상기 하부 전극 콘택 막 및 상기 스페이서 막을 상기 제1 건식 식각하여 상기 식각된 금속 실리사이드층의 측면에 상기 하부 전극 콘택 및 스페이서를 생성하는 단계; 상기 제2 건식 식각된 표면 상에 절연막을 증착하는 단계; 상기 하부 전극 콘택의 상부 면이 노출될 때까지 상기 절연막에 평탄화 공정을 수행하는 단계; 평탄화된 상기 절연막 및 상기 하부 전극 콘택 상에 상변화 물질막을 증착하는 단계;를 더 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a phase change memory device capable of adjusting a contact area of a lower electrode contact, the method including: depositing a spacer layer on the lower electrode contact layer after depositing the lower electrode contact layer; Adjusting an etching angle to dry-etch the lower electrode contact layer and the spacer layer to form the lower electrode contact and the spacer on the side of the etched metal silicide layer; Depositing an insulating film on the second dry etched surface; Performing a planarization process on the insulating layer until the upper surface of the lower electrode contact is exposed; And depositing a phase change material film on the planarized insulating film and the lower electrode contact.
상기 목적을 달성하기 위한 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상기 하부 전극 콘택은 단면이 L자 형태이고, 상기 스페이서는 단면이 직각 삼각형 형태인 것을 특징으로 한다.
The method of manufacturing a phase change memory device capable of adjusting the contact area of the lower electrode contact of the present invention for achieving the above object is characterized in that the lower electrode contact is L-shaped in cross section, the spacer is a right triangle in the cross-sectional shape. do.
본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 상변화 메모리 장치의 제조 시간 및 비용이 절감되고 상변화 물질막과 하부 전극 콘택간 접촉 영역에서 주울 열 효과가 향상되어 리셋 전류가 감소되고 소비 전력이 절감된다.
The manufacturing method of the phase change memory device which can adjust the contact area of the lower electrode contact of the present invention reduces the manufacturing time and cost of the phase change memory device and improves the Joule heat effect in the contact region between the phase change material film and the lower electrode contact. Reset current is reduced and power consumption is reduced.
도 1 내지 도 13은 본 발명의 제1 실시예에 따른 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정도이다.
도 14 내지 도 21은 본 발명의 제2 실시예에 따른 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정도이다.
도 21 내지 도 25 는 본 발명의 제3 실시예에 따른 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정별 단면도이다.1 to 13 are flowcharts illustrating a method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact according to the first embodiment of the present invention.
14 to 21 are flowcharts illustrating a method of manufacturing a phase change memory device capable of adjusting a contact area of a lower electrode contact according to a second exemplary embodiment of the present invention.
21 to 25 are cross-sectional views illustrating processes of manufacturing a phase change memory device capable of adjusting a contact area of a lower electrode contact according to a third exemplary embodiment of the present invention.
이하, 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법을 설명하면 다음과 같다.Hereinafter, a method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact according to the present invention will be described.
도 1 내지 도 13은 본 발명의 제1 실시예에 따른 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정도이다.1 to 13 are flowcharts illustrating a method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact according to the first embodiment of the present invention.
이하에서는 이해의 편의를 위하여 2개의 메모리 셀만 도시하였으나, X축 및 Y축 방향으로 3개 이상의 복수개의 메모리 셀들이 형성될 수 있다.Hereinafter, only two memory cells are shown for convenience of understanding, but three or more memory cells may be formed in the X-axis and Y-axis directions.
먼저, 도 1에 도시한 것과 같이, 액티브 영역(150)이 형성된 기판(100) 상에 층간 절연막(200)을 형성하는데, 층간 절연막(200)은 제1 질화막(220), 산화막(240), 제2 질화막(260)의 적층으로 구성된다. First, as shown in FIG. 1, the
기판(100)은 실리콘 웨이퍼를 포함하며, 액티브 영역(150)은 기판(100) 상에 형성된 제 1 도전형(예를 들면, N형)의 불순물을 포함한다.The
상기 제1 및 제2 질화막(220, 260)은 실리콘 질화물(SixNy)을 사용하여 형성되고, 상기 산화막(240)은 TEOS(tetraethly orthosilicate), USG(undoped silicate glass), SOG(spin on glass), 고밀도 플라즈마(HDP) 또는 화학 기상 증착(CVD) 산화물을 사용하여 형성된다. The first and second nitride layers 220 and 260 are formed using silicon nitride (SixNy), and the
상기 층간 절연막(200)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 또는 고밀도 플라즈마(HDP) 공정을 이용하여 형성되는데, 기판(100) 상에 위치하는 액티브 영역(150) 을 완전히 덮도록 충분한 너비로 형성된다.
The interlayer insulating
도 1 및 도 2b에 도시한 것과 같이, 제2 질화막(260) 상에 제1 감광막(280)을 형성하고, 상기 제1 감광막(280)을 식각 마스크로 하여 층간 절연막(200)을 부분적으로 식각함으로써 액티브 영역(150)을 부분적으로 노출시키는 다이오드 홀(400H) 을 형성한다. 1 and 2B, a
제1 감광막(280)은 사각형 형태의 복수개의 개구들이 X축 및 Y축 방향으로 일정 간격을 두고 평행하게 생성되어 마스크 패턴이 형성된다.In the
도 2a는 도 2b에 도시한 단면도에 대한 공정의 평면도로서, 사각형 형태의 복수개의 개구들이 X축 및 Y축 방향으로 일정 간격을 두고 평행하게 형성되어 있고 복수개의 개구들 에서는 액티브 영역(150) 이 보이게 된다.
FIG. 2A is a plan view of the process of the cross-sectional view shown in FIG. 2B, in which a plurality of quadrangular openings are formed in parallel at regular intervals in the X-axis and Y-axis directions. It becomes visible.
도 3에 도시한 것과 같이, 층간 절연막(200)의 상부면 및 다이오드 홀(400H) 내에 폴리실리콘 막(400)을 증착하여 다이오드 홀(400H)을 갭필한 후에, 층간 절연막(200)의 상부 면이 노출될 때까지 에칭 백 공정 또는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 수행하여 층간 절연막(200) 표면의 높이를 초과하여 증착된 폴리실리콘 막(400) 및 층간 절연막(200)을 평탄화한다.As shown in FIG. 3, after the
이때, 폴리실리콘 막(400)은 층간 절연막(200)으로 구성된 배리어 사이에 형성된 복수개의 다이오드 홀(400H) 내에 노출된 액티브 영역(150)을 씨드층으로 사용하는 선택적 에피택시얼 성장법(selective epitaxial growth method; SEG method)을 사용하여 제 1 도전형(예를 들면, N형)으로 형성된다.In this case, the
상기 폴리실리콘 막(400)은 화학기상증착(CVD) 기술 또는 물리기상증착(PVD) 기술을 이용하여 형성할 수 있는데, 증착 과정에서 인시튜(in-situ)로 도핑되는 제 1 도전형의 불순물들을 포함할 수 있다.
The
도 4 및 도 5에 도시한 것과 같이, 제 1 도전형의 폴리실리콘 막(400) 상에 이온 주입 공정을 실시하여 노출된 폴리실리콘 막(400)의 상부 영역에 상부 불순물 영역(450)을 형성한다. 상기 상부 불순물 영역(450)은 상기 폴리실리콘 막(400)과는 다른 제 2 도전형(예를 들면, P형)을 갖도록 형성된다.As shown in FIGS. 4 and 5, an
결과적으로, 상기 폴리실리콘 막(400)에는 제 1 도전형의 하부 불순물 영역과 제 2 도전형의 상부 불순물 영역(450)이 형성되며, 상기 하부 및 상부 불순물 영역들은 PN-다이오드(400, 450)를 구성한다. As a result, a lower impurity region of a first conductivity type and an
또한, 다이오드의 상부 불순물 영역(450) 및 층간 절연막(200)의 표면 상에 에칭 백 공정을 수행하여 산화막(240)에 도달할 때까지 제2 질화막(260)을 식각한다. In addition, an etching back process may be performed on the
여기에서, 산화막(240)은 식각 저지막으로서의 역할을 수행한다. 즉, 다이오드의 상부 불순물 영역(450) 및 층간 절연막(200)의 표면에 대하여 에칭 백 공정을 수행하다가 산화막(240) 표면이 나오게 되면 에칭 백 공정을 중지하게 된다.
Here, the
도 6 내지 도 8에 도시한 것과 같이, 상기 산화막(240) 및 PN-다이오드(400, 450) 상에 금속 실리사이드막(500)를 형성하고 어닐링(annealing)하여 돌출된 상부 불순물 영역(450) 상부의 소정 깊이만큼 금속을 확산시킨 후에 금속 실리사이드막 을 선택적으로 식각한다.6 to 8, a
이때 산화막(240) 및 PN-다이오드는 금속 실리사이드막에 대하여 식각 선택성을 가지므로 산화막(240)의 높이보다 큰 높이를 가진 금속 실리사이드층(550)이 돌출되어 형성된다.In this case, since the
상기 소정 깊이는 장치의 전기적인 특성을 맞추기 위하여 설계자가 임의로 설정할 수 있는데, 일반적으로 700 옹스트롱(Å) 이하로 형성하는 것이 바람직하다.The predetermined depth may be arbitrarily set by the designer in order to match the electrical characteristics of the apparatus, and it is generally preferable to form the 700 angstrom or less.
여기에서, 식각 선택성은 두 물질에 특정 식각 가스 또는 식각 용액을 사용하여 식각하였을 때 두 물질 중 어느 한 물질만 선택적으로 식각되는 것을 말한다.Here, the etching selectivity means that only one of the two materials is selectively etched when the two materials are etched using a specific etching gas or an etching solution.
여기에서, 상기 금속 실리사이드막(500)은 후술하는 하부 전극 콘택과의 접촉 저항을 줄이기 위한 것으로서, 코발트 실리사이드막, 니켈 실리사이드막 또는 타이타늄 실리사이드막으로 형성할 수 있다.또한, 상기 돌출된 금속 실리사이드층(550)에 트리밍 에칭(trimming etching) 공정을 수행하여 금속 실리사이드층(550)의 폭이 감소되도록 돌출된 금속 실리사이드층(550)의 측면을 선택적으로 식각한다.The
여기에서, 트리밍 에칭 공정이란 등방성 식각(isotropic etch) 공정의 한 종류로서, 식각 반응이 모든 방향으로 진행되어 돌출된 금속 실리사이드층(550)의 상부면 및 측면이 모두 식각될 수 있는데, 본 발명에서는 돌출된 금속 실리사이드층(550)의 측면만 식각되도록 에칭 조건을 설정하여 금속 실리사이드층(550)의 폭만을 조절한다.Here, the trimming etching process is a kind of isotropic etching process, in which the etching reaction proceeds in all directions so that both the upper surface and the side surface of the protruding
즉, 돌출된 금속 실리사이드층(550)의 측면의 식각량을 증가시켜 에칭 조건을 설정하면 금속 실리사이드층(550)의 폭이 많이 감소되고 폭이 많이 감소된 금속 실리사이드층(560)의 측벽에 형성되는 후술하는 하부 전극 콘택의 단면적이 많이 감소되어 상변화 물질막과의 접촉 면적이 많이 감소된다.That is, when the etching conditions are set by increasing the etching amount of the side surface of the protruding
또한, 돌출된 금속 실리사이드층(550)의 측면의 식각량을 감소시켜 에칭 조건을 설정하면 금속 실리사이드층(550)의 폭이 적게 감소되고 폭이 적게 감소된 금속 실리사이드층(560)의 측벽에 형성되는 후술하는 하부 전극 콘택의 단면적이 상대적으로 적게 감소되어 상변화 물질막과의 접촉 면적이 상대적으로 적게 감소된다.
In addition, when the etching conditions are set by reducing the etching amount of the side surface of the protruding
도 9에 도시한 것과 같이, 산화막(240) 및 측면이 식각된 금속 실리사이드층(560) 상에 하부 전극 콘택용 제1 도전막(600)을 증착한다.As illustrated in FIG. 9, a first
이때, 본 발명에서는 하부 전극 콘택을 하부 전극 콘택홀 내에 형성하지 않기 때문에 하부 전극 콘택홀을 생성하기 위한 마스크 패턴이 불필요하다.In this case, since the lower electrode contact is not formed in the lower electrode contact hole, a mask pattern for generating the lower electrode contact hole is unnecessary.
따라서, 종래에 마스크 패턴 상에 습식 식각 또는 건식 식각 중에서 선택된 한가지 방법으로 식각 공정을 수행하여 하부 전극 콘택홀을 형성하고 하부 전극 콘택홀 내에 하부 전극 콘택용 제1 도전막(600)을 증착하여 갭필하는 과정이 생략된다.Therefore, the etching process is conventionally performed on the mask pattern by using one of wet etching and dry etching to form a lower electrode contact hole, and a first
상기 제1 도전막(600)은 하부 전극 콘택(300)용으로 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성되는데, 예를 들어 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 알루미늄 질화물(AlN) 또는 티타늄 알루미늄 질화물(TiAlN) 등을 사용하여 형성된다. The first
또한, 상기 제1 도전막(600)은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정을 이용하여 형성된다.
In addition, the first
도 10 및 도 11에 도시한 것과 같이, 도 9에서 증착된 제1 도전막(600)을 제1 건식 식각 방법을 이용하여 이방성 식각하는데, 건식 식각 방법이란 수소, 질소, 산소, 불소 화합물 및 염소 화합물로 이루어지는 그룹에서 선택된 일정한 종류의 기체의 플라즈마를 식각 가스로 이용하여 식각하는 것이다. As shown in FIGS. 10 and 11, the first
본 과정에서는 수소, 질소 및 산소와 염소의 화합물 중에서 선택된 제1종의 플라즈마 이온의 직진성에 의하여 상부와 하부에서 발생하는 식각 속도 대비 측벽의 식각 속도는 현저하게 낮아서 산화막(240) 및 금속 실리사이드층(560) 상에 증착된 제1 도전막(600)은 식각이 되어 산화막(240) 및 금속 실리사이드층(560)의 상부면은 노출이 되지만 금속 실리사이드층(560) 측벽의 제1 도전막(650)은 잔존한다.In the present process, the etching rate of the sidewalls is significantly lower than that of the upper and lower portions due to the linearity of plasma ions selected from hydrogen, nitrogen, oxygen, and chlorine, so that the
이때 제1 도전막(600)은 금속 실리사이드층(560)에 대하여 식각 선택성을 가진다.In this case, the first
또한, 상기 도 10에서 식각된 표면 상에 제2 건식 식각 방법을 이용하여 이방성 식각하여 금속 실리사이드층(560)을 식각한다.In addition, the
본 과정에서는 수소, 질소 및 산소와 불소 의 화합물 중에서 제2종의 기체 플라즈마 이온의 직진성에 의하여 제1 도전막(650)에서 발생하는 식각 속도 대비 금속 실리사이드층(560)의 식각 속도는 현저하게 높아서 금속 실리사이드층(560)은 식각이 되지만 제1 도전막(650)은 잔존하여 플러그 형태의 하부 전극 콘택(650)을 형성한다.
In this process, the etching rate of the
도 12에 도시한 것과 같이, 식각된 표면 상에 절연막(700)을 증착한 후에 하부 전극 콘택(650)의 상부 면이 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing) 공정을 수행하여 하부 전극 콘택(650) 표면의 높이를 초과하여 형성된 절연막(700) 상부를 평탄화하여 하부 전극 콘택(650)을 분리시킨다. As shown in FIG. 12, after depositing the insulating
즉, 절연막(700) 상부에 대하여 화학적 기계적 연마 공정을 수행하다가 하부 전극 콘택(650) 표면이 나오게 되면 연마 공정을 중지하게 된다. That is, while performing the chemical mechanical polishing process on the upper portion of the insulating
상기 절연막(700)은 하부 전극 콘택(650)에 대하여 식각 선택 비를 갖는 물질을 사용하여 형성되는데, 예를 들어 실리콘 질화물과 같은 질화물이나 실리콘 옥시나이트라이드(SiON) 또는 티타늄 옥시나이트라이드(TiON) 등의 산질화물을 사용하여 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정 고밀도 플라즈마(HDP) 또는 화학 기상 증착(CVD) 공정을 이용하여 형성된다.
The insulating
도 13에 도시한 것과 같이, 평탄화된 절연막(700) 및 하부 전극 콘택(650) 상에 상변화 물질막(800)을 증착한다. As shown in FIG. 13, a phase
여기에서, 상변화 물질막(800)은 칼코겐 화합물을 포함하는데, 예로서는 게르마늄-안티몬-텔루륨(Ge-Sb-Te), 비소-안티몬-텔루륨(As-Sb-Te), 주석-안티몬-텔루륨(Sn-Sb-Te), 주석-인듐-안티몬-텔루륨(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루륨(As-Ge-Sb-Te) 등을 들 수 있다.Here, the phase
이후에, 상변화 물질막(800) 상에 상부 전극(미도시)을 형성하고 절연막(미도시)을 증착하여 상변화 메모리 장치를 제조하는 과정은 본 발명이 속하는 기술 분야에서 주지된 기술이므로 여기에서는 더 이상의 상세한 설명은 생략한다.Subsequently, a process of fabricating a phase change memory device by forming an upper electrode (not shown) on the phase
본 실시예에서는 하부 전극 콘택홀을 생성하기 위한 마스크 공정을 사용하지 않고 상변화 물질막(800)이 하부 전극 콘택(650)에 접촉함에 따라 종래에 하부 전극 콘택홀 생성용 마스크 공정을 사용하는 경우와 비교할 때 제조 공정이 단축되어 상변화 메모리 장치의 제조 시간 및 비용이 절감된다.In the present embodiment, when the phase
또한, 돌출된 금속 실리사이드층(550)의 측면의 식각량을 조절하여 금속 실리사이드층(570)의 측벽에 형성되는 하부 전극 콘택(650)의 단면적 및 상변화 물질막(800)과의 접촉 면적을 감소시켜 상변화 물질막(800)과 하부 전극 콘택(650)간 계면 저항을 증가시킨다.
In addition, the etch amount of the side surface of the protruding
도 14 내지 도 21은 본 발명의 제2 실시예에 따른 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정도이다.14 to 21 are flowcharts illustrating a method of manufacturing a phase change memory device capable of adjusting a contact area of a lower electrode contact according to a second exemplary embodiment of the present invention.
이후의 공정은 상기 도 5 내지 도 12에 나타낸 본 발명의 제1 실시예와 동일하므로 더 이상의 상세한 설명은 생략하고, 이하에서는 본 발명의 제2 실시예에 따라 제1 실시예와 상이한 공정에 대해서만 설명하기로 한다.Subsequent processes are the same as in the first embodiment of the present invention shown in FIGS. 5 to 12, and thus, further detailed descriptions thereof will be omitted. Hereinafter, only processes different from the first embodiment according to the second embodiment of the present invention will be described. Let's explain.
도 14 에 도시한 것과 같이, 기판(100) 상에 형성된 액티브 영역(150) 상에 폴리실리콘 막(400)을 형성하는데, 기판(100)은 실리콘 웨이퍼를 포함하며, 액티브 영역(150)은 기판(100) 상에 형성된 제 1 도전형(예를 들면, N형)의 불순물을 포함한다.As shown in FIG. 14, the
이때, 폴리실리콘 막(400)은 액티브 영역(150)을 씨드층으로 사용하는 선택적 에피택시얼 성장법(selective epitaxial growth method; SEG method)을 사용하여 제 1 도전형(예를 들면, N형)으로 형성되는데, 기판(100) 상에 위치하는 액티브 영역(150) 을 완전히 덮도록 충분한 너비로 형성된다.In this case, the
상기 폴리실리콘 막(400)은 화학기상증착(CVD) 기술 또는 물리기상증착(PVD) 기술을 이용하여 형성할 수 있는데, 증착 과정에서 인시튜(in-situ)로 도핑되는 제 1 도전형의 불순물들을 포함할 수 있다.
The
도 15b에 도시한 것과 같이, 폴리실리콘 막(400) 상에 제2 감광막(280)을 형성하고, 습식 식각 또는 건식 식각 중에서 선택된 한가지 방법으로 폴리실리콘 막(400)을 부분적으로 식각함으로써 남은 폴리실리콘 막(400) 사이에 절연막 홀(300H)을 형성한다. As shown in FIG. 15B, the polysilicon remaining by forming the
제2 감광막(280)은 사각형 형태의 복수개의 포토 레지스터들이 X축 및 Y축 방향으로 일정 간격을 두고 평행하게 생성되어 마스크 패턴이 형성된다.In the
도 15a는 도 15b에 도시한 단면도에 대한 공정의 평면도로서, 사각형 형태의 복수개의 포토 레지스터들이 X축 및 Y축 방향으로 일정 간격을 두고 평행하게 형성되어 있고 그 주위에 액티브 영역(150)이 형성되어 있으며 외곽에는 기판(100)이 보이게 된다.
FIG. 15A is a plan view of the process of the cross-sectional view shown in FIG. 15B, wherein a plurality of rectangular photoresists are formed in parallel at regular intervals in the X-axis and Y-axis directions, and an
도 16에 도시한 것과 같이, 액티브 영역(150)이 형성된 기판(100) 상 및 절연막 홀(300H) 내에 층간 절연막(300)을 증착하여 절연막 홀(300H)을 갭필한 후에, 폴리실리콘 막(400)의 상부 면이 노출될 때까지 에칭 백 공정 또는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 수행하여 폴리실리콘 막(400) 표면의 높이를 초과하여 증착된 층간 절연막(300) 및 폴리실리콘 막(400)을 평탄화한다.As shown in FIG. 16, after the
상기 층간 절연막(300)은 실리콘 질화물(SixNy)을 사용하여 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 또는 고밀도 플라즈마(HDP) 공정을 이용하여 형성된다.
The interlayer insulating
도 17에 도시한 것과 같이, 제 1 도전형의 폴리실리콘 막(400) 상에 이온 주입 공정을 실시하여 노출된 폴리실리콘 막(400)의 상부 영역에 상부 불순물 영역(450)을 형성한다. 상기 상부 불순물 영역(450)은 상기 폴리실리콘 막(400)과는 다른 제 2 도전형(예를 들면, P형)을 갖도록 형성된다.As shown in FIG. 17, an
결과적으로, 상기 폴리실리콘 막(400)에는 제 1 도전형의 하부 불순물 영역과 제 2 도전형의 상부 불순물 영역(450)이 형성되며, 상기 하부 및 상부 불순물 영역들은 PN-다이오드(400, 450)를 구성한다.
As a result, a lower impurity region of a first conductivity type and an
도 18 내지 도 20에 도시한 것과 같이, 상기 PN-다이오드(400, 450) 상에 금속 실리사이드막(500)를 형성하고 어닐링(annealing)하여 상부 불순물 영역(450) 상부의 소정 깊이만큼 금속을 확산시킨 후에 식각량을 조절하여 층간 절연막(300) 을 상기 소정 깊이보다 작은 깊이로 이방성 식각한다.As shown in FIGS. 18 to 20, the
이때 층간 절연막(300)은 금속이 확산된 상부 불순물 영역(450)에 대하여 식각 선택성을 가지므로 층간 절연막(300)의 높이보다 큰 높이를 가진 금속 실리사이드층(550)이 돌출되어 형성된다.In this case, since the interlayer insulating
상기 소정 깊이는 장치의 전기적인 특성을 맞추기 위하여 설계자가 임의로 설정할 수 있는데, 일반적으로 700 옹스트롱(Å) 이하로 형성하는 것이 바람직하다.The predetermined depth may be arbitrarily set by the designer in order to match the electrical characteristics of the apparatus, and it is generally preferable to form the 700 angstrom or less.
여기에서, 상기 금속 실리사이드막(500)은 상기 도 13의 하부 전극 콘택(650)과의 접촉 저항을 줄이기 위한 것으로서, 코발트 실리사이드막, 니켈 실리사이드막 또는 타이타늄 실리사이드막으로 형성할 수 있다.The
본 실시예에서는 제1 실시예와 달리 기판(100) 상에 형성된 액티브 영역(150) 상에 폴리실리콘 막(400)을 형성하고 폴리실리콘 막(400)을 부분적으로 식각하여 다이오드 홀(400H)을 형성하는 차이점이 있지만, 제1 실시예와 동일하게 하부 전극 콘택홀을 생성하기 위한 마스크 공정을 사용하지 않고 상변화 메모리 장치를 제조함에 따라 종래에 하부 전극 콘택홀 생성용 마스크 공정을 사용하는 경우와 비교할 때 제조 공정이 단축되어 상변화 메모리 장치의 제조 시간 및 비용이 절감된다. In the present embodiment, unlike the first embodiment, the
또한, 돌출된 금속 실리사이드층(550)의 측면의 식각량을 조절하여 금속 실리사이드층(550)의 측벽에 형성되는 하부 전극 콘택(650)의 단면적 및 상변화 물질막(800)과의 접촉 면적을 감소시켜 상변화 물질막(800)과 하부 전극 콘택(650)간 계면 저항을 증가시킨다.
In addition, the etching amount of the side surface of the protruding
도 21 내지 도 25 는 본 발명의 제3 실시예에 따른 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정별 단면도이다.21 to 25 are cross-sectional views illustrating processes of manufacturing a phase change memory device capable of adjusting a contact area of a lower electrode contact according to a third exemplary embodiment of the present invention.
나머지 공정들은 상기 도 1 내지 도 9 및 도 12 내지 도 13에 나타낸 본 발명의 제1 실시예와 동일하므로 더 이상의 상세한 설명은 생략하고, 이하에서는 본 발명의 제3 실시예에 따라 상이한 공정에 대해서만 설명하기로 한다.Since the remaining processes are the same as the first embodiment of the present invention shown in FIGS. 1 to 9 and 12 to 13, further detailed description is omitted, and hereinafter, only different processes according to the third embodiment of the present invention will be described. Let's explain.
도 21 및 도 22에 도시한 것과 같이, 도 9의 과정에서 증착된 제1 도전막(600) 상에 스페이서 막(750)을 증착한 후에, 식각 량 및 식각 각도를 조절하여 제1 도전막(600) 및 스페이서 막(750)을 선택적으로 에칭 백한다.As shown in FIGS. 21 and 22, after the
이를 통하여 식각된 금속 실리사이드층(560)의 측면에 단면이 L자 형의 하부 전극 콘택(655)과 단면이 직각 삼각형 형태의 스페이서(755)가 생성된다.Through this, an L-shaped
이는 L자 형의 하부 전극 콘택(655)의 하부와 금속 실리사이드층(560)의 접촉면을 안정적으로 확보하여 셋 저항을 증가시키기고 금속 실리사이드층(560)이 식각될 때 발생할 수 있는 제1 도전막의 붕괴를 방지하기 위함이다. This is to secure the contact surface between the lower portion of the L-shaped
스페이서 막(750)은 실리콘 질화물과 같은 질화물이나 실리콘 산질화물(SiON) 또는 티타늄 산질화물(TiON) 등의 산질화물을 사용하여 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 또는 원자층 적층 공정을 이용하여 형성된다. The
이때 제1 도전막 및 스페이서 막(750)은 금속 실리사이드층(560)에 대하여 식각 선택성을 가진다.
In this case, the first conductive layer and the
도 23에 도시한 것과 같이, 상기 도 22에서 식각된 표면 상에 건식 식각 방법을 이용하여 이방성 식각하여 금속 실리사이드층(560)을 식각한다.As shown in FIG. 23, the
본 과정에서는 수소, 질소 및 산소와 불소의 화합물 중에서 제2종의 기체 플라즈마 이온의 직진성에 의하여 제1 도전막에서 발생하는 식각 속도 대비 금속 실리사이드층(560)의 식각 속도는 현저하게 높아서 금속 실리사이드층(560)은 식각이 되지만 제1 도전막 및 스페이서(755)는 잔존하여 플러그 형태의 하부 전극 콘택(655)을 형성한다.
In this process, the etching rate of the
도 24에 도시한 것과 같이, 식각된 표면 상에 절연막(700)을 증착한 후에 하부 전극 콘택(655)의 상부 면이 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing) 공정을 수행하여 하부 전극 콘택(655) 표면의 높이를 초과하여 형성된 절연막(700) 상부를 평탄화하여 하부 전극 콘택(655)을 분리시킨다. As shown in FIG. 24, after depositing the insulating
즉, 절연막(700) 상부 및 상변화 물질막(800)에 대하여 화학적 기계적 연마 공정을 수행하다가 하부 전극 콘택(655) 표면이 나오게 되면 연마 공정을 중지하게 된다. That is, while performing a chemical mechanical polishing process on the upper surface of the insulating
상기 절연막(700)은 제1 도전막 및 스페이서(755)에 대하여 식각 선택 비를 갖는 물질을 사용하여 형성되는데, 예를 들어 실리콘 질화물과 같은 질화물이나 실리콘 옥시나이트라이드(SiON) 또는 티타늄 옥시나이트라이드(TiON) 등의 산질화물을 사용하여 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정 또는 고밀도 플라즈마(HDP) 공정을 이용하여 형성된다.
The insulating
도 25에 도시한 것과 같이, 평탄화된 절연막(700) 및 하부 전극 콘택(655) 상에 상변화 물질막(800)을 증착한다. As shown in FIG. 25, a phase
여기에서, 상변화 물질막(800)은 칼코겐 화합물을 포함하는데, 예로서는 게르마늄-안티몬-텔루륨(Ge-Sb-Te), 비소-안티몬-텔루륨(As-Sb-Te), 주석-안티몬-텔루륨(Sn-Sb-Te), 주석-인듐-안티몬-텔루륨(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루륨(As-Ge-Sb-Te) 등을 들 수 있다.Here, the phase
본 실시예에서는 제1 및 제2 실시예와 달리 식각된 금속 실리사이드층(570)의 측면에 생성되는 단면이L자 형의 하부 전극 콘택(655)과 단면이 직각 삼각형 형태의 스페이서(755)를 통하여 하부 전극 콘택(655)의 하부와 금속 실리사이드층(570)의 접촉면이 안정적으로 확보되어 셋 저항을 증가시키고 금속 실리사이드층(570)이 식각될 때 발생할 수 있는 하부 전극 콘택(655)의 붕괴를 방지할 수 있다. In the present embodiment, unlike the first and second embodiments, the L-shaped
또한, 제1 및 제2 실시예와 동일하게 하부 전극 콘택홀을 생성하기 위한 마스크 공정을 사용하지 않고 상변화 메모리 장치를 제조함에 따라 제조 공정이 단축되어 상변화 메모리 장치의 제조 시간 및 비용이 절감되고 돌출된 금속 실리사이드층(550)의 측면의 식각량을 조절하여 하부 전극 콘택(655)의 단면적 및 상변화 물질막(800)과의 접촉 면적을 감소시켜 상변화 물질막(800)과 하부 전극 콘택(655)간 계면 저항을 증가시킨다.In addition, as in the first and second embodiments, as the phase change memory device is manufactured without using the mask process for generating the lower electrode contact hole, the manufacturing process is shortened, thereby reducing the manufacturing time and cost of the phase change memory device. And the etch amount of the side surface of the protruding
이와 같이, 본 발명의 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법은 하부 전극 콘택홀을 생성하기 위한 마스크 공정을 생략하고 금속 실리사이드층을 등방성 식각하여 하부 전극 콘택과 상변화 물질간의 접촉 면적을 조절함으로써 상변화 메모리 장치의 제조 시간 및 비용이 절감되고 상변화 물질막과 하부 전극 콘택간 접촉 영역에서 주울 열 효과가 향상되어 리셋 전류가 감소되고 소비 전력이 절감된다.As described above, in the method of manufacturing the phase change memory device capable of adjusting the contact area of the lower electrode contact of the present invention, the mask process for generating the lower electrode contact hole is omitted, and the metal silicide layer is isotropically etched to remove the lower electrode contact and the phase change material. By adjusting the contact area between the electrodes, the manufacturing time and cost of the phase change memory device are reduced, and the Joule heat effect is improved in the contact area between the phase change material film and the lower electrode contact, thereby reducing reset current and power consumption.
상기에서는 이해의 편의를 위하여 PN-다이오드를 하나의 실시예로 들어 설명하였으나 다른 실시예로서 쇼트키 배리어 다이오드(Schottky Barrier Diode)가 사용될 수도 있다.In the above description, the PN-diode is described as one embodiment for convenience of understanding, but as another embodiment, a Schottky Barrier Diode may be used.
PN-다이오드인 경우에는 상기 폴리실리콘 막(400)에 제 1 도전형의 하부 불순물 영역과 제 2 도전형의 상부 불순물 영역(450)이 구분되어 함께 형성되는 대신에, 쇼트키 배리어 다이오드인 경우에는 제 1 도전형 또는 제 2 도전형의 불순물 영역이 독립적으로 형성되어 N형 또는 P형 쇼트키 배리어 다이오드를 구성하게 된다.In the case of PN-diode, the lower impurity region of the first conductivity type and the
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 당업계에서 통상의 지식을 가진 자라면 이하의 특허 청구범위에 기재된 본 발명의 사상 및 영역을 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art can be variously modified and modified within the scope of the present invention without departing from the spirit and scope of the present invention described in the claims below. It will be understood that it can be changed.
100 : 기판 150 : 액티브 영역
200 : 층간 절연막 220 : 제1 질화막
240 : 산화막 400 : 폴리실리콘 막
450 : 상부 불순물 영역 570 : 금속 실리사이드층
650 : 하부 전극 콘택 700 : 절연막
800 : 상변화 물질막100
200: interlayer insulating film 220: first nitride film
240: oxide film 400: polysilicon film
450: upper impurity region 570: metal silicide layer
650: lower electrode contact 700: insulating film
800: phase change material film
Claims (20)
상기 금속이 확산된 상기 다이오드 상부를 선택적으로 식각하여 돌출된 금속 실리사이드층을 형성하는 단계;
상기 돌출된 금속 실리사이드층에 등방성 에칭 공정을 수행하여 상기 금속 실리사이드층의 폭을 조절하는 단계;
상기 폭이 조절된 상기 금속 실리사이드층 상에 하부 전극 콘택 막을 증착하는 단계;
상기 하부 전극 콘택 막을 제1 건식 식각하여 하부 전극 콘택을 형성하는 단계;
상기 측면이 식각된 금속 실리사이드층을 제2 건식 식각하여 상기 하부 전극 콘택을 플러그 형태로 형성하는 단계;
를 포함하는 다이오드형 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
Forming a metal silicide film on the diode and annealing to diffuse the metal to a predetermined depth over the diode;
Selectively etching an upper portion of the diode to which the metal is diffused to form a protruding metal silicide layer;
Adjusting the width of the metal silicide layer by performing an isotropic etching process on the protruding metal silicide layer;
Depositing a lower electrode contact film on the metal silicide layer having the width adjusted;
First dry etching the lower electrode contact layer to form a lower electrode contact;
Second dry etching the side-etched metal silicide layer to form the lower electrode contact in a plug shape;
Method of manufacturing a phase change memory device capable of adjusting the contact area of the diode-type lower electrode contact comprising a.
상기 하부 전극 콘택을 형성하는 단계는
제1종의 식각 가스를 이용하여 상기 금속 실리사이드층 상에 증착된 하부 전극 콘택 막을 식각하고 상기 금속 실리사이드층 측벽의 하부 전극 콘택 막은 잔존하게 하여 형성하는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
The method of claim 1,
Forming the lower electrode contact
The contact area of the lower electrode contact is formed by etching the lower electrode contact layer deposited on the metal silicide layer using the first type of etching gas and leaving the lower electrode contact layer on the sidewall of the metal silicide layer. Method of manufacturing a possible phase change memory device.
상기 제1종의 식각 가스는
수소, 질소 및 산소와 염소의 화합물 중에서 선택된 어느 하나의 기체인 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
The method of claim 2,
The first type of etching gas is
A method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact, wherein the gas is any one selected from a compound of hydrogen, nitrogen, oxygen and chlorine.
상기 하부전극 콘택을 플러그 형태로 형성하는 단계는
제2종의 식각 가스를 이용하여 상기 측면이 식각된 금속 실리사이드층을 식각하고 상기 금속 실리사이드층 측벽의 하부 전극 콘택 막은 잔존하게 하여 형성하는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
The method of claim 1,
Forming the lower electrode contact in the form of a plug
A phase change capable of controlling the contact area of the lower electrode contact is formed by etching the metal silicide layer having the side surface etched using a second type of etching gas and leaving the lower electrode contact layer on the sidewall of the metal silicide layer. Method of manufacturing a memory device.
상기 제2종의 식각 가스는
수소, 질소 및 산소와 불소의 화합물 중에서 선택된 어느 하나의 기체인 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
The method of claim 4, wherein
The etching gas of the second kind is
A method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact, wherein the gas is any one selected from hydrogen, nitrogen, and a compound of oxygen and fluorine.
상기 금속 실리사이드층의 폭을 조절하는 단계는
상기 돌출된 금속 실리사이드층 측면의
식각량에 비례하여 상기 금속 실리사이드층의 폭 및 상기 플러그 형태로 형성된 하부 전극 콘택의 단면적이 감소되는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
The method of claim 1,
Adjusting the width of the metal silicide layer
Side of the protruding metal silicide layer
The width of the metal silicide layer and the cross-sectional area of the lower electrode contact formed in the form of a plug is reduced in proportion to the etching amount, wherein the contact area of the lower electrode contact can be adjusted.
상기 소정 깊이는
상기 금속 실리사이드층이 돌출된 높이보다 작은 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
The method of claim 1,
The predetermined depth is
The method of claim 1, wherein the contact area of the lower electrode contact is smaller than the protruding height of the metal silicide layer.
상기 다이오드는
상기 금속 실리사이드막에 대하여 식각 선택성을 가지는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
The method of claim 1,
The diode
A method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact, characterized by etching selectivity with respect to the metal silicide layer.
상기 금속 실리사이드막은
코발트 실리사이드막, 니켈 실리사이드막 및 타이타늄 실리사이드막 중 어느 하나를 포함하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
The method of claim 8,
The metal silicide film
A method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact including any one of a cobalt silicide layer, a nickel silicide layer, and a titanium silicide layer.
상기 하부 전극 콘택 막은
상기 금속 실리사이드층에 대하여 식각 선택성을 가지는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
The method of claim 1,
The lower electrode contact film is
A method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact, characterized by etching selectivity with respect to the metal silicide layer.
상기 금속 실리사이드막를 형성하는 단계 이전에
기판에 형성된 액티브 영역 상에 층간 절연막을 형성하는 단계;
상기 층간 절연막 상에 제1 감광막을 덮고 상기 층간 절연막을 부분 식각하여 상기 액티브 영역을 노출시키는 다이오드 홀을 형성하는 단계;
상기 층간 절연막의 상부면 및 상기 다이오드 홀 내에 제1 도전형의 폴리실리콘 막을 증착하여 상기 다이오드 홀을 갭필하는 단계;
상기 층간 절연막의 상부 면이 노출될 때까지 상기 폴리실리콘 막에 평탄화 공정을 수행하는 단계;
상기 평탄화된 폴리실리콘 막 상에 제2 도전형의 이온 주입 공정을 수행하여 상부 불순물 영역을 형성하여 상기 다이오드를 형성하는 단계;
상기 상부 불순물 영역 및 상기 층간 절연막의 표면 상에 에칭 백 공정을 수행하여 상기 층간 절연막을 상기 소정 깊이보다 작은 깊이로 식각하는 단계;
를 더 포함하는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
The method of claim 1,
Before forming the metal silicide film
Forming an interlayer insulating film on an active region formed in the substrate;
Forming a diode hole covering the first photoresist layer on the interlayer insulating layer and partially etching the interlayer insulating layer to expose the active region;
Gap-filling the diode hole by depositing a polysilicon film of a first conductivity type in an upper surface of the interlayer insulating film and the diode hole;
Performing a planarization process on the polysilicon film until the top surface of the interlayer insulating film is exposed;
Forming an upper impurity region by performing an ion implantation process of a second conductivity type on the planarized polysilicon film to form the diode;
Etching the interlayer insulating layer to a depth smaller than the predetermined depth by performing an etching back process on surfaces of the upper impurity region and the interlayer insulating layer;
The method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact further comprising.
상기 제1 감광막은
사각형 형태의 복수개의 개구들이 X축 및 Y축 방향으로 일정 간격을 두고 평행하게 생성되어 마스크 패턴이 형성되는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
The method of claim 11,
The first photosensitive film is
A method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact, wherein a plurality of rectangular openings are formed in parallel at regular intervals in the X-axis and Y-axis directions to form a mask pattern.
상기 다이오드는
PN 다이오드 또는 쇼트키 배리어 다이오드인 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
The method of claim 1,
The diode
A method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact, characterized in that it is a PN diode or a Schottky barrier diode.
상기 금속 실리사이드막를 형성하는 단계 이전에
기판에 형성된 액티브 영역 상에 폴리실리콘 막을 형성하는 단계;
상기 폴리실리콘 막 상에 제2 감광막을 덮고 상기 폴리실리콘 막을 부분 식각하여 절연막 홀을 형성하는 단계;
상기 폴리실리콘 막의 상부면 및 상기 절연막 홀 내에 층간 절연막을 증착하여 상기 절연막 홀을 갭필하는 단계;
상기 폴리실리콘 막의 상부 면이 노출될 때까지 상기 층간 절연막에 평탄화 공정을 수행하는 단계;
상기 평탄화된 폴리실리콘 막 상에 제2 도전형의 이온 주입 공정을 수행하여 상부 불순물 영역을 형성하여 상기 다이오드를 형성하는 단계;
를 더 포함하는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
The method of claim 1,
Before forming the metal silicide film
Forming a polysilicon film on an active region formed in the substrate;
Covering the second photoresist layer on the polysilicon layer and partially etching the polysilicon layer to form an insulating layer hole;
Gap-filling the insulating film hole by depositing an interlayer insulating film in an upper surface of the polysilicon film and the insulating film hole;
Performing a planarization process on the interlayer insulating film until the top surface of the polysilicon film is exposed;
Forming an upper impurity region by performing an ion implantation process of a second conductivity type on the planarized polysilicon film to form the diode;
The method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact further comprising.
상기 돌출된 금속 실리사이드층을 형성하는 단계는
상기 금속이 확산된 상기 다이오드 상부 및 상기 층간 절연막의 표면 상에 에칭 백 공정을 수행하여 상기 층간 절연막을 상기 소정 깊이보다 작은 깊이로 식각하여 상기 금속 실리사이드층을 돌출시키는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
The method of claim 14,
Forming the protruding metal silicide layer is
Etching the interlayer insulating film to a depth smaller than the predetermined depth by performing an etching back process on the upper surface of the diode and the interlayer insulating film on which the metal is diffused to protrude the metal silicide layer. A method of manufacturing a phase change memory device capable of adjusting the contact area.
상기 제2 감광막은
사각형 형태의 복수개의 포토 레지스터들이 X축 및 Y축 방향으로 일정 간격을 두고 평행하게 생성되어 마스크 패턴이 형성되는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
The method of claim 14,
The second photosensitive film is
A method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact, wherein a plurality of rectangular photo resistors are formed in parallel at regular intervals in the X-axis and Y-axis directions to form a mask pattern.
상기 하부전극 콘택을 플러그 형태로 형성하는 단계 이후에
상기 제2 건식 식각된 표면 상에 절연막을 증착하는 단계;
상기 플러그 형태로 형성된 하부 전극 콘택의 상부 면이 노출될 때까지 상기 절연막에 평탄화 공정을 수행하는 단계;
평탄화된 상기 절연막 및 상기 플러그 형태로 형성된 하부 전극 콘택 상에 상변화 물질막을 증착하는 단계;
를 더 포함하는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
The method of claim 1,
After forming the lower electrode contact in the form of a plug
Depositing an insulating film on the second dry etched surface;
Performing a planarization process on the insulating layer until the upper surface of the lower electrode contact formed in the plug shape is exposed;
Depositing a phase change material film on the planarized insulating film and the lower electrode contact formed in the shape of a plug;
The method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact further comprising.
상기 절연막은
상기 플러그 형태로 형성된 하부 전극 콘택에 대하여 식각 선택 비를 갖는 물질을 사용하는 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
The method of claim 17,
The insulating film is
And a material having an etch selectivity with respect to the lower electrode contact formed in the plug shape, wherein the contact area of the lower electrode contact can be adjusted.
상기 하부 전극 콘택을 형성하는 단계는
상기 하부 전극 콘택 막 상에 스페이서 막을 증착하는 단계;
식각 각도를 조절하여 상기 하부 전극 콘택 막 및 상기 스페이서 막을 상기 제1 건식 식각하여 상기 식각된 금속 실리사이드층의 측면에 상기 하부 전극 콘택 및 스페이서를 생성하는 단계;
상기 제2 건식 식각된 표면 상에 절연막을 증착하는 단계;
상기 하부 전극 콘택의 상부 면이 노출될 때까지 상기 절연막에 평탄화 공정을 수행하는 단계;
평탄화된 상기 절연막 및 상기 하부 전극 콘택 상에 상변화 물질막을 증착하는 단계;
인 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
The method of claim 1,
Forming the lower electrode contact
Depositing a spacer film on the lower electrode contact film;
Adjusting an etching angle to dry-etch the lower electrode contact layer and the spacer layer to form the lower electrode contact and the spacer on the side of the etched metal silicide layer;
Depositing an insulating film on the second dry etched surface;
Performing a planarization process on the insulating layer until the upper surface of the lower electrode contact is exposed;
Depositing a phase change material film on the planarized insulating film and the lower electrode contact;
A method of manufacturing a phase change memory device capable of adjusting the contact area of a lower electrode contact.
상기 하부 전극 콘택은 단면이 L자 형태이고,
상기 스페이서는 단면이 직각 삼각형 형태인 것을 특징으로 하는 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법.
The method of claim 19,
The lower electrode contact is L-shaped in cross section,
The spacer is a manufacturing method of a phase change memory device capable of adjusting the contact area of the lower electrode contact, characterized in that the cross-section of the right triangle.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100004528A KR101119222B1 (en) | 2010-01-18 | 2010-01-18 | a Method of manufacturing Phase Change RAM having controllable contact area of bottom electrode contact |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100004528A KR101119222B1 (en) | 2010-01-18 | 2010-01-18 | a Method of manufacturing Phase Change RAM having controllable contact area of bottom electrode contact |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110084791A KR20110084791A (en) | 2011-07-26 |
| KR101119222B1 true KR101119222B1 (en) | 2012-03-20 |
Family
ID=44921817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100004528A KR101119222B1 (en) | 2010-01-18 | 2010-01-18 | a Method of manufacturing Phase Change RAM having controllable contact area of bottom electrode contact |
Country Status (1)
| Country | Link |
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| KR (1) | KR101119222B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9373664B2 (en) | 2014-07-28 | 2016-06-21 | Samsung Electronics Co., Ltd. | Variable resistance memory devices and methods of manufacturing the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101908062B1 (en) * | 2012-03-29 | 2018-10-15 | 삼성전자주식회사 | Phase-change memory devices and methods of manufacturing the same |
| FR3065314A1 (en) | 2017-04-18 | 2018-10-19 | Stmicroelectronics (Crolles 2) Sas | PHASE CHANGE MEMORY |
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