KR100961359B1 - 액정 표시 장치 - Google Patents

액정 표시 장치 Download PDF

Info

Publication number
KR100961359B1
KR100961359B1 KR1020080041883A KR20080041883A KR100961359B1 KR 100961359 B1 KR100961359 B1 KR 100961359B1 KR 1020080041883 A KR1020080041883 A KR 1020080041883A KR 20080041883 A KR20080041883 A KR 20080041883A KR 100961359 B1 KR100961359 B1 KR 100961359B1
Authority
KR
South Korea
Prior art keywords
gate
insulating film
wiring
dielectric constant
liquid crystal
Prior art date
Application number
KR1020080041883A
Other languages
English (en)
Other versions
KR20080045668A (ko
Inventor
요시까즈 요시모또
Original Assignee
가부시끼가이샤 퓨처 비전
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 퓨처 비전 filed Critical 가부시끼가이샤 퓨처 비전
Publication of KR20080045668A publication Critical patent/KR20080045668A/ko
Application granted granted Critical
Publication of KR100961359B1 publication Critical patent/KR100961359B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/13606—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit having means for reducing parasitic capacitance

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Abstract

액정 표시 장치의 액정 표시 패널을 구성하는 액티브 매트릭스 기판에 형성되는 게이트 배선과 데이터 배선의 교차부에 개재하는 게이트 절연막의 상층에 저유전률의 절연 재료를 잉크젯트법으로 적하하여 또 하나의 절연막으로 하고, 상기 교차부의 교차 용량을 증가시키지 않고, 실리콘 반도체층 위에 만들어 넣은 박막 트랜지스터의 성능을 향상시킨다.
게이트 배선, 게이트 전극, 게이트 절연막, 데이터 배선, 실리콘 반도체층

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY DEVICE}
종래기술의 문헌 정보: [특허 문헌 1] 일본 특개 2003-318193호 공보
본 발명은, 액티브 매트릭스형의 액정 표시 장치와 그 제조 방법에 관한 것으로, 특히 그 액정 표시 장치를 구성하는 액정 표시 패널의 한 쪽의 기판에 형성하는 박막 트랜지스터와 그 제조에 적합한 것이다.
액티브 매트릭스형의 액정 표시 장치를 구성하는 액정 표시 패널은, 한 쪽의 기판(액티브 매트릭스 기판)과 다른 쪽의 기판(컬러 필터 기판) 사이에 액정을 협지하여 형성된다. 액티브 매트릭스 기판에 박막 트랜지스터(TFT)를 만들어 넣은 제조 공정에서는, 해당 기판 위에 우선 크롬 등의 금속막으로 이루어지는 평행 배치된 복수의 게이트 배선 및 이 각 게이트 배선으로부터 화소마다 연장되는 게이트 전극이 형성된다.
도 17은 액티브 매트릭스형 액정 표시 장치의 표시 패널부의 등가 회로를 설명하는 도면이다. 도 17의 (a)는 전체의 회로도, 도 17의 (b)는 도 17의 (a)에서의 화소부 PXL의 확대도이다. 도 17의 (a)에서, 표시 패널 PNL에는 다수의 화소부 PXL이 매트릭스 배열되어 있고, 각 화소부 PXL은 주사 배선 구동 회로 GDR에 의해 선택되어, 데이터 배선(소스 배선이라고도 함) 구동 회로 DDR로부터의 표시 데이터 신호에 따라서 점등된다.
즉, 주사 배선 구동 회로 GDR에 의해서 선택된 게이트 배선 GL에 대응하여, 데이터 배선 구동 회로 DDR로부터 데이터 배선 DL을 통해서 표시 패널 PNL의 화소부 PXL에서의 박막 트랜지스터 TFT에 표시 데이터(전압)가 공급된다.
도 17의 (b)에 도시한 바와 같이, 화소부 PXL을 구성하는 박막 트랜지스터 TFT는, 게이트 배선 GL과 데이터 배선 DL과의 교차부에 설치된다. 박막 트랜지스터 TFT의 게이트 전극 GT에는, 게이트 배선 GL이 접속되고, 박막 트랜지스터 TFT의 드레인 전극 또는 소스 전극(이 시점에서는 드레인 전극) SD2에는, 데이터 배선 DL이 접속되어 있다.
박막 트랜지스터 TFT의 드레인 전극 또는 소스 전극(이 시점에서는 소스 전극) SD1은 액정(소자) LC의 화소 전극 PX에 접속된다. 액정 LC는, 화소 전극 PX와 공통 전극 CT와의 사이에 있어, 화소 전극 PX에 공급되는 데이터(전압)에 의해 구동된다. 또한, 데이터를 일시 유지하기 위한 보조 용량 Ca가 드레인 전극 SD2와 보조 용량 배선 CL 사이에 접속되어 있다.
도 18은 도 17에 도시한 표시 패널 PNL의 화소부 PXL의 구성과 이 화소부 PXL을 구성하는 박막 트랜지스터 TFT의 구성을 설명하는 도면이다. 즉, 도 18의 (a)는 도 17에 도시한 매트릭스 형상으로 배치된 화소부 PXL의 평면도, 도 18의 (b)는 도 18의 (a)에 도시한 화소부 PXL에서의 박막 트랜지스터 TFT 부분의 A-A'선을 따른 단면도이다.
도 18의 (a)에 도시한 바와 같이, 매트릭스 형상으로 배치된 화소부 PXL에서는, 박막 트랜지스터 TFT가 게이트 배선 GL과 데이터 배선 DL과의 교차부에 배치되어 있다. 또한, 화소 전극 PX가 박막 트랜지스터 TFT에 접속되어, 보조 용량 배선 CL과의 사이에서 보조 용량을 형성하고 있다.
도 18의 (b)에서, 박막 트랜지스터 TFT는, 절연 기판 SUB1 위에, 게이트 전극 GL과 이 전극을 피복하도록 게이트 절연막 GI가 형성되고, 이 절연막 위에 실리콘(Si) 반도체층 SI와 오믹 컨택트층(n+Si) NS, 소스 전극 SD1 및 드레인 전극 SD2가 순차적으로 적층된다.
이 게이트 배선 GL 및 게이트 전극 DL을 피복하여 실리콘 나이트라이드(SiNx)의 게이트 절연막 GI가 성막되고, 게이트 배선 GL과 교차하는 복수의 데이터 배선 DL이 형성된다. 또한, 이 데이터 배선 DL과 동시에 소스 전극 SD1과 드레인 전극 SD2가 동일 층에서 형성된다.
이와 같이, 각 게이트 배선 GL과 각 데이터 배선 DL에 의해 둘러싸인 부분에 화소부 PXL로 구성되는 단위 화소가 형성된다. 이 단위 화소는 풀컬러 표시의 경우에는 각 단색(적, 녹, 청)의 부화소로 된다. 이하에서는, 단위 화소를 단순히 화소라고도 칭한다. 화소부 PXL을 구성하는 박막 트랜지스터(TFT)는, 상기한 바와 같이, 게이트 전극과, 이 게이트 전극 위에 패터닝된 실리콘 반도체막과, 실리콘 반도체막의 상층으로 분리하여 형성된 오믹 컨택트층(n+ 실리콘)과, 분리한 오믹 컨택트층의 각각에 접속한 소스 전극과 드레인 전극으로 구성된다.
이 박막 트랜지스터의 상층에는 보호막 PAS가 성막되고, 그 위에 ITO가 바람직한 화소 전극 PX가 패터닝되어, 보호막 PAS에 개방한 컨택트홀에서 소스 전극(또는 드레인 전극) SD1에 접속하고 있다. 화소 전극 PX를 피복하여 배향막(도시 생략)이 성막된다.
한편, 도시하지 않은 다른 쪽의 기판에는, 풀컬러의 경우에는 3색의 컬러 필터와 평활층(오버코트층)을 통한 대향 전극(도 17의 (b))이 형성된다. 그리고, 대향 전극을 피복하여 배향막이 성막되고, 상기한 한 쪽의 기판인 액티브 매트릭스 기판과 겹쳐서, 그 간극에 액정이 밀봉된다.
상기한 액티브 매트릭스 기판의 배선 등을 잉크젯트법으로 형성하는 것이 특허 문헌 1에 개시되어 있다. 특허 문헌 1에서는, 박막 트랜지스터 TFT의 게이트 전극을, 도전 재료를 함유하는 액체 재료를 이용하여, 잉크젯트법에 의해서 형성하고, 또한, 박막 트랜지스터 TFT의 소스 전극 및 드레인 전극을, 반도체 재료를 함유하는 액체 재료를 이용하여, 잉크젯트법에 의해서 형성하는 것이 기재되어 있다.
액정 표시 패널의 액티브 매트릭스 기판에 형성되는 게이트 절연막은, 게이트 배선과 데이터 배선을 절연하기 위해 형성된다. 박막 트랜지스터의 성능은, 게이트 절연막이 얇을수록 향상한다. 또한, 게이트 절연막이 얇을수록 보조 용량선을 가늘게 할 수 있어서, 개구율이 향상한다. 그러나, 게이트 절연막을 얇게 하면, 데이터 배선과의 교차부의 교차 용량이 증가하여 신호 지연이 발생한다. 또한, 게이트 배선과 대향 전극 사이에 존재하는 대향 용량도 증가한다. 교차 용량이나 대향 용량을 저감하기 위해 게이트 절연막을 두껍게 하면, 상기한 바와 같이 박막 트랜지스터의 성능이 저하한다.
본 발명의 목적은, 교차 용량이나 대향 용량을 증가시키지 않고 박막 트랜지스터의 성능을 향상시켜, 고속 동작으로 고정밀의 액정 표시 장치를 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명은, 액정 표시 장치의 액정 표시 패널을 구성하는 액티브 매트릭스 기판으로서, 그 게이트 배선과 데이터 배선의 교차부에 개재하는 게이트 절연막의 상층 또는 하층에 저유전률의 절연 재료를 잉크젯트법으로 적하하여 또 하나의 절연막으로 하고, 상기 교차부의 교차 용량이나 대향 전극과의 사이의 용량(대향 용량)을 증가시키지 않고, 박막 트랜지스터의 성능을 향상시켰다.
또한, 본 발명은, 게이트 배선을 피복하는 게이트 절연막의 상층 또는 하층에, 데이터 배선의 교차부를 포함하여 그 게이트 배선을 따라 저유전률의 절연 재료를 잉크젯트법으로 적하하여, 상기 교차부의 교차 용량이나 대향 전극과의 사이의 용량(대향 용량)을 증가시키지 않고, 박막 트랜지스터의 성능을 향상시켰다.
데이터 배선과 소스·드레인 전극의 형성 후에, 실리콘 반도체층의 성막과 패터닝으로 반도체 아일런드를 가공하여, 오믹 컨택트층, 소스 전극과 드레인 전극의 형성을 행하여 박막 트랜지스터를 제작한다. 보호막의 형성 후에, 이 보호막에 개방한 컨택트홀을 통해서 박막 트랜지스터의 소스 전극(혹은, 드레인 전극)에 접속한 화소 전극을 형성한다. 그 후, 기지의 프로세스에서 액정 표시 패널을 제작하고, 이것을 이용하여 액정 표시 장치를 얻는다.
본 발명에 따르면, 게이트 배선과 데이터 배선의 교차부만, 혹은 이 교차부를 포함하는 게이트 배선 위, 또한 게이트 절연막 상층 또는 하층에 저유전률의 절연 재료를 필요한 세부에 한정적으로 도포할 수 있어, 상기 교차부의 교차 용량이나 대향 전극과의 사이의 용량(대향 용량)을 증가시키지 않고, 또한 불필요 부분의 제거 등, 그 후의 프로세스가 필요하지 않고 박막 트랜지스터의 성능을 향상시킬 수 있다. 또한, 절연 재료를 잉크제트로 도포하여 형성된 절연막의 주연은 완만한 테이퍼로 되기 때문에, 게이트 배선을 타고 넘어서 교차하는 데이터 배선에 단 끊김 등에 의한 단선의 발생이 억제된다.
<실시 형태>
이하, 본 발명의 실시 형태를 실시예의 도면을 참조하여 상세히 설명한다. 또한, 본 발명의 액정 표시 장치의 구조는 이하의 제조 방법에 의해 설명된다.
(실시예 1)
도 1은 본 발명에 따른 액정 표시 장치의 실시예 1을 구성하는 액정 표시 패널의 액티브 매트릭스 기판의 제조 방법의 주요부 공정을 설명하는 평면도이다. 여기서는, 데이터 배선 및 소스·드레인 전극의 형성 공정까지를 (1)∼(4)의 순서로 설명한다. 우선, (1) 게이트 전극 제작: 투명한 글래스 기판이 바람직한 절연 기판의 표면에 게이트 배선 GL을 패터닝한다. 이 게이트 배선 GL에는 박막 트랜지스터의 게이트 전극 GT가 돌출하여 형성된다.
(2) 아일런드 형성: 게이트 배선 GL 및 게이트 전극 GT를 포함하는 기판 전역을 피복하여 게이트 절연막 GI를 성막한다. 게이트 절연막 GI는 실리콘 나이트라이드(SiNx: 질화 실리콘)를 CVD로 성막한다. 그 후, 마찬가지의 CVD로 아몰퍼스 실리콘 반도체층과 실리콘에 인 등을 불순물로서 혼입한 n+ 실리콘 반도체층(오믹 컨택트층)을 성막한다. 이 아몰퍼스 실리콘 반도체층으로 한 오믹 컨택트층을 가공하여, 게이트 전극 GT의 상방에 실리콘 반도체의 아일런드 SI를 형성한다. 또한, 이 때 아일런드 SI의 상층에 형성되는 오믹 컨택트층은 소스 전극과 드레인 전극의 접속 영역으로서 각각 분리되어 있다.
(3) 크로스부 IJ 도포: 게이트 배선의 게이트 절연층 GI 위에서, 데이터 배 선이 교차하는 부분(크로스부)에만 저유전률의 절연 재료를 잉크젯트법으로 적하하여 도포하여, 또 하나의 절연층 LDP를 형성한다. 이 또 하나의 절연층 LDP를 이하에서는 저유전률의 절연층 LDP라고도 칭한다.
(4) 소스 및 채널 형성: 게이트 절연층 GI 위에서, 또한 교차하는 게이트 배선 GL 위에서는 저유전률의 절연층 LDP 위에, 소스 배선 즉 데이터 배선 DL을 형성한다. 이 때, 박막 트랜지스터의 소스 전극 SD1과 드레인 전극을 동시에 패터닝하여, 소스 전극 SD1과 드레인 전극 사이에 채널을 형성한다. 그 후, 보호막의 형성, 화소 전극의 형성 등의 화소 형성 프로세스 및 배향막의 도포 프로세스를 거쳐서 액티브 매트릭스 기판이 제작된다.
도 2는 도 1의 공정 (4)에서 데이터 배선을 형성한 상태의 액티브 매트릭스 기판의 A-A선을 따라 절단한 단면도이다. 도시된 바와 같이, 글래스 기판 SUB1의 표면에 게이트 배선 GL이 형성되어 있다. 이 게이트 배선 GL을 피복하여 글래스 기판 SUB1의 전체면에 게이트 절연막 GI가 형성되어 있다. 그리고, 게이트 배선 GL과 데이터 배선이 교차하는 부분의 게이트 배선 GL 위 또한 게이트 절연막 GI 위에, 방향족 탄화수소계 유기폴리머, 폴리알릴에테르계 유기폴리머 등의 저유전률의 절연 재료의 잉크를 잉크제트로 적하한다. 이 잉크가 건조하여 저유전률의 절연막 LDP로 된다.
이 게이트 절연막 GI와 저유전률의 절연막 LDP의 2층 구조의 절연 구조 위에 데이터 배선 DL이 교차하여 형성되어 있다. 도 2에 도시된 바와 같이, 잉크제트로 적하하여 경화한 저유전률의 절연막 LDP의 주연은 완만한 테이퍼로 된다. 그 때문 에, 게이트 배선 GL에 교차하는 데이터 배선 DL은 완만하게 게이트 배선 GL을 타고 넘어, 급준한 타고 넘는 각도의 경우에 발생하는 단 끊김 등에 의한 단선의 발생이 억제된다. 또한, 데이터 배선 DL과 도시하지 않은 컬러 필터 기판에 갖는 대향 전극과의 사이는 상기의 교차부를 제외하고 전극 간격을 좁게 하는 유전체가 존재하지 않는다.
실시예 1에 의해, 교차 용량이나 대향 용량을 증가시키지 않고 박막 트랜지스터의 성능을 향상시켜, 고속 동작으로 고정밀의 액정 표시 장치를 제공할 수 있다.
(실시예 2)
도 3은 본 발명에 따른 액정 표시 장치의 실시예 2를 구성하는 액정 표시 패널의 액티브 매트릭스 기판의 제조 방법의 주요부 공정을 설명하는 평면도이다. 여기서도, 데이터 배선 및 소스·드레인 전극의 형성 공정까지를 (1)∼(4)의 순서로 설명한다. 실시예 1과 마찬가지로, 우선 (1) 게이트 전극 제작: 투명한 글래스 기판이 바람직한 절연 기판의 표면에 게이트 배선 GL을 패터닝한다. 이 게이트 배선 GL에는 박막 트랜지스터의 게이트 전극 GT가 돌출하여 형성된다.
(2) 크로스부 IJ 도포: 게이트 배선 GL 위에서, 데이터 배선이 교차하는 부분(크로스부)에만 저유전률의 절연 재료를 잉크젯트법으로 적하하여 도포하여, 저유전률의 절연층 LDP를 형성한다.
(3) 아일런드 형성: 게이트 배선 GL 및 게이트 전극 GT 및 저유전률의 절연층 LDP를 포함하는 기판 전역을 피복하여 게이트 절연막 GI를 성막한다. 게이트 절연막 GI는 실리콘 나이트라이드(SiNx: 질화 실리콘)를 CVD로 성막한다. 그 후, 마찬가지의 CVD로 아몰퍼스 실리콘 반도체층과 실리콘에 인 등을 불순물로서 혼입한 n+ 실리콘 반도체층(오믹 컨택트층)을 성막한다. 이 아몰퍼스 실리콘 반도체층으로 한 오믹 컨택트층을 가공하여, 게이트 전극 GT의 상방에 실리콘 반도체의 아일런드 SI를 형성한다. 또한, 이 때, 아일런드 SI의 상층에 형성되는 오믹 컨택트층은 소스 전극과 드레인 전극의 접속 영역으로서 각각 분리되어 있다.
(4) 소스 및 채널 형성: 저유전률의 절연층 LDP와 게이트 절연층 GI 위에서, 또한 교차하는 게이트 배선 GL 위에서는 게이트 절연층 GI 위에, 소스 배선 즉 데이터 배선 DL을 형성한다. 이 때, 박막 트랜지스터의 소스 전극 SD1과 드레인 전극을 동시에 패터닝하여, 소스 전극 SD1과 드레인 전극 사이에 채널을 형성한다. 그 후, 보호막의 형성, 화소 전극의 형성 등의 화소 형성 프로세스 및 배향막의 도포 프로세스를 거쳐서 액티브 매트릭스 기판이 제작된다.
도 4는 도 3의 공정 (4)에서 데이터 배선을 형성한 상태의 액티브 매트릭스 기판의 A-A선을 따라 절단한 단면도이다. 도시된 바와 같이, 글래스 기판 SUB1의 표면에 게이트 배선 GL이 형성되어 있다. 게이트 배선 GL과 데이터 배선이 교차하는 부분의 게이트 배선 GL 위에 방향족탄화수소계 유기폴리머, 폴리알릴에테르계 유기폴리머 등의 저유전률의 절연 재료의 잉크를 잉크제트로 적하한다. 이 잉크가 건조하여 저유전률의 절연막 LDP로 된다. 이 저유전률의 절연막 LDP를 교차부에 갖는 게이트 배선 GL을 피복하여 글래스 기판 SUB1의 전체면에 게이트 절연막 GI가 형성된다.
그리고, 이 저유전률의 절연막 LDP와 게이트 절연막 GI와의 2층 구조의 절연 구조 위에 데이터 배선 DL이 교차하여 형성된다. 도 4에 도시된 바와 같이, 잉크제트로 적하하여 경화한 저유전률의 절연막 LDP의 주연은 완만한 테이퍼로 된다. 그 위의 게이트 절연막 GI도 보다 완만한 주연으로 된다. 그 때문에, 게이트 배선 GL에 교차하는 데이터 배선 DL은 완만하게 게이트 배선 GL을 타고 넘어, 급준한 타고 넘는 각도의 경우에 발생하는 단 끊김 등에 의한 단선의 발생이 억제된다. 또한, 데이터 배선 DL과 도시하지 않은 컬러 필터 기판에 갖는 대향 전극과의 사이는 상기의 교차부를 제외하고 전극 간격을 좁게 하는 유전체가 존재하지 않는다.
실시예 2에 의해, 교차 용량이나 대향 용량을 증가시키지 않고 박막 트랜지스터의 성능을 향상시켜, 고속 동작으로 고정밀의 액정 표시 장치를 제공할 수 있다.
(실시예 3)
도 5는 본 발명에 따른 액정 표시 장치의 실시예 3을 구성하는 액정 표시 패널의 액티브 매트릭스 기판의 제조 방법의 주요부 공정을 설명하는 평면도이다. 실시예 3은, 게이트 배선이나 데이터 배선도 잉크젯트법으로 형성한다. 여기서도, 데이터 배선 및 소스·드레인 전극의 형성 공정까지를 (1)∼(4)의 순서로 설명한다. 우선, (1) 게이트 전극 제작: 투명한 글래스 기판이 바람직한 절연 기판의 표면에 게이트 배선과 게이트 전극의 패턴에 홈을 형성하는 뱅크 BNK-G를 형성한다. 뱅크 BNK-G와 그 홈은, 감광성 레지스트의 포토리소그래피 방법으로 형성된다. 다 른 실시예에서도 마찬가지이다. 이 뱅크 BNK-G의 홈에 은이나 구리 등의 도전성 입자를 혼입한 잉크를 잉크제트로 적하하여 충전한다. 이것을 건조시키고, 소성하여 게이트 배선 GL과 게이트 전극 GT를 형성한다.
(2) 아일런드 형성: 게이트 배선 GL 및 게이트 전극 GT 및 뱅크 BNK-G를 포함하는 기판 전역을 피복하여 게이트 절연막 GI를 성막한다. 게이트 절연막 GI는 실리콘 나이트라이드(SiNx: 질화 실리콘)를 CVD로 성막한다. 그 후, 마찬가지의 CVD로 아몰퍼스 실리콘 반도체층과 실리콘에 인 등을 불순물로서 혼입한 n+ 실리콘 반도체층(오믹 컨택트층)을 성막한다. 이 아몰퍼스 실리콘 반도체층으로 한 오믹 컨택트층을 가공하여, 게이트 전극 GT의 상방에 실리콘 반도체의 아일런드 SI를 형성한다. 또한, 이 때, 아일런드 SI의 상층에 형성되는 오믹 컨택트층은 소스 전극과 드레인 전극의 접속 영역으로서 각각 분리되어 있다.
(3) 크로스부 IJ 도포: 게이트 배선의 게이트 절연층 GI 위에서, 데이터 배선이 교차하는 부분(크로스부)에만 저유전률의 절연 재료를 잉크젯트법으로 적하하여 도포하여, 저유전률의 절연층 LDP를 형성한다.
(4) 소스 및 채널 형성: 절연 기판의 표면에 데이터 배선과 소스 전극 및 드레인 전극의 패턴에 홈을 형성한 뱅크 BNK-D를 형성한다. 뱅크 BNK-D와 그 홈은, 감광성 레지스트의 포토리소그래피 방법으로 형성된다. 다른 실시예에서도 마찬가지이다. 이 뱅크 BNK-D의 홈에 은이나 구리 등의 도전성 입자를 혼입한 잉크를 잉크제트로 적하하여 충전한다. 이것을 건조시키고, 소성하여 데이터 배선 DL과 소 스 전극 SD1 및 드레인 전극 SD2를 형성한다. 이 때, 소스 전극 SD1과 드레인 전극 SD2 사이에 채널을 형성한다. 그 후, 보호막의 형성, 화소 전극의 형성 등의 화소 형성 프로세스 및 배향막의 도포 프로세스를 거쳐서 액티브 매트릭스 기판이 제작된다.
도 6은 도 5의 공정 (4)에서 데이터 배선을 형성한 상태의 액티브 매트릭스 기판의 A-A선을 따라 절단한 단면도이다. 도시된 바와 같이, 글래스 기판 SUB1의 표면에 형성한 뱅크 BNK-G의 홈에 게이트 배선 GL이 형성되어 있다. 이 게이트 배선 GL을 피복하여 글래스 기판 SUB1의 전체면에 게이트 절연막 GI가 형성되어 있다. 그리고, 게이트 배선 GL과 데이터 배선이 교차하는 부분의 게이트 배선 GL 위 또한 게이트 절연막 GI 위에, 방향족탄화수소계 유기폴리머, 폴리알릴에테르계 유기폴리머 등의 저유전률의 절연 재료의 잉크를 잉크제트로 적하한다. 이 잉크가 건조하여 저유전률의 절연막 LDP로 된다.
이 게이트 절연막 GI와 저유전률의 절연막 LDP의 2층의 절연 구조 위에 데이터 배선 DL이 교차하여 형성되어 있다. 도 6에 도시된 바와 같이, 게이트 절연막 GI는 뱅크 BNK-G에 의해 평탄하게 형성되어 있다. 이 위에 잉크제트로 적하하여 경화한 저유전률의 절연막 LD의 주연은 보다 완만한 테이퍼로 된다. 그 때문에, 게이트 배선 GL에 교차하는 데이터 배선 DL은 완만하게 게이트 배선 GL을 타고 넘어, 급준한 타고 넘는 각도의 경우에 발생하는 단 끊김 등에 의한 단선의 발생이 억제된다. 또한, 데이터 배선 DL과 도시하지 않은 컬러 필터 기판에 갖는 대향 전극과의 사이는 상기의 교차부를 제외하고 전극 간격을 좁게 하는 유전체가 존재하 지 않는다.
실시예 3에 의해서도, 교차 용량이나 대향 용량을 증가시키지 않고 박막 트랜지스터의 성능을 향상시켜, 고속 동작으로 고정밀의 액정 표시 장치를 제공할 수 있다.
(실시예 4)
도 7은 본 발명에 따른 액정 표시 장치의 실시예 4를 구성하는 액정 표시 패널의 액티브 매트릭스 기판의 제조 방법의 주요부 공정을 설명하는 평면도이다. 실시예 4도 실시예 3과 마찬가지로, 게이트 배선이나 데이터 배선도 잉크젯트법으로 형성한다. 여기서도, 데이터 배선 및 소스·드레인 전극의 형성 공정까지를 (1)∼(4)의 순서로 설명한다. 우선, (1) 게이트 전극 제작: 투명한 글래스 기판이 바람직한 절연 기판의 표면에 게이트 배선과 게이트 전극의 패턴에 홈을 형성하는 뱅크 BNK-G를 형성한다. 이 뱅크 BNK-G의 홈에 은이나 구리 등의 도전성 입자를 혼입한 잉크를 잉크제트로 적하하여 충전한다. 이것을 건조시키고, 소성하여 게이트 배선 GL과 게이트 전극 GT를 형성한다.
(2) 크로스부 IJ 도포: 게이트 배선의 게이트 절연층 GI 위에서, 데이터 배선이 교차하는 부분(크로스부)에만 저유전률의 절연 재료를 잉크젯트법으로 적하하여 도포하여, 저유전률의 절연층 LDP를 형성한다.
(3) 아일런드 형성: 게이트 배선 GL 및 게이트 전극 GT 및 뱅크 BNK-G를 포함하는 기판 전역을 피복하여 게이트 절연막 GI를 성막한다. 게이트 절연막 GI는 실리콘 나이트라이드(SiNx: 질화 실리콘)를 CVD로 성막한다. 그 후, 마찬가지의 CVD로 아몰퍼스 실리콘 반도체층과 실리콘에 인 등을 불순물로서 혼입한 n+ 실리콘 반도체층(오믹 컨택트층)을 성막한다. 이 아몰퍼스 실리콘 반도체층으로 한 오믹 컨택트층을 가공하여, 게이트 전극 GT의 상방에 실리콘 반도체의 아일런드 SI를 형성한다. 또한, 이 때, 아일런드 SI의 상층에 형성되는 오믹 컨택트층은 소스 전극과 드레인 전극의 접속 영역으로서 각각 분리되어 있다.
(4) 소스 및 채널 형성: 절연 기판의 표면에 데이터 배선과 소스 전극 및 드레인 전극의 패턴에 홈을 형성한 뱅크 BNK-D를 형성한다. 이 뱅크 BNK-D의 홈에 은이나 구리 등의 도전성 입자를 혼입한 잉크를 잉크제트로 적하하여 충전한다. 이것을 건조시키고, 소성하여 데이터 배선 DL과 소스 전극 SD1 및 드레인 전극 SD2를 형성한다. 이 때, 소스 전극 SD1과 드레인 전극 SD2 사이에 채널을 형성한다. 그 후, 보호막의 형성, 화소 전극의 형성 등의 화소 형성 프로세스 및 배향막의 도포 프로세스를 거쳐서 액티브 매트릭스 기판이 제작된다.
도 8은 도 7의 공정 (4)에서 데이터 배선을 형성한 상태의 액티브 매트릭스 기판의 A-A선을 따라 절단한 단면도이다. 도시된 바와 같이, 글래스 기판 SUB1의 표면에 형성한 뱅크 BNK-G의 홈에 게이트 배선 GL이 형성되어 있다. 게이트 배선 GL과 데이터 배선이 교차하는 부분의 게이트 배선 GL 위 또한 게이트 절연막 GI 위에, 방향족탄화수소계 유기폴리머, 폴리알릴에테르계 유기폴리머 등의 저유전률의 절연 재료의 잉크를 잉크제트로 적하한다. 이 잉크가 건조하여 저유전률의 절연막 LDP로 된다. 저유전률의 절연막 LDP를 피복하여 글래스 기판 SUB1의 전체면에 게이트 절연막 GI가 형성된다.
이 저유전률의 절연막 LDP와 게이트 절연막 GI와의 2층의 절연 구조 위에 데이터 배선 DL이 교차하여 형성되어 있다. 도 8에 도시된 바와 같이, 저유전률의 절연막 LDP 위에 형성되는 게이트 절연막 GI는 뱅크 BNK-G에 의해 주연이 완만하게 형성되어 있다. 그 때문에, 게이트 배선 GL에 교차하는 데이터 배선 DL은 완만하게 게이트 배선 GL을 타고 넘어, 급준한 타고 넘는 각도의 경우에 발생하는 단 끊김 등에 의한 단선의 발생이 억제된다. 또한, 데이터 배선 DL과 도시하지 않은 컬러 필터 기판에 갖는 대향 전극과의 사이는 상기의 교차부를 제외하고 전극 간격을 좁게 하는 유전체가 존재하지 않는다.
실시예 4에 의해서도, 교차 용량이나 대향 용량을 증가시키지 않고 박막 트랜지스터의 성능을 향상시켜서, 고속 동작으로 고정밀의 액정 표시 장치를 제공할 수 있다.
(실시예 5)
도 9는 본 발명에 따른 액정 표시 장치의 실시예 5를 구성하는 액정 표시 패널의 액티브 매트릭스 기판의 제조 방법의 주요부 공정을 설명하는 평면도이다. 여기서도, 데이터 배선 및 소스·드레인 전극의 형성 공정까지를 (1)∼(4)의 순서로 설명한다. 우선, (1) 게이트 전극 제작: 투명한 글래스 기판이 바람직한 절연 기판의 표면에 게이트 배선 GL을 패터닝한다. 이 게이트 배선 GL에는 박막 트랜지스터의 게이트 전극 GT가 돌출하여 형성된다.
(2) 아일런드 형성: 게이트 배선 GL 및 게이트 전극 GT를 포함하는 기판 전역을 피복하여 게이트 절연막 GI를 성막한다. 게이트 절연막 GI는 실리콘 나이트라이드(SiNx: 질화 실리콘)를 CVD로 성막한다. 그 후, 마찬가지의 CVD로 아몰퍼스 실리콘 반도체층과 실리콘에 인 등을 불순물로서 혼입한 n+ 실리콘 반도체층(오믹 컨택트층)을 성막한다. 이 아몰퍼스 실리콘 반도체층으로 한 오믹 컨택트층을 가공하여, 게이트 전극 GT의 상방에 실리콘 반도체의 아일런드 SI를 형성한다. 또한, 이 때, 아일런드 SI의 상층에 형성되는 오믹 컨택트층은 소스 전극과 드레인 전극의 접속 영역으로서 각각 분리되어 있다.
(3) 게이트 배선부 IJ 도포: 게이트 배선의 게이트 절연층 GI 위에서, 데이터 배선이 교차하는 부분(크로스부)뿐만 아니라, 게이트 배선 GL을 따라 그 상부에 저유전률의 절연 재료를 잉크젯트법으로 적하하여 도포하여, 저유전률의 절연층 LDP를 형성한다. 이 저유전률의 절연층 LDP는 액티브 매트릭스 기판 중 적어도 표시 영역(다수의 화소를 매트릭스 배열한 영역) 내의 모든 게이트 배선 GL의 상층에 형성된다.
(4) 소스 및 채널 형성: 게이트 절연층 GI 위에서, 또한 교차하는 게이트 배선 GL 위의 저유전률의 절연층 LDP 위에, 소스 배선 즉 데이터 배선 DL을 형성한다. 이 때, 박막 트랜지스터의 소스 전극 SD1과 드레인 전극을 동시에 패터닝하여, 소스 전극 SD1과 드레인 전극 사이에 채널을 형성한다. 그 후, 보호막의 형성, 화소 전극의 형성 등의 화소 형성 프로세스 및 배향막의 도포 프로세스를 거쳐 서 액티브 매트릭스 기판이 제작된다.
도 10은 도 9의 공정 (4)에서 데이터 배선을 형성한 상태의 액티브 매트릭스 기판의 B-B선을 따라 절단한 것에 다른 쪽의 기판과 접합하여 액정을 밀봉한 상태를 도시하는 단면도이다. 도시된 바와 같이, 액티브 매트릭스 기판을 구성하는 글래스 기판 SUB1의 표면에 게이트 배선 GL이 형성되어 있다. 이 게이트 배선 GL을 피복하여 글래스 기판 SUB1의 전체면에 게이트 절연막 GI가 형성되어 있다. 그리고, 게이트 배선 GL과 데이터 배선이 교차하는 부분의 게이트 배선 GL 위 또한 게이트 절연막 GI 위에, 방향족탄화수소계 유기폴리머, 폴리알릴에테르계 유기폴리머 등의 저유전률의 절연 재료의 잉크를 잉크제트로 적하한다. 이 잉크가 건조하여 게이트 배선 GL을 따라 게이트 절연막 GI 위에 존재하는 저유전률의 절연막 LDP로 된다.
이 게이트 절연막 GI와 저유전률의 절연막 LDP의 2층의 절연 구조 위에 데이터 배선 DL이 교차하여 형성되어 있다. 도 10에 도시된 바와 같이, 잉크제트로 적하하여 경화한 저유전률의 절연막 LDP의 주연은 완만한 테이퍼로 된다. 그 때문에, 게이트 배선 GL에 교차하는 데이터 배선 DL은 완만하게 게이트 배선 GL을 타고 넘어, 급준한 타고 넘는 각도의 경우에 발생하는 단 끊김 등에 의한 단선의 발생이 억제된다. 또한, 데이터 배선 DL과 컬러 필터 기판 SUB2에 갖는 대향 전극 CT와의 사이는 상기의 교차부를 포함하는 게이트 배선 GL의 부분을 제외하고 전극 간격을 좁게 하는 유전체가 존재하지 않는다. 또한, 액티브 매트릭스 기판 SUB1측의 배향막 ORI1과 컬러 필터 기판 SUB2측의 배향막 ORI2 사이에 액정 LC가 밀봉되어 있다.
실시예 5에 의해, 교차 용량이나 대향 용량을 증가시키지 않고, 또한 데이터 배선 등의 신호선과 대향 전극 사이에는 게이트 배선 GL 위의 저유전률의 절연막 LDP가 전극 간격을 좁히는 유전체로서 존재할 뿐으로, 용량을 대폭 증가시키는 구조로 되지 않는다. 그 때문에, 박막 트랜지스터의 성능을 저하시키지 않고, 고속 동작으로 고정밀의 액정 표시 장치를 제공할 수 있다.
(실시예 6)
도 11은 본 발명에 따른 액정 표시 장치의 실시예 6을 구성하는 액정 표시 패널의 액티브 매트릭스 기판의 제조 방법의 주요부 공정을 설명하는 평면도이다. 여기서도, 데이터 배선 및 소스·드레인 전극의 형성 공정까지를 (1)∼(4)의 순서로 설명한다. 우선, (1) 게이트 전극 제작: 투명한 글래스 기판이 바람직한 절연 기판의 표면에 게이트 배선 GL을 패터닝한다. 이 게이트 배선 GL에는 박막 트랜지스터의 게이트 전극 GT가 돌출하여 형성된다.
(2) 게이트 배선부 IJ 도포: 게이트 배선 위에, 데이터 배선이 교차하는 부분(크로스부)뿐만 아니라, 게이트 배선 GL을 따라 그 상부에 저유전률의 절연 재료를 잉크젯트법으로 적하하여 도포하여, 저유전률의 절연층 LDP를 형성한다. 이 저유전률의 절연층 LDP는 액티브 매트릭스 기판 중 적어도 표시 영역(다수의 화소를 매트릭스 배열한 영역) 내의 모든 게이트 배선 GL의 상층에 형성된다.
(3) 아일런드 형성: 게이트 배선 GL 및 게이트 전극 GT 및 저유전률의 절연층 LDP를 포함하는 기판 전역을 피복하여 게이트 절연막 GI를 성막한다. 게이트 절연막 GI는 실리콘 나이트라이드(SiNx: 질화 실리콘)를 CVD로 성막한다. 그 후, 마찬가지의 CVD로 아몰퍼스 실리콘 반도체층과 실리콘에 인 등을 불순물로서 혼입한 n+ 실리콘 반도체층(오믹 컨택트층)을 성막한다. 이 아몰퍼스 실리콘 반도체층으로 한 오믹 컨택트층을 가공하여, 게이트 전극 GT의 상방에 실리콘 반도체의 아일런드 SI를 형성한다. 또한, 이 때, 아일런드 SI의 상층에 형성되는 오믹 컨택트층은 소스 전극과 드레인 전극의 접속 영역으로서 각각 분리되어 있다.
(4) 소스 및 채널 형성: 게이트 절연층 GI 위에서, 또한 교차하는 게이트 배선 GL 위의 저유전률의 절연층 LDP 위에, 소스 배선 즉 데이터 배선 DL을 형성한다. 이 때, 박막 트랜지스터의 소스 전극 SD1과 드레인 전극을 동시에 패터닝하여, 소스 전극 SD1과 드레인 전극 사이에 채널을 형성한다. 그 후, 보호막의 형성, 화소 전극의 형성 등의 화소 형성 프로세스 및 배향막의 도포 프로세스를 거쳐서 액티브 매트릭스 기판이 제작된다.
도 12는 도 11의 공정 (4)에서 데이터 배선을 형성한 상태의 액티브 매트릭스 기판의 B-B선을 따라 절단한 것에 다른 쪽의 기판과 접합하여 액정을 밀봉한 상태를 도시하는 단면도이다. 도시된 바와 같이, 액티브 매트릭스 기판을 구성하는 글래스 기판 SUB1의 표면에 게이트 배선 GL이 형성되어 있다. 데이터 배선이 교차하는 부분을 포함하는 게이트 배선 GL 위에 저유전률의 절연층 LDP가 형성되고, 그 위에 게이트 절연막 GI가 형성되어 있다. 저유전률의 절연층 LDP는, 방향족탄화수소계 유기폴리머, 폴리알릴에테르계 유기폴리머 등의 저유전률의 절연 재료의 잉크 를 잉크제트로 적하하고, 건조하여 게이트 배선 GL을 따라 게이트 절연막 GI 위에 존재하는 저유전률의 절연막 LDP로 된다.
이 저유전률의 절연막 LDP와 게이트 절연막 GI와의 2층의 절연 구조 위에 데이터 배선 DL이 교차하여 형성되어 있다. 도 12에 도시된 바와 같이, 잉크제트로 적하하여 경화한 저유전률의 절연막 LD의 주연은 완만한 테이퍼로 된다. 그 때문에, 게이트 배선 GL에 교차하는 데이터 배선 DL은 완만하게 게이트 배선 GL을 타고 넘어, 급준한 타고 넘는 각도의 경우에 발생하는 단 끊김 등에 의한 단선의 발생이 억제된다. 또한, 데이터 배선 DL과 컬러 필터 기판 SUB2에 갖는 대향 전극 CT와의 사이는 상기의 교차부를 포함하는 게이트 배선 GL의 부분을 제외하고 전극 간격을 좁게 하는 유전체가 존재하지 않는다. 또한, 액티브 매트릭스 기판 SUB1측의 배향막 ORI1과 컬러 필터 기판 SUB2측의 배향막 ORI2 사이에 액정 LC가 밀봉되어 있다.
실시예 6에 의해, 교차 용량이나 대향 용량을 증가시키지 않고, 또한 데이터 배선 등의 신호선과 대향 전극 사이에는 게이트 배선 GL 위의 저유전률의 절연막 LDP가 전극 간격을 좁히는 유전체로서 존재할 뿐으로, 용량을 대폭 증가시키는 구조로 되지 않는다. 그 때문에, 박막 트랜지스터의 성능을 저하시키지 않고, 고속 동작으로 고정밀의 액정 표시 장치를 제공할 수 있다.
(실시예 7)
도 13은 본 발명에 따른 액정 표시 장치의 실시예 7을 구성하는 액정 표시 패널의 액티브 매트릭스 기판의 제조 방법의 주요부 공정을 설명하는 평면도이다. 여기서도, 데이터 배선 및 소스·드레인 전극의 형성 공정까지를 (1)∼(4)의 순서로 설명한다. 우선, (1) 게이트 전극 제작: 투명한 글래스 기판이 바람직한 절연 기판의 표면에 게이트 배선과 게이트 전극의 홈 패턴을 형성한 뱅크 BNK-G를 형성한다. 은 혹은 구리 등의 도전성 입자를 포함하는 잉크를 잉크제트로 뱅크 BNK-G의 홈에 적하하고, 건조, 소성하여 게이트 배선 GL과 게이트 전극 GT를 형성한다.
(2) 아일런드 형성: 게이트 배선 GL 및 게이트 전극 GT 및 뱅크 BNK-G를 포함하는 기판 전역을 피복하여 게이트 절연막 GI를 성막한다. 게이트 절연막 GI는 실리콘 나이트라이드(SiNx: 질화 실리콘)를 CVD로 성막한다. 그 후, 마찬가지의 CVD로 아몰퍼스 실리콘 반도체층과 실리콘에 인 등을 불순물로서 혼입한 n+ 실리콘 반도체층(오믹 컨택트층)을 성막한다. 이 아몰퍼스 실리콘 반도체층으로 한 오믹 컨택트층을 가공하여, 게이트 전극 GT의 상방에 실리콘 반도체의 아일런드 SI를 형성한다. 또한, 이 때, 아일런드 SI의 상층에 형성되는 오믹 컨택트층은 소스 전극과 드레인 전극의 접속 영역으로서 각각 분리되어 있다.
(3) 게이트 배선부 IJ 도포: 게이트 배선의 게이트 절연층 GI 위에서, 데이터 배선이 교차하는 부분(크로스부)뿐만 아니라, 게이트 배선 GL을 따라 그 상부에 저유전률의 절연 재료를 잉크젯트법으로 적하하여 도포하여, 저유전률의 절연층 LDP를 형성한다. 이 저유전률의 절연층 LDP는 액티브 매트릭스 기판 중 적어도 표시 영역(다수의 화소를 매트릭스 배열한 영역) 내의 모든 게이트 배선 GL의 상층에 형성된다.
(4) 소스 및 채널 형성: 게이트 절연층 GI 위에서, 또한 교차하는 게이트 배선 GL 위의 저유전률의 절연층 LDP 위에, 데이터 배선과 소스 전극 SD1 및 드레인 전극 SD2의 홈 패턴을 갖는 뱅크 BNK-D를 형성한다. 이 홈에 은 혹은 구리 등의 도전성 입자를 포함하는 잉크를 잉크제트로 뱅크 BNK-G의 홈에 적하하고, 건조, 소성하여 소스 배선 즉 데이터 배선 DL, 및 소스 전극 SD1과 드레인 전극 SD2를 형성한다. 이 때, 소스 전극 SD1과 드레인 전극 사이에 채널이 형성된다. 그 후, 보호막의 형성, 화소 전극의 형성 등의 화소 형성 프로세스 및 배향막의 도포 프로세스를 거쳐서 액티브 매트릭스 기판이 제작된다.
도 14는 도 13의 공정 (4)에서 데이터 배선을 형성한 상태의 액티브 매트릭스 기판의 B-B선을 따라 절단한 것에 다른 쪽의 기판과 접합하여 액정을 밀봉한 상태를 도시하는 단면도이다. 도시된 바와 같이, 액티브 매트릭스 기판을 구성하는 글래스 기판 SUB1의 표면에 게이트 배선 GL이 형성되어 있다. 이 게이트 배선 GL을 피복하여 글래스 기판 SUB1의 전체면에 게이트 절연막 GI가 형성되어 있다. 게이트 절연막 GI는 뱅크 BNK-G의 존재로 평탄하게 형성된다. 그리고, 게이트 배선 GL과 데이터 배선이 교차하는 부분의 게이트 배선 GL 위 또한 게이트 절연막 GI 위에, 방향족탄화수소계 유기폴리머, 폴리알릴에테르계 유기폴리머 등의 저유전률의 절연 재료의 잉크를 잉크제트로 적하하고, 이 잉크가 건조하여 게이트 배선 GL을 따라 게이트 절연막 GI 위에 존재하는 저유전률의 절연막 LDP로 된다.
이 게이트 절연막 GI와 저유전률의 절연막 LDP의 2층의 절연 구조 위에 데이 터 배선 DL이 교차하여 형성되어 있다. 도 14에 도시된 바와 같이, 잉크제트로 적하하여 경화한 저유전률의 절연막 LD의 주연은 완만한 테이퍼로 된다. 그 때문에, 게이트 배선 GL에 교차하는 데이터 배선 DL은 완만하게 게이트 배선 GL을 타고 넘어, 급준한 타고 넘는 각도의 경우에 발생하는 단 끊김 등에 의한 단선의 발생이 억제된다. 또한, 데이터 배선 DL과 컬러 필터 기판 SUB2에 갖는 대향 전극 CT와의 사이는 상기의 교차부를 포함하는 게이트 배선 GL의 부분을 제외하고 전극 간격을 좁게 하는 유전체가 존재하지 않는다. 또한, 액티브 매트릭스 기판 SUB1측의 배향막 ORI1과 컬러 필터 기판 SUB2측의 배향막 ORI2 사이에 액정 LC가 밀봉되어 있다.
실시예 7에 의해, 교차 용량이나 대향 용량을 증가시키지 않고, 또한 데이터 배선 등의 신호선과 대향 전극 사이에는 게이트 배선 GL 위의 저유전률의 절연막 LDP가 전극 간격을 좁히는 유전체로서 존재할 뿐으로, 용량을 대폭 증가시키는 구조로 되지 않는다. 그 때문에, 박막 트랜지스터의 성능을 저하시키지 않고, 고속 동작으로 고정밀의 액정 표시 장치를 제공할 수 있다.
(실시예 8)
도 15는 본 발명에 따른 액정 표시 장치의 실시예 8을 구성하는 액정 표시 패널의 액티브 매트릭스 기판의 제조 방법의 주요부 공정을 설명하는 평면도이다. 여기서도, 데이터 배선 및 소스·드레인 전극의 형성 공정까지를 (1)∼(4)의 순서로 설명한다. 우선, (1) 게이트 전극 제작: 투명한 글래스 기판이 바람직한 절연 기판의 표면에 게이트 배선과 게이트 전극의 홈 패턴을 형성한 뱅크 BNK-G를 형성 한다. 은 혹은 구리 등의 도전성 입자를 포함하는 잉크를 잉크제트로 뱅크 BNK-G의 홈에 적하하고, 건조, 소성하여 게이트 배선 GL과 게이트 전극 GT를 형성한다.
(2) 게이트 배선부 IJ 도포: 게이트 배선의 게이트 절연층 GI 위에서, 데이터 배선이 교차하는 부분(크로스부)뿐만 아니라, 게이트 배선 GL을 따라 그 상부에 저유전률의 절연 재료를 잉크젯트법으로 적하하여 도포하여, 저유전률의 절연층 LDP를 형성한다. 이 저유전률의 절연층 LDP는 액티브 매트릭스 기판 중 적어도 표시 영역(다수의 화소를 매트릭스 배열한 영역) 내의 모든 게이트 배선 GL의 상층에 형성된다.
(3) 아일런드 형성: 게이트 배선 GL 및 게이트 전극 GT 및 뱅크 BNK-G를 포함하는 기판 전역을 피복하여 게이트 절연막 GI를 성막한다. 게이트 절연막 GI는 실리콘 나이트라이드(SiNx: 질화 실리콘)를 CVD로 성막한다. 그 후, 마찬가지의 CVD로 아몰퍼스 실리콘 반도체층과 실리콘에 인 등을 불순물로서 혼입한 n+ 실리콘 반도체층(오믹 컨택트층)을 성막한다. 이 아몰퍼스 실리콘 반도체층으로 한 오믹 컨택트층을 가공하여, 게이트 전극 GT의 상방에 실리콘 반도체의 아일런드 SI를 형성한다. 또한, 이 때, 아일런드 SI의 상층에 형성되는 오믹 컨택트층은 소스 전극과 드레인 전극의 접속 영역으로서 각각 분리되어 있다.
(4) 소스 및 채널 형성: 게이트 절연층 GI 위에서, 또한 교차하는 게이트 배선 GL 위의 저유전률의 절연층 LDP 위에, 데이터 배선과 소스 전극 SD1 및 드레인 전극 SD2의 홈 패턴을 갖는 뱅크 BNK-D를 형성한다. 이 홈에 은 혹은 구리 등의 도전성 입자를 포함하는 잉크를 잉크제트로 뱅크 BNK-G의 홈에 적하하고, 건조, 소성하여 소스 배선 즉 데이터 배선 DL, 및 소스 전극 SD1과 드레인 전극 SD2를 형성한다. 이 때, 소스 전극 SD1과 드레인 전극 사이에 채널이 형성된다. 그 후, 보호막의 형성, 화소 전극의 형성 등의 화소 형성 프로세스 및 배향막의 도포 프로세스를 거쳐서 액티브 매트릭스 기판이 제작된다.
도 16은 도 15의 공정 (4)에서 데이터 배선을 형성한 상태의 액티브 매트릭스 기판의 B-B선을 따라 절단한 것에 다른 쪽의 기판과 접합하여 액정을 밀봉한 상태를 도시하는 단면도이다. 도시된 바와 같이, 액티브 매트릭스 기판을 구성하는 글래스 기판 SUB1의 표면에 게이트 배선 GL이 형성되어 있다. 게이트 배선 GL과 데이터 배선이 교차하는 부분을 포함하여, 게이트 배선 GL 위에 방향족탄화수소계 유기폴리머, 폴리알릴에테르계 유기폴리머 등의 저유전률의 절연 재료의 잉크를 잉크제트로 적하한다. 이 잉크가 건조하여 게이트 배선 GL을 따라 게이트 절연막 GI 위에 존재하는 저유전률의 절연막 LDP로 된다. 이 위에 게이트 게이트 절연막 GI를 형성한다. 게이트 절연막 GI는 뱅크 BNK-G의 존재로 평탄하게 형성된다.
이 저유전률의 절연막 LDP와 게이트 절연막 GI와의 2층의 절연 구조 위에 데이터 배선 DL이 교차하여 형성되어 있다. 도 16에 도시된 바와 같이, 잉크제트로 적하하여 경화한 저유전률의 절연막 LDP의 주연은 완만한 테이퍼로 된다. 그 때문에, 게이트 배선 GL에 교차하는 데이터 배선 DL은 완만하게 게이트 배선 GL을 타고 넘어, 급준한 타고 넘는 각도의 경우에 발생하는 단 끊김 등에 의한 단선의 발생이 억제된다. 또한, 데이터 배선 DL과 컬러 필터 기판 SUB2에 갖는 대향 전극 CT와의 사이는 상기의 교차부를 포함하는 게이트 배선 GL의 부분을 제외하고 전극 간격을 좁게 하는 유전체가 존재하지 않는다. 또한, 액티브 매트릭스 기판 SUB1측의 배향막 ORI1과 컬러 필터 기판 SUB2측의 배향막 ORI2 사이에 액정 LC가 밀봉되어 있다.
실시예 8에 의해, 교차 용량이나 대향 용량을 증가시키지 않고, 또한 데이터 배선 등의 신호선과 대향 전극 사이에는 게이트 배선 GL 위의 저유전률의 절연막 LDP가 전극 간격을 좁히는 유전체로서 존재할 뿐으로, 용량을 대폭 증가시키는 구조로 되지 않는다. 그 때문에, 박막 트랜지스터의 성능을 저하시키지 않고, 고속 동작으로 고정밀의 액정 표시 장치를 제공할 수 있다.
여기서, 본 발명의 구체적 효과를, 교차부 용량에 대해서는 실시예 3에서, 대향 전극에 대해서는 실시예 7에서 설명한다.
실시예 3에서 설명한 교차부 용량에 대하여, 도 6의 단면 구조를 참조하여 설명한다. 게이트 배선 GL과 데이터 배선 DL의 교차부에서 양 배선 사이에 존재하는 게이트 절연막 GI의 두께 dgi를 0.4㎛, 그 유전률 εgi를 7.0, 교차부의 면적을 S로 했을 때의 게이트 절연막 GI만의 교차부의 용량 C0은,
C0=εgi/dgiS=(7.0/0.4)S
로 된다.
교차부에서의 게이트 절연막 GI 위에 잉크제트로 도포한 저유전률의 절연막 LDP의 두께를 d, 그 유전률을 ε이라고 하면, 교차부의 용량 C는,
C=C0{1/(1+ dεgi/dgiε)}
로 된다.
여기서, 저유전률의 절연막 LDP의 유전률 ε을 대략 3으로 하고, 저유전률의 절연막 LDP의 두께 d를 변화시켰을 때의 교차부의 용량 C는,
d=0.4㎛ → C=0.30C0
d=0.8㎛ → C=0.18C0
d=1.2㎛ → C=0.13C0
으로 된다.
실시예 7에서 설명한 대향 용량에 대하여, 도 14의 단면 구조를 참조하여 설명한다. 게이트 절연막 GI의 두께 dgi를 0.4㎛, 그 유전률 εgi를 7.0, 액정 LC의 두께 d1c를 3.5㎛, 그 유전률 ε1c를 8.5, 게이트 배선 GL과 대향 전극 CT의 대향부의 면적을 S로 했을 때의 게이트 절연막 GI만의 교차부의 용량 C0은,
C0={(εgi·ε1c/(dgiε1c+d1cεgi)}S
로 된다.
게이트 절연막 GI 위를 따라서 잉크제트로 도포한 저유전률의 절연막 LDP의 두께를 d, 그 유전률을 ε이라고 하면, 대향 용량 C는,
C=C0[1/{(1+(dεgiε1c/(dgiε1c+d1cεgi)ε]
로 된다.
여기서, 저유전률의 절연막 LDP의 유전률 ε을 대략 3으로 하고, 저유전률의 절연막 LDP의 두께 d를 변화시켰을 때의 교차부의 용량 C는,
d=1㎛ → C=0.58C0
d=2㎛ → C=0.41C0
d=3㎛ → C=0.32C0
으로 된다.
또한, 본 발명은, 상기한 각 실시예를 적절하게 조합할 수도 있고, 본 발명의 기술사상을 일탈하지 않고, 여러가지의 변경이 가능하다.
도 1은 본 발명에 따른 액정 표시 장치의 실시예 1을 구성하는 액정 표시 패널의 액티브 매트릭스 기판의 제조 방법의 주요부 공정을 설명하는 평면도.
도 2는 도 1의 공정 (4)에서 데이터 배선을 형성한 상태의 액티브 매트릭스 기판의 A-A선을 따라 절단한 단면도.
도 3은 본 발명에 따른 액정 표시 장치의 실시예 2를 구성하는 액정 표시 패널의 액티브 매트릭스 기판의 제조 방법의 주요부 공정을 설명하는 평면도.
도 4는 도 3의 공정 (4)에서 데이터 배선을 형성한 상태의 액티브 매트릭스 기판의 A-A선을 따라 절단한 단면도.
도 5는 본 발명에 따른 액정 표시 장치의 실시예 3을 구성하는 액정 표시 패널의 액티브 매트릭스 기판의 제조 방법의 주요부 공정을 설명하는 평면도.
도 6은 도 5의 공정 (4)에서 데이터 배선을 형성한 상태의 액티브 매트릭스 기판의 A-A선을 따라 절단한 단면도.
도 7은 본 발명에 따른 액정 표시 장치의 실시예 4를 구성하는 액정 표시 패널의 액티브 매트릭스 기판의 제조 방법의 주요부 공정을 설명하는 평면도.
도 8은 도 7의 공정 (4)에서 데이터 배선을 형성한 상태의 액티브 매트릭스 기판의 A-A선을 따라 절단한 단면도.
도 9는 본 발명에 따른 액정 표시 장치의 실시예 5를 구성하는 액정 표시 패널의 액티브 매트릭스 기판의 제조 방법의 주요부 공정을 설명하는 평면도.
도 10은 도 9의 공정 (4)에서 데이터 배선을 형성한 상태의 액티브 매트릭스 기판의 B-B선을 따라 절단한 것에 다른 쪽의 기판과 접합하여 액정을 밀봉한 상태를 도시하는 단면도.
도 11은 본 발명에 따른 액정 표시 장치의 실시예 6을 구성하는 액정 표시 패널의 액티브 매트릭스 기판의 제조 방법의 주요부 공정을 설명하는 평면도.
도 12는 도 11의 공정 (4)에서 데이터 배선을 형성한 상태의 액티브 매트릭스 기판의 B-B선을 따라 절단한 것에 다른 쪽의 기판과 접합하여 액정을 밀봉한 상태를 도시하는 단면도.
도 13은 본 발명에 따른 액정 표시 장치의 실시예 7을 구성하는 액정 표시 패널의 액티브 매트릭스 기판의 제조 방법의 주요부 공정을 설명하는 평면도.
도 14는 도 13의 공정 (4)에서 데이터 배선을 형성한 상태의 액티브 매트릭스 기판의 B-B선을 따라 절단한 것에 다른 쪽의 기판과 접합하여 액정을 밀봉한 상태를 도시하는 단면도.
도 15는 본 발명에 따른 액정 표시 장치의 실시예 8을 구성하는 액정 표시 패널의 액티브 매트릭스 기판의 제조 방법의 주요부 공정을 설명하는 평면도.
도 16은 도 15의 공정 (4)에서 데이터 배선을 형성한 상태의 액티브 매트릭스 기판의 B-B선을 따라 절단한 것에 다른 쪽의 기판과 접합하여 액정을 밀봉한 상태를 도시하는 단면도.
도 17은 액티브 매트릭스형 액정 표시 장치의 표시 패널부의 등가 회로를 설명하는 도면.
도 18은 도 17에 도시한 표시 패널 PNL의 화소부 PXL의 구성과 이 화소부 PXL을 구성하는 박막 트랜지스터 TFT의 구성을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
SUB1 : 제1 절연 기판(액티브 매트릭스 기판)
SUB2 : 제2 절연 기판(컬러 필터 기판)
GL : 게이트 배선
GT : 게이트 전극
GI : 게이트 절연막
SI : 실리콘 반도체층
LDP : 저유전률의 절연막
DL : 데이터 배선
SD1 : 소스 전극(드레인 전극)
SD2 : 드레인 전극(소스 전극)
BNK-G : 게이트 배선 형성용 뱅크
BNK-D : 데이터 배선 형성용 뱅크

Claims (4)

  1. 제1 절연 기판과 제2 절연 기판 사이에 액정을 협지한 액정 표시 장치로서,
    상기 제1 절연 기판 위에 상호 평행하게 형성된 복수의 게이트 배선과,
    상기 게이트 배선 절연층을 개재하여 교차하여 상호 평행하게 형성된 복수의 데이터 배선과,
    상기 게이트 배선과 상기 데이터 배선으로 둘러싸인 부분의 각각이 단위 화소 영역으로 되고, 상기 복수의 게이트 배선과 상기 복수의 데이터 배선이 교차하는 영역에 의해 표시 영역을 구성하고,
    상기 게이트 배선으로부터 상기 단위 화소 영역으로 연장되는 게이트 전극과, 상기 게이트 배선 및 상기 게이트 전극을 피복하는 게이트 절연막과, 상기 게이트 절연막 위에 순차적으로 형성된 반도체층과, 이 반도체층의 표면에 분리하여 형성된 오믹 컨택트층과, 상기 분리된 오믹 컨택트층 위에 각각 형성된 소스 전극 및 드레인 전극으로 구성된 박막 트랜지스터와,
    상기 게이트 배선과 상기 데이터 배선의 교차부에서의 상기 절연층이, 상기 게이트 절연막과, 이 게이트 절연막의 하층에 잉크젯트법으로 적하하여 피복함으로써 주연을 포함하는 표면이 완만한 테이퍼로 되도록 구성된 저유전률의 절연막과의 2층 구조이고,
    상기 저유전률의 절연막은 방향족탄화수소계 유기폴리머, 폴리알릴에테르계 유기폴리머인 것을 특징으로 하는 액정 표시 장치.
  2. 제1 절연 기판과 제2 절연 기판 사이에 액정을 협지한 액정 표시 장치로서,
    상기 제1 절연 기판 위에 상호 평행하게 형성된 복수의 게이트 배선과,
    상기 게이트 배선 절연층을 개재하여 교차하여 상호 평행하게 형성된 복수의 데이터 배선과,
    상기 게이트 배선과 상기 데이터 배선으로 둘러싸인 부분의 각각이 단위 화소 영역으로 되고, 상기 복수의 게이트 배선과 상기 복수의 데이터 배선이 교차하는 영역에 의해 표시 영역을 구성하고,
    상기 게이트 배선으로부터 상기 단위 화소 영역으로 연장되는 게이트 전극과, 상기 게이트 배선 및 상기 게이트 전극을 피복하는 게이트 절연막과, 상기 게이트 절연막 위에 순차적으로 형성된 반도체층과, 이 반도체층의 표면에 분리하여 형성된 오믹 컨택트층과, 상기 분리된 오믹 컨택트층 위에 각각 형성된 소스 전극 및 드레인 전극으로 구성된 박막 트랜지스터와,
    상기 표시 영역의 전역에서, 상기 게이트 배선 위의 상기 게이트 절연층이 상기 게이트 절연막과, 이 게이트 절연막의 하층에, 상기 게이트 배선을 따라 잉크젯트법으로 적하하여 피복함으로써 주연을 포함하는 표면이 완만한 테이퍼로 되도록 구성된 저유전률의 절연막과의 2층 구조이고,
    상기 저유전률의 절연막은 방향족탄화수소계 유기폴리머, 폴리알릴에테르계 유기폴리머인 것을 특징으로 하는 액정 표시 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 저유전률의 절연막은, 내열성 수지인 것을 특징으로 하는 액정 표시 장치.
  4. 삭제
KR1020080041883A 2005-12-20 2008-05-06 액정 표시 장치 KR100961359B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00365739 2005-12-20
JP2005365739A JP4395659B2 (ja) 2005-12-20 2005-12-20 液晶表示装置とその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020060012394A Division KR100845406B1 (ko) 2005-12-20 2006-02-09 액정 표시 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20080045668A KR20080045668A (ko) 2008-05-23
KR100961359B1 true KR100961359B1 (ko) 2010-06-04

Family

ID=37834122

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020060012394A KR100845406B1 (ko) 2005-12-20 2006-02-09 액정 표시 장치의 제조 방법
KR1020080041883A KR100961359B1 (ko) 2005-12-20 2008-05-06 액정 표시 장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020060012394A KR100845406B1 (ko) 2005-12-20 2006-02-09 액정 표시 장치의 제조 방법

Country Status (7)

Country Link
US (2) US7816158B2 (ko)
EP (1) EP1801640B1 (ko)
JP (1) JP4395659B2 (ko)
KR (2) KR100845406B1 (ko)
CN (1) CN1987572B (ko)
DE (1) DE602006009059D1 (ko)
TW (1) TWI317557B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4395659B2 (ja) * 2005-12-20 2010-01-13 株式会社フューチャービジョン 液晶表示装置とその製造方法
JP4297505B2 (ja) * 2006-07-28 2009-07-15 株式会社フューチャービジョン 液晶表示装置
JP4565573B2 (ja) * 2006-09-07 2010-10-20 株式会社フューチャービジョン 液晶表示パネルの製造方法
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR101525805B1 (ko) 2008-06-11 2015-06-05 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
JP5442228B2 (ja) * 2008-08-07 2014-03-12 株式会社ジャパンディスプレイ 表示装置及び表示装置の製造方法
JP5202254B2 (ja) * 2008-11-27 2013-06-05 株式会社ジャパンディスプレイイースト 表示装置および表示装置の製造方法
US8114720B2 (en) * 2008-12-25 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5397175B2 (ja) * 2009-11-13 2014-01-22 セイコーエプソン株式会社 半導体装置用基板及びその製造方法、半導体装置並びに電子機器
JP5681809B2 (ja) 2011-10-20 2015-03-11 パナソニック株式会社 薄膜トランジスタ装置及びその製造方法
GB2498072B (en) 2011-12-21 2015-03-18 Lg Display Co Ltd Display device and method for manufacturing of the same
WO2014065235A1 (ja) * 2012-10-26 2014-05-01 シャープ株式会社 アクティブ素子基板の製造方法、アクティブ素子基板、及び表示装置
CN103487961B (zh) * 2013-10-22 2016-01-06 合肥京东方光电科技有限公司 显示面板检测方法
JP6160507B2 (ja) * 2014-02-25 2017-07-12 富士ゼロックス株式会社 レンズアレイ及びレンズアレイ製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318193A (ja) 2002-04-22 2003-11-07 Seiko Epson Corp デバイス、その製造方法及び電子装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365079A (en) * 1982-04-30 1994-11-15 Seiko Epson Corporation Thin film transistor and display device including same
TW241310B (ko) 1992-07-11 1995-02-21 Man GutehoffnungshTe Aktiengesellschaft
US5631473A (en) * 1995-06-21 1997-05-20 General Electric Company Solid state array with supplemental dielectric layer crossover structure
JPH0945774A (ja) 1995-07-28 1997-02-14 Sony Corp 薄膜半導体装置
US6613650B1 (en) * 1995-07-31 2003-09-02 Hyundai Electronics America Active matrix ESD protection and testing scheme
JP2000133649A (ja) 1998-10-22 2000-05-12 Canon Inc 素子回路基板上の絶縁膜の形成方法
KR20010063291A (ko) * 1999-12-22 2001-07-09 박종섭 박막 트랜지스터 액정표시소자
KR20030073006A (ko) * 2002-03-08 2003-09-19 삼성전자주식회사 저유전율 절연막을 사용하는 박막 트랜지스터 기판 및 그제조 방법
KR100853220B1 (ko) 2002-04-04 2008-08-20 삼성전자주식회사 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법
JP4869601B2 (ja) 2003-03-26 2012-02-08 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
JP3923462B2 (ja) * 2003-10-02 2007-05-30 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US7372513B2 (en) * 2003-12-30 2008-05-13 Lg.Philips Lcd Co., Ltd. Liquid crystal display device and method for fabricating the same
JP2005227538A (ja) 2004-02-13 2005-08-25 Chi Mei Electronics Corp 大画面および高精細のディスプレイに対応したアレイ基板およびその製造方法
US8058652B2 (en) * 2004-10-28 2011-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device used as electro-optical device having channel formation region containing first element, and source or drain region containing second element
JP4395659B2 (ja) * 2005-12-20 2010-01-13 株式会社フューチャービジョン 液晶表示装置とその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318193A (ja) 2002-04-22 2003-11-07 Seiko Epson Corp デバイス、その製造方法及び電子装置

Also Published As

Publication number Publication date
KR100845406B1 (ko) 2008-07-10
EP1801640B1 (en) 2009-09-09
TWI317557B (en) 2009-11-21
CN1987572B (zh) 2010-10-13
KR20080045668A (ko) 2008-05-23
CN1987572A (zh) 2007-06-27
TW200725901A (en) 2007-07-01
US20070138469A1 (en) 2007-06-21
US7816158B2 (en) 2010-10-19
KR20070065761A (ko) 2007-06-25
JP2007171314A (ja) 2007-07-05
EP1801640A1 (en) 2007-06-27
JP4395659B2 (ja) 2010-01-13
US20090213289A1 (en) 2009-08-27
DE602006009059D1 (de) 2009-10-22
US7738048B2 (en) 2010-06-15

Similar Documents

Publication Publication Date Title
KR100961359B1 (ko) 액정 표시 장치
KR101225440B1 (ko) 액정 표시 장치 및 그 제조 방법
TWI412850B (zh) 液晶顯示裝置及液晶顯示裝置之製造方法
KR20060079040A (ko) 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조 방법
KR100752950B1 (ko) 씨오티구조 액정표시장치 및 그 제조방법
US7538399B2 (en) Thin film transistor substrate and manufacturing method thereof
JP3306488B2 (ja) アクティブマトリクス基板
JPH10213812A (ja) アクティブマトリクス型液晶表示装置
KR100538327B1 (ko) 수평 전계 인가형 박막 트랜지스터 어레이 기판 및 그제조 방법
JP2009151285A (ja) 液晶表示装置及びその製造方法
KR100922271B1 (ko) 액정 표시 패널 및 그 제조 방법
KR100386458B1 (ko) 액정 표시 장치용 어레이 기판 및 그의 제조 방법
US6914645B2 (en) Liquid crystal display device
KR100504572B1 (ko) 수평 전계 인가형 액정 표시 장치 및 그 제조 방법
KR20050113748A (ko) 횡전계 방식 액정 표시 장치용 어레이 기판 및 그 제조 방법
KR101093226B1 (ko) 박막트랜지스터 기판 및 이의 제조방법
KR20090022078A (ko) 횡전계형 액정표시장치용 어레이 기판 및 이의 제조 방법
KR101267532B1 (ko) 스토리지 온 커먼 방식의 액정표시장치 및 그 제조방법
JP2005215702A (ja) アクティブマトリクス型液晶表示装置
JP2001005028A (ja) 液晶表示装置とその製造方法
KR101818244B1 (ko) 횡전계형 액정표시장치
KR100600088B1 (ko) 수평 전계 인가형 액정 표시 장치 및 그 제조 방법
KR101188638B1 (ko) 액정표시소자 및 그 제조방법
KR20090035976A (ko) 액정표시장치 및 이의 제조 방법
KR20050116307A (ko) 횡전계모드 액정표시소자 및 그 제조방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130503

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140502

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150519

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160513

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170519

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180523

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee