KR100960921B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은 상부 배선과 하부 배선을 연결하는 비아 홀 형성 시, 상기 비아 홀의 밀도를 높여 로딩 효과를 줄일 수 있는 반도체 소자의 금속 배선 형성 방법에 관해 개시한 것으로서, 반도체 기판 상에 제 1에치스토퍼, 제 1절연막 및 제 1캡핑층을 차례로 형성하는 단계와, 제 1포토리쏘그라피 공정에 의해 상기 제 1캡핑층, 제 1절연막 및 제 1에치스토퍼를 식각하여 개구부를 형성하는 단계와, 개구부를 매립시키는 하부 금속배선을 형성하는 단계와, 하부 금속배선을 포함한 기판 전면에 제 2에치스토퍼, 제 2절연막 및 제 2캡핑층을 차례로 형성하는 단계와, 제 2포토리쏘그라피 공정에 의해 제 2캡핑층, 제 2절연막 및 제 2에치스토퍼를 플라즈마 건식 식각하여 상기 하부 금속배선을 노출시키는 제1홀 및 상기 제 1캡핑층을 노출시키는 제2홀을 포함하는 비아 홀을 형성하는 단계를 포함한다.
Description
도 1은 반도체 소자의 금속 배선 형성에 있어서, 다마신 법을 적용하였을 경우, 정상적으로 디파인된 비아 홀의 평면도.
도 2는 종래 기술에 따른 문제점을 설명하기 위한 도면으로서, 밀도 차에 의한 로딩 현상이 발생된 것을 보인 비아홀 평면도.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 공정단면도.
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 보다 구체적으로는 상부 배선과 하부 배선을 연결하는 비아 홀(via hole) 형성 시, 상기 비아 홀의 밀도를 높여 로딩 효과(loading effect)를 줄일 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
일반적으로 알려진 바와 같이, 반도체 소자에서 특히, 비메모리 반도체 제조 공정에서는 하나의 칩 속에 회로를 집적하는 것이기 때문에 금속 배선 구조를 형성 해야 한다. 그러나, 디자인 룰이 0.13㎛ 이하로 축소됨에 따라 이러한 금속 배선 형성 기술은 대단히 어려워져서 대부분의 디바이스 수율이 금속 배선 형성에 좌우된다. 따라서, 이러한 금속 배선 구조에 다마신(damascene)법을 적용하는 방법이 채택되었다.
도 1은 반도체 소자의 금속 배선 형성에 있어서, 다마신 법을 적용하였을 경우, 정상적으로 디파인된 비아 홀의 평면도를 나타낸 것이다.
한편, 도 2는 종래 기술에 따른 문제점을 설명하기 위한 도면으로서, 밀도 차에 의한 로딩 현상이 발생된 것을 보인 비아홀 평면도이다.
종래의 기술에서는 반도체 소자의 금속 배선 구조에 다마신법을 적용함으로써 하기와 같은 문제점이 발생되었다.
비아 홀 디파인 시, 패턴 밀도가 너무 작아 실제로 넓은 패턴에서의 식각특성과 큰 차이를 보이게 된다. 또한, 비아 홀에서 밀도가 높은 부분과 작은 부분에서의 식각률이 다르게 나타나게 되어 로딩 현상이 발생되었다. 즉, 도 1에 도시된 바와 같이, 식각 깊이(etch depth)가 달라 비아 홀의 플라즈마 건식 식각 공정 이후에 폴리머(polymer)가 잔류됨을 알 수 있다. 이에 비해, 도 2에는 폴리머가 잔류되지 않음을 알 수 있다.
이러한 로딩 현상이 발생되면 상기 두 부분에서 적절한 식각 타겟이 어긋날 경우 하부 배선과 상부 배선을 연결하는 역할을 제대로 수행하기가 어려운 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 상부 배선과 하부 배선 간의 전기적 연결 통로인 비아 홀 디파인 시, 상기 비아 홀의 밀도를 높여 로딩 효과를 줄일 수 있는 반도체 소자의 금속 배선 형성 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, 반도체 기판 상에 제 1에치스토퍼, 제 1절연막 및 제 1캡핑층을 차례로 형성하는 단계와,제 1포토리쏘그라피 공정에 의해 상기 제 1캡핑층, 제 1절연막 및 제 1에치스토퍼를 식각하여 개구부를 형성하는 단계와, 개구부를 매립시키는 하부 금속배선을 형성하는 단계와, 하부 금속배선을 포함한 기판 전면에 제 2에치스토퍼, 제 2절연막 및 제 2캡핑층을 차례로 형성하는 단계와, 제 2포토리쏘그라피 공정에 의해 제 2캡핑층, 제 2절연막 및 제 2에치스토퍼를 플라즈마 건식 식각하여 상기 하부 금속배선을 노출시키는 제1홀 및 상기 제 1캡핑층을 노출시키는 제2홀을 포함하는 비아 홀을 형성하는 단계를 포함한 것을 특징으로 한다.
상기 제 1 및 제 2에치스토퍼는 SiC 재질을 이용하며, 400∼600Å 두께로 형성한다.
상기 제 1 및 제 2캡핑층은 SiC 재질을 이용하며, 500∼1500Å 두께로 형성한다.
상기 플라즈마 건식 식각 공정은 60토르의 압력 및 900∼1100와트의 소오스 파워를 유지하면서 CF4가스를 35∼45sccm 유량으로, Ar가스를 450∼550sccm 유량으로, O2가스를 20∼30sccm 유량으로, N2가스를 25∼35sccm 유량으로 각각 공급한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 공정단면도이다.
본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법은, 도 3a에 도시된 바와 같이, 먼저 반도체기판(1) 상에 제 1에치스토퍼(etch stopper)(2), 제 1절연막(3) 및 제 1캡핑층(capping layer)(4)을 차례로 형성한다. 이때, 상기 제 1에치스토퍼(2)로는 SiC막 재질을 이용하며, 상기 SiC막은 화학기상증착(Chemical Vapor Deposition: 이하, CVD라 칭함)방법에 의해 형성한다. 상기 제 1에치스토퍼(2)는 이 후의 건식 식각(dry etch) 공정에서 식각정지점으로 사용되며, 400∼600Å, 바람직하게는 500Å 두께로 형성한다. 또한, 상기 제 1절연막(3)은 저유전 상수값을 가진 절연막으로서, 1500∼2500Å, 바람직하게는 2000Å 두께로 형성한다. 한편, 상기 제 1캡핑층(4)은, 저유전 상수값을 가진 제 1절연막(3)이 노출되게 되면 상기 제 1절연막이 안정하지 못한 물질이기 때문에 막질의 변화가 있을 수 있으므로, 이러한 제 1절연막(3)을 보호하기 위한 SiC막으로서, 500∼1500Å, 바람직하게는 1000Å 두께로 형성한다.
상기 제 1절연막(3)의 상부에 SiC 재질의 캡핑층을 형성하는 이유는 이 후의 비아 홀을 형성하기 위한 플라즈마 건식 식각 공정 시 상기 캡핑층이 제 2절연막(SiO2)과의 선택비가 높기 때문에 효과적인 에치스토퍼 역할을 할 수 있기 때문이다.
이어, 상기 제 1캡핑층(4) 상에 감광막을 도포하고 노광 및 현상하여 배선 형성영역(미도시)을 노출시키는 제 1감광막 패턴(5)을 형성한다.
그런 다음, 도 3b에 도시된 바와 같이, 상기 제 1감광막 패턴을 마스크로 이용하여 상기 막들을 건식 식각하여 제 1개구부(6)를 형성한다. 이 후, 상기 제 1개구부(6)를 포함한 기판 전면에 스퍼터링(sputtering) 방법에 의해 구리막(미도시)을 증착한 다음, 상기 구리막을 에치백(etch back)하여 상기 제 1개구부(6)를 매립시키는 하부 구리 배선(7)을 형성한다. 이어, 상기 제 1감광막 패턴을 제거한다.
그런 다음, 도 3c에 도시된 바와 같이, 상기 하부 구리 배선(7)을 포함한 기판 전면에 제 2에치스토퍼(8), 제 2절연막(9) 및 제 2캡핑층(10)을 차례로 형성한다. 이때, 상기 제 2에치스토퍼(8)는 SiC막 재질을 이용하며, 상기 SiC막은 CVD 방법에 의해 형성한다. 상기 제 2에치스토퍼(8)는 이 후의 플라즈마 건식 식각 공정에서 식각정지점으로 사용되며, 400∼600Å, 바람직하게는 500Å 두께로 형성한다. 또한, 상기 제 2절연막(9)은 저유전 상수값을 가진 절연막으로서, 3500∼4500Å, 바람직하게는 4000Å 두께로 형성한다. 한편, 상기 제 2캡핑층(10)은, 저유전 상수값을 가진 제 2절연막(9)이 노출되게 되면 막질의 변화가 있을 수 있으므로, 이러한 제 2절연막(9)을 보호하기 위한 것으로서, 500∼1000Å, 바람직하게는 750Å 두께로 형성한다. 이 후, 제 2캡핑층(10) 상에 비아홀 형성영역(미도시)을 노출시키는 제 2감광막 패턴(11)을 형성한다.
이어서, 도 3d에 도시된 바와 같이, 상기 제 2감광막 패턴을 마스크로 하고 상기 막들을 플라즈마 건식 식각하여 상기 하부 금속배선(7)을 노출시키는 제1홀(12a) 및 상기 제 1캡핑층(4)을 노출시키는 제2홀(12b)을 포함하는 비아 홀(12)을 각각 형성한다. 상기 제2홀(12b)은 상기 하부 금속배선(7)과 연결되지 않도록 상기 플라즈마 건식 식각 공정에서 상기 비아 홀(12)의 디파인 시에 추가로 형성한다.
이때, 상기 플라즈마 건식 식각 공정은 60토르(Torr)의 압력 및 900∼1100와트(Watt)의 소오스 파워(source power)를 유지한 상태에서, CF4가스를 35∼45sccm 유량으로, Ar가스를 450∼550sccm 유량으로, O2가스를 20∼30sccm 유량으로, N2가스를 25∼35sccm 유량으로 각각 공급하여 진행한다.
이때, 상기 플라즈마 건식 식각 공정은 60토르(Torr)의 압력 및 900∼1100와트(Watt)의 소오스 파워(source power)를 유지한 상태에서, CF4가스를 35∼45sccm 유량으로, Ar가스를 450∼550sccm 유량으로, O2가스를 20∼30sccm 유량으로, N2가스를 25∼35sccm 유량으로 각각 공급하여 진행한다.
또한, 상기 플라즈마 건식 식각 공정에서, 상기 비아 홀(12)의 디파인 시에, 제 2에치스토퍼를 식각한 후 과도 식각하더라도 제 1캡핑층이 존재하기 때문에 제 1절연막이 드러나는 경우가 발생되지 않는다.
이상에서와 같이, 본 발명은 플라즈마 건식 식각 공정을 진행하여 비아 홀을 디파인 시에, 제 1캡핑층이 노출되도록 하부 금속배선과 연결되지 않는 부분에 추가로 홀을 형성함으로써, 비아 홀의 밀도를 높여준다.
또한, 본 발명은 비아 홀의 밀도를 높여줌으로써, 로딩 효과를 방지할 수 있으며, 패턴 밀도 차이에서 오는 비아 홀 오픈 페일(fail)을 막을 수 있다.
또한, 본 발명은 비아 홀의 밀도를 높여줌으로써, 로딩 효과를 방지할 수 있으며, 패턴 밀도 차이에서 오는 비아 홀 오픈 페일(fail)을 막을 수 있다.
게다가, 본 발명에서는 제 2에치스토퍼를 식각한 후 과도 식각하더라도 상기 제 2에치스토퍼 하부에 제 1캡핑층(SiC)이 존재하므로 제 1절연막이 드러나는 것을 막을 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (6)
- 반도체 기판 상에 제 1에치스토퍼, 제 1절연막 및 제 1캡핑층을 차례로 형성하는 단계와,제 1포토리쏘그라피 공정에 의해 상기 제 1캡핑층, 제 1절연막 및 제 1에치스토퍼를 식각하여 개구부를 형성하는 단계와,상기 개구부를 매립시키는 하부 금속배선을 형성하는 단계와,상기 하부 금속배선을 포함한 기판 전면에 제 2에치스토퍼, 제 2절연막 및 제 2캡핑층을 차례로 형성하는 단계와,제 2포토리쏘그라피 공정에 의해 상기 제 2캡핑층, 제 2절연막 및 제 2에치스토퍼를 플라즈마 건식 식각하여 상기 하부 금속배선을 노출시키는 제1홀 및 상기 제 1캡핑층을 노출시키는 제2홀을 포함하는 비아 홀을 형성하는 단계를 포함한 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1항에 있어서, 상기 제 1 및 제 2에치스토퍼는 SiC 재질인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1항에 있어서, 상기 제 1 및 제 2에치스토퍼는 400∼600Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1항에 있어서, 상기 제 1 및 제 2캡핑층은 SiC 재질인 것을 특징으로 하 는 반도체 소자의 금속 배선 형성 방법.
- 제 1항에 있어서, 상기 제 1 및 제 2캡핑층은 500∼1500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1항에 있어서, 상기 플라즈마 건식 식각 공정은 60토르의 압력 및 900∼1100와트의 소오스 파워를 유지하면서 CF4가스를 35∼45sccm 유량으로, Ar가스를 450∼550sccm 유량으로, O2가스를 20∼30sccm 유량으로, N2가스를 25∼35sccm 유량으로 각각 공급하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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