KR100959136B1 - 직접 메모리 접근 제어기 및 직접 메모리 접근 채널의데이터 전송 방법 - Google Patents
직접 메모리 접근 제어기 및 직접 메모리 접근 채널의데이터 전송 방법 Download PDFInfo
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Abstract
Description
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- 복수의 직접 메모리 접근 채널들을 각각 갖는 복수의 채널 그룹들; 및채널 그룹 단위로 직접 메모리 접근 채널들의 활성화를 제어하는 채널 그룹 제어기를 포함하되,상기 채널 그룹 제어기는 데이터 전송시 상기 복수의 채널 그룹들 중 적어도 하나의 채널 그룹의 직접 메모리 접근 채널을 활성화시키는 것을 특징으로 하는 직접 메모리 접근 제어기.
- 제 1 항에 있어서,상기 직접 메모리 접근 채널들은 각각 듀얼 포트 인터페이스를 제공하는 것을 특징으로 하는 직접 메모리 접근 제어기.
- 제 1 항에 있어서,상기 직접 메모리 접근 채널들 각각은 물리적으로 독립된 것을 특징으로 하는 직접 메모리 접근 제어기.
- 제 1 항에 있어서,상기 채널 그룹 제어기는,상기 직접 메모리 접근 제어기에 연결된 외부의 프로세서들이 상기 복수의 직접 메모리 접근 채널들을 모두 제어할 수 있도록 구현되는 것을 특징으로 하는 직접 메모리 접근 제어기.
- 제 1 항에 있어서,상기 채널 그룹들은 m(여기서, m은 2 이상의 정수)개이고,상기 채널 그룹 제어기는,n(여기서, n은 2 이상의 정수)개의 프로세서들이 상기 m개의 채널 그룹들 중 어느 하나에 연결되도록 스위칭하는 크로스바 스위치;상기 n개의 프로세서들이 상기 크로스바 스위치를 통하여 연결되고, 상기 m개의 채널 그룹들 각각의 직접 메모리 접근 채널들을 제어하기 위한 레지스터를 설정하거나 및 제어를 수행하기 위한 레지스터 설정 및 제어 블록들; 및상기 레지스터 설정 및 제어 블록들 각각에 연결되고, 상기 채널 그룹들의 각각의 직접 메모리 접근 채널들을 제어하기 위한 정보를 저장하는 레지스터들이 포함된 레지스터 뱅크들을 포함하는 직접 메모리 접근 제어기.
- 제 5 항에 있어서,상기 m개의 채널 그룹들 각각의 상기 직접 메모리 접근 채널들 각각은 물리적으로 하나이지만 복수의 하위 채널들로 설정되어 활성화되는 것을 특징으로 하는 직접 메모리 접근 제어기.
- 제 6 항에 있어서,상기 직접 메모리 접근 제어기는 대용량 데이터 전송시 하나의 하위 채널 레지스터 셋을 설정함으로 데이터 전송에 필요한 하위 채널들이 자동으로 활성화되도록 하는 것을 특징으로 하는 직접 메모리 접근 제어기.
- 직접 메모리 접근 채널의 데이터 전송 방법에 있어서:데이터 전송시 상기 직접 메모리 접근 채널의 복수의 하위 채널들 중 어느 하나의 하위 채널 레지스터 셋을 설정하는 단계;상기 설정된 하위 채널 레지스터 셋에 따라 하위 채널을 활성화하는 단계; 및상기 활성화된 하위 채널을 따라 데이터가 전송되는 단계를 포함하되,데이터 전송시 나머지 하위 채널들은 상기 하위 채널 레지스터 셋의 설정에 따라 자동으로 활성화되는 것을 특징으로 하는 데이터 전송 방법.
- 제 8 항에 있어서,복수의 블록 데이터 전송시 상기 복수의 하위 채널 레지스터 셋들을 설정하는 것을 특징으로 하는 데이터 전송 방법.
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