KR100956775B1 - NOR Operating Apparatus of Semiconductor Integrated Circuit - Google Patents

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Abstract

본 발명은 제 1 입력 신호 및 제 2 입력 신호에 응답하여 제 1 펄스 및 제 2 펄스를 생성하는 펄스 생성부, 및 상기 제 1 펄스 및 상기 제 2 펄스의 생성 여부에 따라 출력 신호를 생성하는 신호 조합부를 포함한다.The present invention provides a pulse generator for generating a first pulse and a second pulse in response to a first input signal and a second input signal, and a signal for generating an output signal according to whether the first pulse and the second pulse are generated. It includes a combination.

노어 연산 장치, 입력의 개수, 출력 타이밍 NOR operation unit, number of inputs, output timing

Description

반도체 집적 회로의 노어 연산 장치{NOR Operating Apparatus of Semiconductor Integrated Circuit}NOR operation device of a semiconductor integrated circuit {NOR Operating Apparatus of Semiconductor Integrated Circuit}

본 발명은 반도체 집적 회로에 관한 것으로서, 특히 노어 연산 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly to a NOR computing device.

일반적으로 반도체 집적 회로에 사용되는 노어 게이트(NOR gate)는 입력 신호들이 모두 로우 레벨일 경우 하이 레벨의 신호를 출력해야 하고, 입력 신호들이 하나라도 하이 레벨이면 로우 레벨의 신호를 출력해야 한다.In general, a NOR gate used in a semiconductor integrated circuit should output a high level signal when all input signals are low level, and output a low level signal when any one of the input signals is high level.

도 1은 일반적으로 사용되는 노어 게이트를 도시한 도면이다. 이때, 도 1은 노어 게이트에 입력이 두개인 경우를 예로 하여 도시된 것이다.1 is a diagram illustrating a commonly used NOR gate. 1 illustrates an example in which two inputs are provided to the NOR gate.

일반적인 노어 게이트는 제 1 내지 제 4 트랜지스터(P1, P2, N1, N2)를 포함한다. 상기 제 1 트랜지스터(P1)는 게이트에 제 1 입력 신호(in1)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 2 트랜지스터(P2)는 게이트에 제 2 입력 신호(in2)를 입력 받고 소오스에 상기 제 1 트랜지스터(P1)의 드레인이 연결되며 드레인에 출력 노드(node A)가 연결된다. 상기 제 3 트랜지스터(N1)는 게이트에 상기 제 1 입력 신호(in1)를 입력 받고 드레인에 상기 출력 노드(node A)가 연 결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 4 트랜지스터(N2)는 게이트에 상기 제 2 입력 신호(in2)를 입력 받고 드레인에 상기 출력 노드(node A)가 연결되며 소오스에 접지단(VSS)이 연결된다. 이때, 상기 출력 노드(node A)의 전위 레벨이 연산 결과 신호(out)의 전위 레벨이다.Typical NOR gates include first through fourth transistors P1, P2, N1, and N2. The first transistor P1 receives a first input signal in1 at a gate and receives an external voltage VDD at a source. The second transistor P2 receives a second input signal in2 at a gate, a drain of the first transistor P1 is connected to a source, and an output node A is connected to the drain. The third transistor N1 receives the first input signal in1 at a gate, the output node A is connected to a drain, and a ground terminal VSS is connected to a source. The fourth transistor N2 receives the second input signal in2 at a gate, the output node A is connected to a drain, and a ground terminal VSS is connected to a source. At this time, the potential level of the output node A is the potential level of the calculation result signal out.

이와 같이 구성된 일반적인 노어 게이트는 다음과 같이 동작한다.The general NOR gate configured as described above operates as follows.

상기 제 1 입력 신호(in1) 또는 상기 제 2 입력 신호(in2) 모두 로우 레벨일 경우 상기 제 1 및 제 2 트랜지스터(P1, P2)가 모두 턴온된다. 따라서 상기 출력 노드(node A)에 외부 전압(VDD)이 인가됨으로 상기 연산 결과 신호(out)는 하이 레벨의 신호가 된다. When both the first input signal in1 or the second input signal in2 are at a low level, both the first and second transistors P1 and P2 are turned on. Accordingly, since the external voltage VDD is applied to the output node A, the calculation result signal out becomes a high level signal.

한편, 상기 제 1 입력 신호(in1) 및 상기 제 2 입력 신호(in2)중 어느 하나도 하이 레벨이면 상기 제 3 트랜지스터(N1) 또는 상기 제 4 트랜지스터(N2)가 턴온된다. 따라서 상기 출력 노드(node A)는 접지단(VSS)과 연결되므로 상기 연산 결과 신호(out)는 로우 레벨의 신호가 된다.Meanwhile, when either one of the first input signal in1 and the second input signal in2 is at a high level, the third transistor N1 or the fourth transistor N2 is turned on. Accordingly, since the output node node A is connected to the ground terminal VSS, the calculation result signal out becomes a low level signal.

하지만 도 1에 도시된 노어 게이트가 하이 레벨의 상기 연산 결과 신호(out)를 출력하려면 상기 출력 노드(node A)에 외부 전압(VDD)이 인가되어야 한다. 즉, 외부 전압(VDD)이 상기 제 1 트랜지스터(P1)와 상기 제 2 트랜지스터(P2)를 모두 통과하여야 함으로 상기 제 1 및 제 2 입력 신호(in1, in2)에 대한 상기 연산 결과 신호(out)의 출력 속도는 느려질 수 밖에 없다. However, in order for the NOR gate shown in FIG. 1 to output the operation result signal out at a high level, an external voltage VDD must be applied to the output node A. FIG. That is, since the external voltage VDD must pass through both the first transistor P1 and the second transistor P2, the calculation result signal out for the first and second input signals in1 and in2. Will only slow down the output.

입력이 두개인 노어 게이트를 예로 하였지만 입력의 개수가 늘어나면 날수록 도 1과 같은 방식의 노어 게이트는 입력에 대해 출력의 타이밍이 늦어질 수 밖에 없다.Although the NOR gate having two inputs is taken as an example, as the number of inputs increases, the NOR gate of the method shown in FIG. 1 inevitably delays the output timing with respect to the input.

도 2에 도시된 노어 게이트는 상기에서 상술한 문제점을 해결하기 위해 고안되었던 것이다.The NOR gate shown in FIG. 2 is designed to solve the above-described problems.

도 2에 도시된 노어 게이트는 제 1 내지 제 3 트랜지스터(P3, N3, N4)를 포함한다. 상기 제 1 트랜지스터(P3)는 게이트에 접지단(VSS)이 연결되고 소오스에 외부 전압(VDD)을 인가 받으며 드레인이 출력 노드(node B)에 연결된다. 상기 제 2 트랜지스터(N3)는 게이트에 제 1 입력 신호(in1)를 입력 받고 드레인에 상기 출력 노드(node B)가 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 3 트랜지스터(N4)는 게이트에 제 2 입력 신호(in2)를 입력 받고 드레인에 상기 출력 노드(node B)가 연결되며 소오스에 접지단(VSS)이 연결된다.The NOR gate shown in FIG. 2 includes first to third transistors P3, N3, and N4. The first transistor P3 has a ground terminal VSS connected to a gate thereof, an external voltage VDD applied to a source thereof, and a drain thereof connected to an output node B2. The second transistor N3 receives a first input signal in1 at a gate, the output node node B is connected to a drain, and a ground terminal VSS is connected to a source. The third transistor N4 receives a second input signal in2 at a gate, the output node node B is connected to a drain, and a ground terminal VSS is connected to a source.

이와 같이 구성된 노어 게이트는 상기 제 1 입력 신호(in1) 또는 상기 제 2 입력 신호(in2)중 어느 하나라도 하이 레벨이면 로우 레벨의 상기 연산 결과 신호(out)를 출력한다. 또한 상기 제 1 입력 신호(in1)와 상기 제 2 입력 신호(in2)가 모두 로우 레벨이면 하이 레벨의 상기 연산 결과 신호(out)를 출력한다. 도 2에 도시된 노어 게이트는 도 1에 도시된 노어 게이트보다 입력에 대한 출력의 출력 타이밍이 빠른 장점이 있다. 하지만 종래의 노어 연산 장치는 출력 노드에 항상 외부 전압을 인가시키고 입력 신호들에 의해 출력 노드를 접지단과 연결시키는 동작을 수행한다. 따라서 외부 전압이 직접 접지단에 인가되는 상황이 발생하므로 전력 소모가 커지는 문제점이 발생한다.The NOR gate configured as described above outputs the operation result signal out at a low level when either the first input signal in1 or the second input signal in2 is at a high level. In addition, when the first input signal in1 and the second input signal in2 are both at a low level, the operation result signal out at a high level is output. The NOR gate shown in FIG. 2 has an advantage in that an output timing of an output to an input is faster than that of the NOR gate shown in FIG. 1. However, the conventional NOR device always applies an external voltage to the output node and performs an operation of connecting the output node to the ground terminal by input signals. Therefore, a situation in which an external voltage is directly applied to the ground terminal occurs, which causes a problem in that power consumption increases.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 입력의 개수가 늘어나도 출력의 출력 타이밍을 일정하게 유지시킬 수 있으며, 전력 소모가 작은 반도체 집적 회로의 노어 연산 장치를 제공함에 그 목적이 있다. Disclosure of Invention The present invention has been made to solve the above-described problem, and an object thereof is to provide a NOR operation device of a semiconductor integrated circuit, which can maintain a constant output timing of an output even when the number of inputs is increased, and has a low power consumption. .

본 발명의 실시예에 따른 반도체 집적 회로의 노어 연산 장치는 제 1 입력 신호 및 제 2 입력 신호에 응답하여 제 1 펄스 및 제 2 펄스를 생성하는 펄스 생성부, 및 상기 제 1 펄스 및 상기 제 2 펄스의 생성 여부에 따라 출력 신호를 생성하는 신호 조합부를 포함한다.According to an embodiment of the present invention, a NOR apparatus of a semiconductor integrated circuit may include a pulse generator configured to generate first and second pulses in response to a first input signal and a second input signal, and the first pulse and the second pulse. And a signal combination unit configured to generate an output signal according to whether a pulse is generated.

본 발명의 다른 실시예에 따른 반도체 집적 회로의 노어 연산 장치는 제 1 입력 신호와 제 2 입력 신호가 모두 로우 레벨로 천이할 경우 제일 나중에 천이하는 신호의 천이 타이밍에 제 1 펄스를 생성하고 상기 제 1 입력 신호 또는 상기 제 2 입력 신호중 어느 하나라도 하이 레벨일 때 제 2 펄스를 생성하는 펄스 생성부, 및 상기 제 1 펄스가 입력되면 하이 레벨의 출력 신호를 생성하고 상기 제 2 펄스가 입력되면 로우 레벨의 출력 신호를 생성하는 신호 조합부를 포함한다.According to another embodiment of the present invention, a NOR operation apparatus of a semiconductor integrated circuit generates a first pulse at a transition timing of a signal to be transitioned later when both the first input signal and the second input signal transition to a low level. A pulse generator which generates a second pulse when any one of the first input signal and the second input signal is at a high level, and generates a high level output signal when the first pulse is input, and low when the second pulse is input. And a signal combination unit for generating an output signal of the level.

본 발명의 다른 실시예에 따른 반도체 집적 회로의 노어 연산 장치는 복수개의 입력 신호가 모두 로우 레벨로 천이할 경우 각각의 상기 입력 신호의 폴링 타이밍에 인에이블되는 복수개의 펄스를 생성하는 펄스 생성부, 및 상기 복수개의 입력 신호가 하이 레벨일 경우 출력 노드에 접지단을 인가시키고, 상기 복수개의 펄스에 응답하여 상기 출력 노드에 외부 전압을 인가시키는 신호 조합부를 포함하며, 상기 출력 노드의 전위 레벨이 연산 결과 신호의 전위 레벨로서 출력되는 것을 특징으로 한다.According to another embodiment of the present invention, a NOR operation apparatus of a semiconductor integrated circuit may include: a pulse generator configured to generate a plurality of pulses enabled at a polling timing of each of the input signals when a plurality of input signals all transition to a low level; And a signal combination unit configured to apply a ground terminal to an output node when the plurality of input signals are at a high level, and apply an external voltage to the output node in response to the plurality of pulses, wherein the potential level of the output node is calculated. And output as a potential level of the resultant signal.

본 발명의 다른 실시예에 따른 반도체 집적 회로의 노어 연산 장치는 복수개의 입력 신호가 모두 로우 레벨로 천이할 경우 제일 마지막에 로우 레벨로 천이하는 입력 신호의 폴링 타이밍에 제 1 펄스를 생성하고, 상기 복수개의 입력 신호중 적어도 하나 이상이 하이 레벨로 천이할 경우 제일 처음에 하이 레벨로 천이하는 입력 신호의 라이징 타이밍에 제 2 펄스를 생성하는 펄스 생성부, 및 상기 제 1 및 제 2 펄스에 응답하여 연산 결과 신호를 생성하는 신호 조합부를 포함한다.According to another exemplary embodiment of the present disclosure, when a plurality of input signals all transition to a low level, the NOR operation apparatus of a semiconductor integrated circuit generates a first pulse at a polling timing of an input signal that transitions to a low level lastly. A pulse generator for generating a second pulse at a rising timing of an input signal that first transitions to a high level when at least one of the plurality of input signals transitions to a high level, and operates in response to the first and second pulses And a signal combination unit for generating a resultant signal.

본 발명의 실시예에 따른 반도체 접적 회로의 노어 연산 장치는 입력의 개수가 늘어나도 출력의 출력 타이밍이 일정하게 유지시킬 수 있어 반도체 집적 회로의 동작 안정성을 높이는 효과가 있다. 또한 전력 소모가 적어 저 전력 반도체 집적 회로를 구현하는 데 용이하다. The NOR operation apparatus of a semiconductor integrated circuit according to an embodiment of the present invention can maintain the output timing of an output even if the number of inputs increases, thereby increasing the operational stability of the semiconductor integrated circuit. In addition, low power consumption facilitates the implementation of low-power semiconductor integrated circuits.

본 발명의 실시예에 따른 반도체 집적 회로의 노어 연산 장치는 도 3에 도시된 바와 같이, 펄스 생성부(100), 및 신호 조합부(200)를 포함한다.The NOR operation apparatus of the semiconductor integrated circuit according to the exemplary embodiment of the present invention includes a pulse generator 100 and a signal combiner 200 as shown in FIG. 3.

상기 펄스 생성부(100)는 제 1 입력 신호(in1) 및 제 2 입력 신호(in2)에 응답하여 제 1 펄스(pulse1) 및 제 2 펄스(pulse2)를 생성한다. 예를 들어 상기 펄스 생성부(100)는 상기 제 1 입력 신호(in1)의 폴링 타이밍에 로우 레벨로 인에이블되 는 상기 제 1 펄스(pulse1)를 생성하고, 상기 제 2 입력 신호(in2)의 폴링 타이밍에 로우 레벨로 인에이블되는 상기 제 2 펄스(pulse2)를 생성한다.The pulse generator 100 generates a first pulse pulse1 and a second pulse pulse2 in response to the first input signal in1 and the second input signal in2. For example, the pulse generator 100 generates the first pulse pulse1 that is enabled at a low level at the polling timing of the first input signal in1, and generates the first input signal in2 of the second input signal in2. Generate the second pulse pulse2 that is enabled low level at the polling timing.

상기 신호 조합부(200)는 상기 제 1 펄스(pulse1) 및 상기 제 2 펄스(pulse2)의 생성 여부에 따라 연산 결과 신호(out)를 생성한다. 예를 들어, 상기 신호 조합부(200)는 상기 제 1 펄스(pulse1)와 상기 제 2 펄스(pulse2)가 모두 입력되면 상기 연산 결과 신호(out)를 하이 레벨로 출력한다. 한편, 상기 신호 조합부(200)는 상기 제 1 입력 신호(in1) 또는 상기 제 2 입력 신호(in2)의 폴링 구간이 존재하지 않으면, 즉 로우 레벨로 천이하지 않으면 상기 제 1 펄스(pulse1) 및 상기 제 2 펄스(pulse2)가 생성되지 않은 것으로 판단하여 상기 연산 결과 신호(out)를 로우 레벨로 출력한다.The signal combination unit 200 generates an operation result signal out depending on whether the first pulse pulse1 and the second pulse pulse2 are generated. For example, the signal combination unit 200 outputs the calculation result signal out at a high level when both the first pulse 1 and the second pulse 2 are input. On the other hand, the signal combination unit 200 is the first pulse (pulse1) and if there is no polling interval of the first input signal (in1) or the second input signal (in2), that is, does not transition to a low level It is determined that the second pulse pulse2 is not generated and outputs the calculation result signal out at a low level.

상기 펄스 생성부(100)는 도 4에 도시된 바와 같이, 제 1 폴링 감지부(110), 및 제 2 폴링 감지부(120)를 포함한다.As shown in FIG. 4, the pulse generator 100 includes a first polling detector 110 and a second polling detector 120.

상기 제 1 폴링 감지부(110)는 상기 제 1 입력 신호(in1)의 폴링 타이밍에 로우 레벨로 인에이블되는 상기 제 1 펄스(pulse1)를 생성한다.The first polling detector 110 generates the first pulse pulse1 enabled at a low level at the polling timing of the first input signal in1.

상기 제 1 폴링 감지부(110)는 제 1 지연기(delay1), 제 1 인버터(IV11), 및 제 1 오어 게이트(OR11)를 포함한다. 상기 제 1 지연기(delay1)는 상기 제 1 입력 신호(in1)를 입력 받는다. 상기 제 1 인버터(IV1)는 상기 제 1 지연기(delay1)의 출력 신호를 입력 받는다. 상기 제 1 오어 게이트(OR11)는 상기 제 1 입력 신호(in1), 및 상기 제 1 인버터(IV11)의 출력 신호를 입력 받아 상기 제 1 펄스(pulse1)를 생성한다.The first polling detector 110 includes a first delay unit delay1, a first inverter IV11, and a first or gate OR11. The first delay delay1 receives the first input signal in1. The first inverter IV1 receives the output signal of the first delayer delay1. The first OR gate OR11 receives the first input signal in1 and the output signal of the first inverter IV11 to generate the first pulse pulse1.

상기 제 2 폴링 감지부(120)는 상기 제 2 입력 신호(in2)의 폴링 타이밍에 로우 레벨로 인에이블되는 상기 제 2 펄스(pulse2)를 생성한다.The second polling detector 120 generates the second pulse pulse2 enabled at a low level at the polling timing of the second input signal in2.

상기 제 2 폴링 감지부(120)는 제 2 지연기(delay2), 제 2 인버터(Iv12), 및 제 2 입력 신호(in2)를 포함한다. 상기 제 2 지연기(delay2)는 상기 제 2 입력 신호(in2)를 입력 받는다. 상기 제 2 인버터(IV12)는 상기 제 2 지연기(delay2)의 출력 신호를 입력 받는다. 상기 제 2 오어 게이트(OR12)는 상기 제 2 입력 신호(in2) 및 상기 제 2 인버터(IV12)의 출력 신호를 입력 받아 상기 제 2 펄스(pulse2)를 생성한다.The second polling detector 120 includes a second delayer delay2, a second inverter Iv12, and a second input signal in2. The second delay delay2 receives the second input signal in2. The second inverter IV12 receives the output signal of the second delayer delay2. The second OR gate OR12 receives the second input signal in2 and the output signal of the second inverter IV12 to generate the second pulse pulse2.

상기 신호 조합부(200)는 도 5에 도시된 바와 같이, 제 1 출력부(210), 및 제 2 출력부(220)를 포함한다.As shown in FIG. 5, the signal combination unit 200 includes a first output unit 210 and a second output unit 220.

상기 제 1 출력부(210)는 상기 제 1 펄스(pulse1) 또는 상기 제 2 펄스(pulse2)가 입력되면 출력 노드(node A)에 외부 전압(VDD)을 인가시킨다. The first output unit 210 applies an external voltage VDD to the output node A when the first pulse pulse1 or the second pulse pulse2 is input.

상기 제 1 출력부(210)는 제 1 전압 인가부(211), 제 2 전압 인가부(212), 및 래치부(213)를 포함한다.The first output unit 210 includes a first voltage applying unit 211, a second voltage applying unit 212, and a latch unit 213.

상기 제 1 전압 인가부(211)는 상기 제 1 펄스(pulse1)가 로우 레벨로 인에이블되어 있는 구간동안 상기 출력 노드(node A)에 외부 전압(VDD)을 인가시킨다.The first voltage applying unit 211 applies an external voltage VDD to the output node A during a period in which the first pulse pulse1 is enabled at a low level.

성기 제 1 전압 인가부(211)는 제 1 트랜지스터(P11)를 포함한다. 상기 제 1 트랜지스터(P11)는 게이트에 상기 제 1 펄스(pulse1)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 출력 노드(node A)가 연결된다.The genital first voltage applying unit 211 includes a first transistor P11. The first transistor P11 receives the first pulse pulse1 at a gate thereof, receives an external voltage VDD at a source thereof, and the output node node A is connected to a drain thereof.

상기 제 2 전압 인가부(212)는 상기 제 2 펄스(pulse2)가 로우 레벨로 인에 이블되어 있는 구간동안 상기 출력 노드(node A)에 외부 전압(VDD)을 인가시킨다.The second voltage applying unit 212 applies an external voltage VDD to the output node A during a period where the second pulse pulse2 is enabled at a low level.

상기 제 2 전압 인가부(212)는 제 2 트랜지스터(P12)를 포함한다. 상기 제 2 트랜지스터(P12)는 게이트에 상기 제 2 펄스(pulse2)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 출력 노드(node A)가 연결된다.The second voltage applying unit 212 includes a second transistor P12. The second transistor P12 receives the second pulse pulse2 at a gate thereof, receives an external voltage VDD at a source thereof, and the output node node A is connected to a drain thereof.

상기 래치부(213)는 상기 출력 노드(node A)의 전위 레벨이 소정 레벨이상 높아지면 외부 전압(VDD)을 상기 출력 노드(node A)에 인가시킨다.The latch unit 213 applies an external voltage VDD to the output node node A when the potential level of the output node A rises above a predetermined level.

상기 래치부(213)는 제 3 트랜지스터(P13) 및 제 3 인버터(IV13)를 포함한다. 상기 제 3 트랜지스터(P13)는 게이트에 상기 제 3 인버터(IV13)의 출력 신호를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 출력 노드(node A)가 연결된다. 상기 제 3 인버터(IV13)는 입력단에 상기 출력 노드(node A)가 연결되고 출력단에 상기 제 3 트랜지스터(P13)의 게이트가 연결된다.The latch unit 213 includes a third transistor P13 and a third inverter IV13. The third transistor P13 receives an output signal of the third inverter IV13 to a gate, receives an external voltage VDD to a source, and connects the output node node A to a drain. In the third inverter IV13, an output node node A is connected to an input terminal, and a gate of the third transistor P13 is connected to an output terminal.

상기 제 2 출력부(220)는 상기 제 1 입력 신호(in1) 또는 상기 제 2 입력 신호(in2)가 라이징하면 즉, 하이 레벨로 천이하면 상기 출력 노드(node A)에 접지단(VSS)을 연결시킨다.The second output unit 220 applies a ground terminal VSS to the output node A when the first input signal in1 or the second input signal in2 rises, that is, transitions to a high level. Connect

상기 제 2 출력부(220)는 제 1 스위칭부(221), 및 제 2 스위칭부(222)를 포함한다.The second output unit 220 includes a first switching unit 221 and a second switching unit 222.

상기 제 1 스위칭부(221)는 상기 제 1 입력 신호(in1)가 라이징하면, 즉 하이 레벨이면 상기 출력 노드(node A)를 접지단(VSS)과 연결시키고, 상기 제 1 입력 신호(in1)가 폴링하면 즉, 로우 레벨이면 연결된 상기 출력 노드(node A)와 접지단(VSS)을 분리한다.The first switching unit 221 connects the output node A to the ground terminal VSS when the first input signal in1 rises, that is, at a high level, and the first input signal in1. When polling, that is, low level, the connected output node (node A) and the ground terminal (VSS) is separated.

상기 제 1 스위칭부(221)는 제 4 트랜지스터(N11)를 포함한다. 상기 제 4 트랜지스터(N11)는 게이트에 상기 제 1 입력 신호(in1)를 입력 받고 드레인에 상기 출력 노드(node A)가 연결되며 소오스에 접지단(VSS)이 연결된다.The first switching unit 221 includes a fourth transistor N11. The fourth transistor N11 receives the first input signal in1 at a gate, the output node node A is connected to a drain, and a ground terminal VSS is connected to a source.

상기 제 2 스위칭부(222)는 상기 제 2 입력 신호(in2)가 라이징하면, 즉 하이 레벨이면 상기 출력 노드(node A)를 접지단(VSS)과 연결시키고, 상기 제 2 입력 신호(in2)가 폴링하면 즉, 로우 레벨이면 연결된 상기 출력 노드(node A)와 접지단(VSS)을 분리한다.The second switching unit 222 connects the output node A to the ground terminal VSS when the second input signal in2 rises, that is, at a high level, and the second input signal in2. When polling, that is, low level, the connected output node (node A) and the ground terminal (VSS) is separated.

상기 제 2 스위칭부(222)는 제 5 트랜지스터(N12)를 포함한다. 상기 제 5 트랜지스터(N12)는 게이트에 상기 제 2 입력 신호(in2)를 입력 받고 드레인에 상기 출력 노드(node A)가 연결되며 소오스에 접지단(VSS)이 연결된다.The second switching unit 222 includes a fifth transistor N12. The fifth transistor N12 receives the second input signal in2 at a gate, the output node node A is connected to a drain, and a ground terminal VSS is connected to a source.

이와 같이 구성된 본 발명의 실시예에 따른 반도체 집적 회로의 노어 연산 장치는 다음과 같이 동작한다.The NOR operation apparatus of the semiconductor integrated circuit according to the embodiment of the present invention configured as described above operates as follows.

예를 들어, 제 1 입력 신호(in1)는 로우 레벨이고 제 2 입력 신호(in2)는 하이 레벨일 경우, 상기 제 2 입력 신호(in2)가 로우 레벨로 천이한다고 가정한다.For example, when the first input signal in1 is at a low level and the second input signal in2 is at a high level, it is assumed that the second input signal in2 transitions to a low level.

상기 제 1 입력 신호(in1)는 로우 레벨로 천이하지 않으므로 폴링 타이밍이 존재하지 않는다. 따라서 제 1 펄스(pulse1)는 로우 레벨로 인에이블되지 않는다. 즉, 상기 제 1 펄스(pulse)는 하이 레벨로 고정된다. 상기 제 1 펄스(pulse1)는 레벨 천이를 하지 않으므로 본 발명에서는 상기 제 1 펄스(pulse1)가 생성되지 않은 것으로 판단한다.Since the first input signal in1 does not transition to a low level, there is no polling timing. Therefore, the first pulse pulse1 is not enabled at the low level. That is, the first pulse is fixed at a high level. Since the first pulse pulse1 does not perform a level shift, it is determined that the first pulse pulse1 is not generated in the present invention.

상기 제 2 입력 신호(in2)는 하이 레벨에서 로우 레벨로 천이할 때, 즉 폴링 타이밍에 소정시간 로우 레벨로 인에이블되는 제 2 펄스(pulse2)를 생성한다.The second input signal in2 generates a second pulse pulse2 that is enabled when the transition from the high level to the low level, that is, the low level for a predetermined time at the polling timing.

제 1 전압 인가부(211)는 하이 레벨로 고정된 상기 제 1 펄스(pulse1)를 입력 받으므로 외부 전압(VDD)을 출력 노드(node A)에 인가하지 않는다.Since the first voltage applying unit 211 receives the first pulse pulse1 fixed to a high level, the first voltage applying unit 211 does not apply the external voltage VDD to the output node A.

제 2 전압 인가부(212)는 상기 제 2 펄스(pulse2)가 로우 레벨로 인에이블된 구간에서 상기 출력 노드(node A)에 외부 전압(VDD)을 인가한다.The second voltage applying unit 212 applies an external voltage VDD to the output node A in a period where the second pulse pulse2 is enabled at a low level.

제 1 스위칭부(221)는 로우 레벨의 상기 제 1 입력 신호(in1)를 입력 받으므로 상기 출력 노드(node A)와 접지단(VSS)을 분리시킨 상태이다. 즉 턴오프된 상태이다.Since the first switching unit 221 receives the first input signal in1 having a low level, the output node node A and the ground terminal VSS are separated from each other. That is, it is turned off.

제 2 스위칭부(222)는 상기 제 2 입력 신호(in2)가 하이 레벨일 때는 상기 출력 노드(node A)와 접지단(VSS)을 연결시켰지만 상기 제 2 입력 신호(in2)가 로우 레벨로 천이하는 순간부터 연결되었던 상기 출력 노드(node A)와 접지단(VSS)을 분리시킨다.The second switching unit 222 connects the output node node A and the ground terminal VSS when the second input signal in2 is at a high level, but the second input signal in2 transitions to a low level. The output node node A and the ground terminal VSS that are connected from the moment are separated.

즉, 상기 출력 노드(node A)의 전위 레벨은 상기 제 2 스위칭부(222)가 상기 출력 노드(node A)와 접지단(VSS)을 연결시켰을 때 로우 레벨이 되지만 상기 출력 노드(node A)와 접지단(VSS)이 분리된 이후 상기 제 2 전압 인가부(212)가 외부 전압(VDD)을 인가시킴으로 상기 출력 노드(node A)의 전위 레벨은 접지 레벨에서 상승한다.That is, the potential level of the output node node A becomes low when the second switching unit 222 connects the output node node A and the ground terminal VSS, but the output node node A has a low level. Since the second voltage applying unit 212 applies the external voltage VDD after the and the ground terminal VSS are separated, the potential level of the output node A rises from the ground level.

래치부(213)는 상기 출력 노드(node A)의 전위 레벨이 접지 레벨에서 상승하여 소정 레벨이상이 되면 상기 출력 노드(node A)에 외부 전압(VDD)을 인가시킴으로 상기 출력 노드(node A)는 하이 레벨 상태를 유지한다. 따라서 연산 결과 신 호(out)는 하이 레벨의 신호가 된다.The latch unit 213 applies an external voltage VDD to the output node A when the potential level of the output node A rises from the ground level and becomes greater than or equal to a predetermined level. Keeps the high level state. Therefore, the result signal (out) is a high level signal.

이와 같이 동작하는 본 발명에 따른 반도체 집적 회로의 노어 연산 장치는 입력 신호의 개수와는 무관하게 출력 즉, 연산 결과 신호의 출력 타이밍이 일정하다. 왜냐하면 본 발명은 입력 신호들중 제일 나중에 로우 레벨로 천이하는 입력 신호의 폴링 타이밍에 출력 노드와 접지단을 분리시키고, 출력 노드에 외부 전압을 인가시키는 구성을 갖기 때문이다. 또한 출력 노드가 동시에 외부 전압을 인가 받고 접지단과 연결되는 시간이 적어 전력 소모가 작다. In the NOR operation apparatus of the semiconductor integrated circuit according to the present invention operating as described above, the output timing of the calculation result signal is constant regardless of the number of input signals. This is because the present invention has a configuration in which the output node and the ground terminal are separated at the polling timing of the input signal that transitions to the low level last among the input signals, and an external voltage is applied to the output node. In addition, the output node simultaneously receives an external voltage and is connected to the ground terminal, which reduces power consumption.

본 발명의 다른 실시예에 따른 반도체 집적 회로의 노어 연산 장치는 도 6에 도시된 바와 같이, 펄스 생성부(300), 및 신호 조합부(400)를 포함한다.The NOR operation apparatus of a semiconductor integrated circuit according to another exemplary embodiment of the present invention includes a pulse generator 300 and a signal combiner 400 as shown in FIG. 6.

상기 펄스 생성부(300)는 제 1 입력 신호(in1)와 제 2 입력 신호(in2)가 모두 로우 레벨로 천이할 경우 제일 마지막에 로우 레벨로 천이하는 신호의 천이 타이밍에 제 1 펄스(pulse_f)를 생성하고, 상기 제 1 입력 신호(in1) 또는 상기 제 2 입력 신호(in2)중 어느 하나라도 하이 레벨로 천이할 때 제 2 펄스(pulse_r)를 생성한다.When both the first input signal in1 and the second input signal in2 transition to a low level, the pulse generator 300 may perform a first pulse (pulse_f) at a transition timing of a signal that transitions to the last low level. And generates a second pulse pulse_r when any one of the first input signal in1 or the second input signal in2 transitions to a high level.

상기 신호 조합부(400)는 상기 제 1 펄스(pulse_f)가 입력되면 하이 레벨의 연산 결과 신호(out)를 생성하고, 상기 제 2 펄스(pulse_r)가 입력되면 로우 레벨의 상기 연산 결과 신호(out)를 생성한다.The signal combination unit 400 generates a high level calculation result signal out when the first pulse pulse_f is input, and outputs a low level calculation result signal when the second pulse pulse_r is input. )

상기 펄스 생성부(300)는 도 7에 도시된 바와 같이, 오어 연산부(310), 폴링 감지부(320), 및 라이징 감지부(330)를 포함한다.As shown in FIG. 7, the pulse generator 300 includes an OR operator 310, a polling detector 320, and a rising detector 330.

상기 오어 연산부(310)는 상기 제 1 입력 신호(in1) 및 상기 제 2 입력 신 호(in2)가 모두 로우 레벨일 경우에만 로우 레벨인 조합 신호(sum)를 생성한다. 한편, 상기 오어 연산부(310)는 상기 제 1 입력 신호(in1) 또는 상기 제 2 입력 신호(in2)중 어느 하나라도 하이 레벨일 경우에 하이 레벨인 상기 조합 신호(sum)를 생성한다.The OR operator 310 generates a combination signal sum that is low level only when both the first input signal in1 and the second input signal in2 are low level. Meanwhile, the OR operator 310 generates the combined signal sum having a high level when any one of the first input signal in1 or the second input signal in2 is at a high level.

상기 오어 연산부(310)는 제 1 오어 게이트(OR21)를 포함한다. 상기 제 1 오어 게이트(OR21)는 상기 제 1 및 제 2 입력 신호(in1, in2)를 입력 받아 상기 조합 신호(sum)를 출력한다.The OR operation unit 310 includes a first OR gate OR21. The first OR gate OR21 receives the first and second input signals in1 and in2 and outputs the combined signal sum.

상기 폴링 감지부(320)는 상기 조합 신호(sum)의 폴링 타이밍에 로우 레벨로 인에이블되는 상기 제 1 펄스(pulse_f)를 생성한다.The polling detector 320 generates the first pulse pulse_f enabled at a low level at the polling timing of the combined signal sum.

상기 폴링 감지부(320)는 제 1 지연기(delay21), 제 1 인버터(IV21), 및 제 2 오어 게이트(OR22)를 포함한다. 상기 제 1 지연기(delay21)는 상기 조합 신호(sum)를 지연시킨다. 상기 제 1 인버터(IV21)는 상기 제 1 지연기(delay1)의 출력 신호를 입력 받는다. 상기 제 2 오어 게이트(OR22)는 상기 조합 신호(sum) 및 상기 제 1 인버터(IV21)의 출력 신호를 입력 받아 상기 제 1 펄스(pulse_f)를 생성한다.The polling detector 320 includes a first delay delay21, a first inverter IV21, and a second OR gate OR22. The first delay delay21 delays the combined signal sum. The first inverter IV21 receives the output signal of the first delayer delay1. The second OR gate OR22 receives the combined signal sum and the output signal of the first inverter IV21 to generate the first pulse pulse_f.

상기 라이징 감지부(330)는 상기 조합 신호(sum)의 라이징 타이밍에 하이 레벨로 인에이블되는 상기 제 2 펄스(pulse_r)를 생성한다.The rising detector 330 generates the second pulse pulse_r that is enabled at a high level at the rising timing of the combination signal sum.

상기 라이징 감지부(330)는 제 2 지연기(delay22), 제 2 및 제 3 인버터(IV22, IV23), 및 낸드 게이트(ND21)를 포함한다. 상기 제 2 지연기(delay22)는 상기 조합 신호(sum)를 지연시킨다. 상기 제 2 인버터(IV22)는 상기 제 2 지연 기(delay22)의 출력 신호를 입력 받는다. 상기 낸드 게이트(ND21)는 상기 제 2 인버터(IV22)의 출력 신호와 상기 조합 신호(sum)를 입력 받는다. 상기 제 3 인버터(IV23)는 상기 낸드 게이트(ND21)의 출력 신호를 입력 받아 상기 제 2 펄스(pulse_r)를 출력한다.The rising detector 330 includes second delayers delay22, second and third inverters IV22 and IV23, and a NAND gate ND21. The second delay delay22 delays the combined signal sum. The second inverter IV22 receives the output signal of the second delayer delay22. The NAND gate ND21 receives the output signal of the second inverter IV22 and the combination signal sum. The third inverter IV23 receives the output signal of the NAND gate ND21 and outputs the second pulse pulse_r.

상기 신호 조합부(400)는 도 8에 도시된 바와 같이, 전압 공급부(410), 스위칭부(420), 및 래치부(430)를 포함한다.As shown in FIG. 8, the signal combination unit 400 includes a voltage supply unit 410, a switching unit 420, and a latch unit 430.

상기 전압 공급부(410)는 상기 제 1 펄스(pulse_f)가 로우 레벨로 인에이블되어 있는 구간동안 외부 전압(VDD)을 출력 노드(node A)에 인가시킨다.The voltage supply unit 410 applies the external voltage VDD to the output node A during the period in which the first pulse pulse_f is enabled at the low level.

상기 전압 공급부(410)는 제 1 트랜지스터(P21)를 포함한다. 상기 제 1 트랜지스터(P21)는 게이트에 상기 제 1 펄스(pulse_f)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 출력 노드(node A)가 연결된다.The voltage supply unit 410 includes a first transistor P21. The first transistor P21 receives the first pulse pulse_f at a gate, receives an external voltage VDD at a source, and is connected to the output node A at a drain.

상기 스위칭부(420)는 상기 제 2 펄스(pulse_r)가 하이 레벨로 인에이블되어 있는 구간동안 접지단(VSS)을 상기 출력 노드(node A)에 연결시킨다.The switching unit 420 connects the ground terminal VSS to the output node A during the period in which the second pulse pulse_r is enabled at a high level.

상기 스위칭부(420)는 제 2 트랜지스터(N21)를 포함한다. 상기 제 2 트랜지스터(N21)는 게이트에 상기 제 2 펄스(pulse_r)를 입력 받고 소오스에 접지단(VSS)이 연결되며 드레인에 상기 출력 노드(node A)가 연결된다.The switching unit 420 includes a second transistor N21. The second transistor N21 receives the second pulse pulse_r at a gate, a ground terminal VSS is connected to a source, and the output node A is connected to a drain.

상기 래치부(430)는 상기 출력 노드(node A)의 전위 레벨을 유지시킨다. 즉, 상기 출력 노드(node A)가 상기 제 1 펄스(pulse_f)의 인에이블 구간만큼 외부 전압(VDD)이 인가받으면 상기 제 1 펄스(pulse_f)의 인에이블 구간이후에도 상기 출력 노드(node A)를 하이 레벨로 유지시킨다. 한편, 상기 출력 노드(node A)에 상기 제 2 펄스(pulse_r)의 인에이블 구간만큼 접지단(VSS)이 연결되면 상기 제 2 펄스(pulse_r)의 인에이블 구간이후에도 상기 출력 노드(node A)를 로우 레벨로 유지시킨다.The latch unit 430 maintains the potential level of the output node A. That is, when the external node VDD is applied as much as the enable period of the first pulse pulse_f by the output node A, the output node node A may be disconnected even after the enable period of the first pulse pulse_f. Keep it high level. On the other hand, if the ground terminal VSS is connected to the output node node A by the enable period of the second pulse pulse_r, the output node node A may be disconnected even after the enable period of the second pulse pulse_r. Keep it low level.

상기 래치부(430)는 제 4 내지 제 6 인버터(IV24~IV26)를 포함한다. 상기 제 4 인버터(IV24)는 입력단에 상기 출력 노드(node a)가 연결된다. 상기 제 5 인버터(IV25)는 입력단이 상기 제 4 인버터(IV24)의 출력단에 연결되고 출력단이 상기 출력 노드(node A)에 연결된다. 상기 제 6 인버터(IV26)는 상기 제 4 인버터(IV24)의 출력 신호를 입력 받아 연산 결과 신호(out)를 출력한다.The latch unit 430 includes fourth to sixth inverters IV24 to IV26. The output inverter node a is connected to an input terminal of the fourth inverter IV24. An input terminal of the fifth inverter IV25 is connected to an output terminal of the fourth inverter IV24 and an output terminal of the fifth inverter IV25 is connected to the output node A. The sixth inverter IV26 receives the output signal of the fourth inverter IV24 and outputs an operation result signal out.

이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 집적 회로의 노어 연산 장치는 다음과 같이 동작한다.The NOR operation apparatus of a semiconductor integrated circuit according to another exemplary embodiment of the present invention configured as described above operates as follows.

오어 연산부(310)는 제 1 입력 신호(in1)와 제 2 입력 신호(in2)가 모두 로우 레벨일 경우 로우 레벨의 조합 신호(sum)를 생성하고, 상기 제 1 입력 신호(in1)와 상기 제 2 입력 신호(in2)중 어느 하나라도 하이 레벨일 경우 하이 레벨의 상기 조합 신호(sum)를 생성한다.The OR operator 310 generates a low level combination signal sum when the first input signal in1 and the second input signal in2 are both low level, and generates the first input signal in1 and the first input signal in1. When any one of the two input signals in2 is at the high level, the combination signal sum at the high level is generated.

즉, 상기 오어 연산부(310)는 상기 제 1 입력 신호(in1)와 상기 제 2 입력 신호(in2)중 제일 나중에 로우 레벨로 천이하는 신호의 폴링 타이밍에 상기 조합 신호(sum)를 로우 레벨로 천이시킨다. 또한 상기 오어 연산부(320)는 상기 제 1 입력 신호(in1)와 상기 제 2 입력 신호(in2)중 제일 처음에 하이 레벨로 천이하는 신호의 라이징 타이밍에 상기 조합 신호(sum)를 하이 레벨로 천이시킨다.That is, the OR operation unit 310 transitions the combined signal sum to a low level at a polling timing of a signal that transitions to the low level last of the first input signal in1 and the second input signal in2. Let's do it. In addition, the OR operation unit 320 transitions the combined signal sum to a high level at a rising timing of a signal that first transitions to a high level among the first input signal in1 and the second input signal in2. Let's do it.

폴링 감지부(320)는 상기 조합 신호(sum)가 로우 레벨로 천이할 때 즉, 상기 조합 신호(sum)의 폴링 타이밍에 로우 레벨로 인에이블되는 제 1 펄스(pulse_f)를 생성한다.The polling detector 320 generates a first pulse pulse_f that is enabled at the low level when the combined signal sum transitions to the low level, that is, at the polling timing of the combined signal sum.

라이징 감지부(330)는 상기 조합 신호(sum)가 하이 레벨로 천이할 때 즉, 상기 조합 신호(sum)의 라이징 타이밍에 하이 레벨로 인에이블되는 제 2 펄스(pulse_r)를 생성한다.The rising detector 330 generates a second pulse pulse_r that is enabled at a high level when the combined signal sum transitions to a high level, that is, at the rising timing of the combined signal sum.

상기 전압 공급부(410)는 상기 제 1 펄스(pulse_f)가 로우 레벨로 인에이블된 구간동안 출력 노드(node A)에 외부 전압(VDD)을 인가시킨다.The voltage supply unit 410 applies an external voltage VDD to the output node A during the period in which the first pulse pulse_f is enabled at a low level.

상기 스위칭부(420)는 상기 제 2 펄스(pulse_r)가 하이 레벨로 인에이블된 구간동안 상기 출력 노드(node A)에 접지단(VSS)을 연결시킨다.The switching unit 420 connects the ground terminal VSS to the output node A during the period where the second pulse pulse_r is enabled at a high level.

상기 래치부(430)는 상기 출력 노드(node A)의 전위 레벨을 유지시킨다. 즉, 상기 출력 노드(node A)에 외부 전압(VDD)이 인가되면 상기 출력 노드(node A)를 하이 레벨로 유지시키고, 상기 출력 노드(node A)에 접지단(VSS)이 연결되면 상기 출력 노드(node A)를 로우 레벨로 유지시킨다. The latch unit 430 maintains the potential level of the output node A. That is, when an external voltage VDD is applied to the output node A, the output node A is maintained at a high level, and when the ground terminal VSS is connected to the output node A, the output is output. Keep node A low.

결국, 상기 출력 노드(node A)의 전위 레벨이 연산 결과 신호(out)의 전위 레벨로서 출력된다.As a result, the potential level of the output node A is output as the potential level of the calculation result signal out.

이와 같은 본 발명의 다른 실시예에 따른 반도체 집적 회로의 노어 연산 장치는 입력 신호의 개수와는 무관하게 연산 결과 신호의 출력 타이밍이 일정하다. 왜냐하면, 복수개의 입력 신호가 모두 로우 레벨로 천이하면, 제일 나중에 로우 레벨로 천이하는 신호의 폴링 타이밍에 제 1 펄스를 생성하여 연산 결과 신호를 생성하고, 복수개의 입력 신호중 어느 하나라도 하이 레벨로 천이하면, 제일 빨리 하이 레벨로 천이하는 신호의 라이징 타이밍에 제 2 펄스를 생성하여 연산 결과 신호를 생성하기 때문이다. 또한 본 발명에 따른 반도체 집적 회로의 노어 연산 장치는 출력 노드가 동시에 외부 전압을 인가 받고 접지단에 연결되는 경우가 발생하지 않아 전력 소모가 적다.The NOR operation apparatus of a semiconductor integrated circuit according to another exemplary embodiment of the present invention has a constant output timing of a calculation result signal regardless of the number of input signals. Because, when all of the plurality of input signals transition to the low level, the first pulse is generated at the polling timing of the signal that transitions to the low level lastly to generate an operation result signal, and any one of the plurality of input signals transitions to the high level. This is because the second pulse is generated at the rising timing of the signal which transitions to the high level as soon as possible, thereby generating the operation result signal. In addition, in the NOR device of the semiconductor integrated circuit according to the present invention, the output node is simultaneously supplied with an external voltage and is not connected to the ground terminal, thereby reducing power consumption.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 종래 기술에 따른 반도체 집적 회로의 노어 연산 장치의 상세 구성도,1 is a detailed configuration diagram of a NOR operation apparatus of a semiconductor integrated circuit according to the prior art;

도 2는 종래 기술에 따른 반도체 집적 회로의 노어 연산 장치의 상세 구성도,2 is a detailed configuration diagram of a NOR operation apparatus of a semiconductor integrated circuit according to the prior art;

도 3은 본 발명의 실시예에 따른 반도체 집적 회로의 노어 연산 장치의 구성도,3 is a configuration diagram of a NOR operation apparatus of a semiconductor integrated circuit according to an embodiment of the present disclosure;

도 4는 도 3의 펄스 생성부의 상세 구성도,4 is a detailed configuration diagram of the pulse generator of FIG. 3;

도 5는 도 3의 신호 조합부의 상세 구성도,5 is a detailed configuration diagram of the signal combination unit of FIG. 3;

도 6은 본 발명의 다른 실시예에 따른 반도체 집적 회로의 노어 연산 장치의 구성도,6 is a configuration diagram of a NOR operation apparatus of a semiconductor integrated circuit according to another exemplary embodiment of the present disclosure;

도 7은 도 6의 펄스 생성부의 상세 구성도,7 is a detailed configuration diagram of the pulse generator of FIG. 6;

도 8은 도 6의 신호 조합부의 상세 구성도이다.FIG. 8 is a detailed configuration diagram of the signal combination unit of FIG. 6.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100, 300: 펄스 생성부 200,400: 신호 조합부100, 300: pulse generator 200, 400: signal combination

Claims (16)

제 1 입력 신호의 레벨 변화에 응답하여 제 1 펄스를 생성하고, 제 2 입력 신호의 레벨 변화에 응답하여 제 2 펄스를 생성하는 펄스 생성부; 및A pulse generator for generating a first pulse in response to the level change of the first input signal and generating a second pulse in response to the level change of the second input signal; And 상기 제 1 펄스 및 상기 제 2 펄스의 생성 여부 및 상기 제 1 입력 신호와 상기 제 2 입력 신호의 레벨 변화에 따라 출력 신호를 생성하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 집적 회로의 노어 연산 장치.And a signal combination unit configured to generate an output signal according to whether the first pulse and the second pulse are generated and the level change of the first input signal and the second input signal. . 제 1 항에 있어서,The method of claim 1, 상기 펄스 생성부는The pulse generator 상기 제 1 입력 신호의 폴링 타이밍에 인에이블되는 상기 제 1 펄스를 생성하는 제 1 폴링 감지부, 및A first polling detector configured to generate the first pulse enabled at the polling timing of the first input signal, and 상기 제 2 입력 신호의 폴링 타이밍에 인에이블되는 상기 제 2 펄스를 생성하는 제 2 폴링 감지부를 포함하는 것을 특징으로 하는 반도체 집적 회로의 노어 연산 장치.And a second polling detector configured to generate the second pulse enabled at the polling timing of the second input signal. 제 1 항에 있어서,The method of claim 1, 상기 신호 조합부는The signal combination unit 상기 제 1 펄스 및 상기 제 2 펄스가 모두 입력되면 상기 출력 신호를 하이 레벨로 출력하는 것을 특징으로 하는 반도체 집적 회로의 노어 연산 장치.And outputting the output signal at a high level when both the first pulse and the second pulse are input. 제 3 항에 있어서,The method of claim 3, wherein 상기 신호 조합부는The signal combination unit 상기 제 1 입력 신호 및 상기 제 2 입력 신호 중 어느 하나라도 하이 레벨로 천이하면 상기 출력 신호를 로우 레벨로 출력하는 것을 특징으로 하는 반도체 집적 회로의 노어 연산 장치.And outputting the output signal at a low level when any one of the first input signal and the second input signal transitions to a high level. 제 4 항에 있어서,The method of claim 4, wherein 상기 신호 조합부는The signal combination unit 상기 제 1 펄스 또는 상기 제 2 펄스가 입력되면 출력 노드에 외부 전압을 인가시키는 제 1 출력부, 및A first output unit configured to apply an external voltage to an output node when the first pulse or the second pulse is input, and 상기 제 1 입력 신호 또는 상기 제 2 입력 신호가 라이징하면 상기 출력 노드에 접지단을 연결시키는 제 2 출력부를 포함하는 것을 특징으로 하는 반도체 집적 회로의 노어 연산 장치.And a second output unit configured to connect a ground terminal to the output node when the first input signal or the second input signal rises. 제 5 항에 있어서,The method of claim 5, 상기 제 1 출력부는The first output unit 상기 제 1 펄스의 인에이블 구간동안 외부 전압을 상기 출력 노드에 인가시키는 제 1 전압 인가부,A first voltage applying unit configured to apply an external voltage to the output node during an enable period of the first pulse, 상기 제 2 펄스의 인에이블 구간동안 외부 전압을 상기 출력 노드에 인가시 키는 제 2 전압 인가부, 및A second voltage applying unit for applying an external voltage to the output node during the enable period of the second pulse, and 상기 출력 노드의 전위 레벨이 소정 레벨이상 높아지면 외부 전압을 상기 출력 노드에 인가시키는 래치부를 포함하는 것을 특징으로 하는 반도체 집적 회로의 노어 연산 장치.And a latch unit for applying an external voltage to the output node when the potential level of the output node becomes higher than a predetermined level. 제 5 항에 있어서,The method of claim 5, 상기 제 2 출력부는The second output unit 상기 제 1 입력 신호가 라이징하면 상기 출력 노드를 접지단과 연결시키고 상기 입력 신호가 폴링하면 상기 제 1 입력 신호에 의해 연결된 상기 출력 노드와 상기 접지단을 분리시키는 제 1 스위칭부, 및A first switching unit connecting the output node to a ground terminal when the first input signal rises and separating the output node and the ground terminal connected by the first input signal when the input signal polls; 상기 제 2 입력 신호가 라이징하면 상기 출력 노드를 접지단과 연결시키고 상기 입력 신호가 폴링하면 상기 제 2 입력 신호에 의해 연결된 상기 출력 노드와 상기 접지단을 분리시키는 제 2 스위칭부를 포함하는 것을 특징으로 하는 반도체 집적 회로의 노어 연산 장치.And a second switching unit connecting the output node to a ground terminal when the second input signal rises, and separating the output node and the ground terminal connected by the second input signal when the input signal is polled. NOR computing device of semiconductor integrated circuit. 삭제delete 삭제delete 삭제delete 복수개의 입력 신호 각각의 폴링 타이밍에 인에이블되는 펄스를 복수개 생성하는 펄스 생성부; 및A pulse generator configured to generate a plurality of pulses enabled at polling timings of the plurality of input signals; And 상기 복수개의 입력 신호가 하이 레벨일 경우 출력 노드에 접지단을 연결시키고, 상기 복수개의 펄스에 응답하여 상기 출력 노드에 외부 전압을 인가시키는 신호 조합부를 포함하며,A signal combination unit connecting a ground terminal to an output node when the plurality of input signals are at a high level, and applying an external voltage to the output node in response to the plurality of pulses; 상기 출력 노드의 전위 레벨이 연산 결과 신호의 전위 레벨로서 출력되는 것을 특징으로 하는 반도체 집적 회로의 노어 연산 장치.And a potential level of the output node is output as a potential level of a calculation result signal. 제 11 항에 있어서,The method of claim 11, 상기 펄스 생성부는The pulse generator 상기 복수개의 입력 신호 각각의 폴링 타이밍에 상기 펄스를 생성하는 복수개의 폴링 감지부를 포함하는 것을 특징으로 하는 반도체 집적 회로의 노어 연산 장치.And a plurality of polling detectors generating the pulses at polling timings of each of the plurality of input signals. 제 11 항에 있어서,The method of claim 11, 상기 신호 조합부는The signal combination unit 상기 복수개의 입력 신호 각각에 응답하여 상기 출력 노드와 상기 접지단을 연결시키는 복수개의 스위칭부, A plurality of switching units connecting the output node and the ground terminal in response to each of the plurality of input signals; 상기 복수개의 펄스 각각의 인에이블 구간동안 상기 출력 노드에 외부 전압을 인가시키는 복수개의 전압 인가부, 및A plurality of voltage applying units configured to apply an external voltage to the output node during an enable period of each of the plurality of pulses, and 상기 출력 노드의 전위 레벨이 소정 레벨이상 상승하면 상기 출력 노드에 외부 전압을 인가시키는 래치부를 포함하는 것을 특징으로 하는 반도체 집적 회로의 노어 연산 장치.And a latch unit for applying an external voltage to the output node when the potential level of the output node rises above a predetermined level. 삭제delete 삭제delete 삭제delete
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9268650B2 (en) 2011-11-30 2016-02-23 Fujitsu Limited Storage device, controller, and non-transitory computer-readable recording medium for backing up data without lowering I/O capabilities
WO2019074853A1 (en) * 2017-10-10 2019-04-18 Tacho Holdings, Llc Unipolar latched logic circuits

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030002174A (en) * 2001-06-30 2003-01-08 주식회사 하이닉스반도체 Circuit for Testing Dump in Erasable Programmable Read Only Memory
KR20070044641A (en) * 2005-10-25 2007-04-30 주식회사 하이닉스반도체 Pulse generator for adjusting selectively number of pulse generated by the pulse generator, internal voltage trimming control circuit of a semiconductor memory device with the pulse generator, and method for controlling trimming of the internal voltage

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030002174A (en) * 2001-06-30 2003-01-08 주식회사 하이닉스반도체 Circuit for Testing Dump in Erasable Programmable Read Only Memory
KR20070044641A (en) * 2005-10-25 2007-04-30 주식회사 하이닉스반도체 Pulse generator for adjusting selectively number of pulse generated by the pulse generator, internal voltage trimming control circuit of a semiconductor memory device with the pulse generator, and method for controlling trimming of the internal voltage

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9268650B2 (en) 2011-11-30 2016-02-23 Fujitsu Limited Storage device, controller, and non-transitory computer-readable recording medium for backing up data without lowering I/O capabilities
WO2019074853A1 (en) * 2017-10-10 2019-04-18 Tacho Holdings, Llc Unipolar latched logic circuits

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