KR100953046B1 - 불휘발성 메모리 소자의 동작 방법 - Google Patents

불휘발성 메모리 소자의 동작 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 소자의 동작에 관한 것으로, 메모리 셀들의 워드라인에 제 1 프로그램 전압을 인가하여, 프로그램 동작을 실시하고, 그 결과에 따른 상기 메모리 셀들의 문턱전압을 측정하는 제 1 측정 단계; 상기 제 1 측정 단계에서 측정된 문턱전압들 중 가장 낮은 전압 레벨인 제 1 문턱전압과 중간 전압 레벨인 제 2 문턱전압간의 차이만큼 증가시킨 제 2 프로그램 전압을 이용한 프로그램을 수행하는 단계; 및 상기 메모리 셀들의 문턱전압 중 가장 낮은 문턱전압이 프로그램 검증 전압보다 높아질 때까지 상기 제 2 프로그램 전압을 검출된 상기 문턱전압의 차이만큼 증가시켜 프로그램하는 동작을 반복 수행한 후, 마지막 프로그램실시 단계에서 인가된 프로그램전압과, 상기 제 1 프로그램 전압간의 차이인 제1 전압 레벨을 반영한 패스 전압을 설정하는 단계를 포함한다.
패스전압, 프로그램 속도

Description

불휘발성 메모리 소자의 동작 방법{Method of operating a non volatile memory device}
본 발명은 불휘발성 메모리 소자의 프로그램에 관한 것으로, 특히 프로그램 속도에 따른 패스 전압을 설정해서 적용할 수 있도록 하는 불휘발성 메모리 소자의 동작 방법에 관한 것이다.
전기적으로 프로그램(program)과 소거(erase)가 가능하며, 전원(Power)이 공급되지 않는 상태에서도 데이터가 소거되지 않고 저장 가능한 불휘발성 메모리 소자의 수요가 증가하고 있다. 그리고 많은 수의 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 셀의 고집적화 기술이 개발되고 있다. 이를 위해, 복수개의 메모리 셀들이 직렬로 연결되어 한 개의 스트링(string)으로 구성되고, 복수개의 스트링들이 하나의 메모리 셀 어레이(memory cell array)를 이루는 낸드(NAND) 타입의 플래시 메모리 장치가 제안되었다.
일반적으로 플래쉬 메모리 셀은 반도체 기판 상에 터널 절연막, 플로팅 게이트, 유전체막 및 컨트롤 게이트가 적층된 게이트와, 게이트 양측부의 반도체 기판위에 형성된 접합 영역으로 이루어지며, 플로팅 게이트로 핫 전자(Hot electron)가 주입됨에 따라 프로그램되고, 주입된 전자가 F-N 터널링에 의해 방전됨에 따라 소거된다.
도 1a는 플래시 메모리 소자의 단위 스트링의 단면도를 나타낸 것이다.
도 1a를 참조하면, 플래시 소자의 단위 스트링은 단위 스트링을 선택하기 위한 드레인 선택 트랜지스터(Drain Selective Transistor : DST)와 그라운드를 선택하기 위한 소오스 선택 트랜지스터(Source Selective Transistor : SST) 사이에 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)가 적층된 구조의 게이트를 갖는 메모리 셀들(MC0, …, MC31)이 직렬로 연결되어 하나의 스트링(string)을 구성한다.
스트링(string)은 비트라인(BL)과 연결되며, 스트링과 비트라인이 연결된 구조가 다수개 병렬로 연결되어 하나의 블록(block)을 구성하고, 블록(block)은 비트라인 콘택을 중심으로 대칭적으로 배치된다. 선택 트랜지스터(DST)(SST)와 메모리 셀들(MC0, …, MC31)이 행과 열의 매트릭스(matrix) 형태로 배열되고, 동일 열에 배열된 드레인 선택 트랜지스터(DST) 및 소오스 선택 트랜지스터(SST)의 게이트는 각각 드레인 선택 라인(Drain Selective Line : DSL) 및 소오스 선택 라인(Source Selective Line : SSL)과 접속된다. 또한, 동일 열에 배열된 메모리 셀들(MC0, …, MC31)의 게이트는 대응되는 다수의 워드라인(WL0, …, WL31)에 접속된다. 그리고 드레인 선택 트랜지스터(DST)의 드레인에는 비트라인(BL)이 연결되고, 소오스 선택 트랜지스터(SST)의 소오스에는 공통 소오스 라인(Common Source Line : CSL)이 연결된다.
상술한 구조를 갖는 낸드 플래쉬 메모리 소자의 프로그램 동작을 살펴보면 다음과 같다.
선택된 비트라인에 0V의 전압을 인가하고 선택된 워드라인에 프로그램 전압(Vpgm)을 인가하여 선택된 메모리 셀의 채널 영역과 컨트롤 게이트 사이의 높은 전압 차이에 의한 파울러 노드하임(Fowler-Nordheim : 이하, "F-N"이라 한다) 터널링(tunneling)에 의해 채널 영역의 전자를 플로팅 게이트내로 주입하여 프로그램이 이루어진다.
그런데, 프로그램 전압(Vpgm)은 선택된 메모리 셀뿐만 아니라 동일한 워드라인을 따라 배열된 비선택된 메모리 셀들에도 인가되어 동일 워드라인에 연결된 비선택 메모리 셀이 프로그램되게 된다. 이러한 현상을 프로그램 디스터브(program disturb)라 하는데, 프로그램 디스터브를 방지하기 위하여 선택된 워드라인 및 비선택된 비트라인에 연결된 비선택 메모리 셀을 포함하는 스트링의 드레인 선택 트랜지스터(DST)의 소오스를 Vcc-Vth(Vcc는 전원전압, Vth는 드레인 선택 트랜지스터의 문턱전압) 레벨로 차지시키고, 선택된 워드라인에 프로그램 전압(Vpgm)을 인가하고 비선택된 워드라인에 패스 전압(Vpass)을 인가하여 동일한 스트링에 종속된 메모리 셀들의 채널 전압(Vch)을 부스팅(boosting)시키어 비선택된 메모리 셀이 프로그램되는 현상을 방지한다.
즉, 도 1a에 나타난 바와 같이, 제 30 워드라인을 선택했을 때, 제 30 워드라인(WL29)에는 프로그램 전압(Vpgm)을 인가하고, 나머지 워드라인에는 패스 전압(Vpass) 인가하고, 드레인 선택 트랜지스터(DST)와 소오스 선택 트랜지스터(SST) 를 턴오프 시키면, 채널 부스팅이 일어나, 도 1a에 나타난 바와 같이 채널이 형성된 상태로 채널 전압이 상승하여 프로그램되는 것을 막을 수 있다. 이를 위해서 효과적으로 채널 부스팅을 시키는 것이 필요하다.
또한 스트링을 구성하는 메모리 셀들중 프로그램된 셀들이 많은 경우에는 채널 부스팅이 감소하게 되는데, 이를 막기 위해 다음과 같이 워드라인 전압을 제공할 수 있다.
도 1b는 플래시 메모리 소자의 EASB 방법에 따른 워드라인 전압 제공을 나타낸 도면이다.
도 1b를 참조하면, 프로그램된 셀이 부스팅을 감소시키는 것을 방지하기 위한 EASB(Erase Area Self Boosting) 방법을 나타낸 것으로, 프로그램을 위한 제 30 워드라인(WL29)의 SSL 라인쪽 워드라인인 제 29 워드라인(WL28)을 턴오프 시켜, 제 1 내지 제 30 워드라인(WL29)간에 낮은 채널 부스팅 영역을 형성하고, 제 29 내지 제 32 워드라인(WL29 내지 WL31)간에 높은 채널 부스팅 영역을 형성함으로써 프로그램 금지를 하도록 한다.
도 1c는 도 1b의 부분 확대 도면이다.
도 1c를 참조하면, 도 1b의 영역(110)을 확대하여 표시한 것으로, 높은 채널 부스팅이 되었을 때 발생되는 GIDL(Gate Induced Drain Leakage) 현상이 발생하여 생성되는 전자 수가 증가하고, 하이 포텐셜 디퍼런스(High Potential Difference)에 의해 유발되는 강력한 전자 필드에 의해 발생되는 핫 전자(Hot Electron)에 의한 디스터번스 페일이 발생할 수도 있다.
도 2는 채널 부스팅 레벨과 프로그램 디스터번스 간의 관계를 나타낸 그래프이다.
도 2를 참조하면, 채널 부스팅 레벨이 낮으면 FN 터널링성 프로그램 디스터번스가 발생할 수 있고, 채널 부스팅 레벨이 높으면 핫 전자 주입(Hot Electron injection)에 의한 프로그램 디스터번스가 발생될 수 있는 것을 확인할 수 있다. 따라서 적절한 채널 부스팅을 위해 워드라인에 인가되는 패스전압(Vpass)을 조절하는 방법을 사용할 수 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 불휘발성 메모리의 프로그램 방지를 위한 채널 부스팅을 위한 패스 전압을 프로그램 속도에 따라 변경하여 적용할 수 있는 불휘발성 메모리 소자의 동작 방법을 제공하는데 있다.
본 발명의 특징에 따른 불휘발성 메모리 소자의 동작 방법은,
메모리 셀들의 워드라인에 제 1 프로그램 전압을 인가하여, 프로그램 동작을 실시하고, 그 결과에 따른 상기 메모리 셀들의 문턱전압을 측정하는 제 1 측정 단계; 상기 제 1 측정 단계에서 측정된 문턱전압들 중 가장 낮은 전압 레벨인 제 1 문턱전압과 중간 전압 레벨인 제 2 문턱전압간의 차이만큼 증가시킨 제 2 프로그램 전압을 이용한 프로그램을 수행하는 단계; 및 상기 메모리 셀들의 문턱전압 중 가장 낮은 문턱전압이 프로그램 검증 전압보다 높아질 때까지 상기 제 2 프로그램 전압을 검출된 상기 문턱전압의 차이만큼 증가시켜 프로그램하는 동작을 반복 수행한 후, 마지막 프로그램실시 단계에서 인가된 프로그램전압과, 상기 제 1 프로그램 전압간의 차이인 제1 전압 레벨을 반영한 패스 전압을 설정하는 단계를 포함한다.
상기 제 2 문턱전압은 상기 메모리 셀들중 가장 많은 메모리 셀들이 가지는 문턱전압 레벨인 것을 특징으로 한다.
상기 패스전압 설정은 상기 제 1 프로그램을 수행하기 전에 설정된 기준 패스전압에서 상기 제 1 전압 레벨을 뺀 값인 것을 특징으로 한다.
상기 패스전압을 설정한 이후, 상기 메모리 블록을 소거하고, 이후의 동작에서 상기 설정된 패스전압을 사용하는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 불휘발성 메모리 소자의 동작 방법은,
메모리 셀들의 표준 문턱전압 레벨을 설정하고, 상기 메모리 셀들의 워드라인에 제 1 프로그램 전압을 인가하여, 프로그램 동작을 실시하고, 그 결과에 따른 상기 메모리 셀들의 문턱전압을 측정하는 제 1 측정 단계; 상기 제 1 측정 단계에서 측정된 문턱전압들 가장 가운데 전압 레벨인 대표문턱전압을 설정하는 단계; 및 상기 표준 문턱전압레벨과 상기 대표 문턱전압 레벨간의 전압 차이를 반영한 패스 전압을 설정하는 단계를 포함한다.
상기 대표 문턱전압은 상기 메모리 셀들중 가장 많은 메모리 셀들이 가지는 문턱전압 레벨인 것을 특징으로 한다.
상기 패스전압 설정은 상기 제 1 프로그램을 수행하기 전에 설정된 기준 패스전압에서 문턱전압 레벨간의 차이를 뺀 전압인 것을 특징으로 한다.
상기 패스전압을 설정한 이후, 상기 메모리 블록을 소거하고, 이후의 동작에서 상기 설정된 패스전압을 사용하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따른 불휘발성 메모리 소자의 동작 방법은,
메모리 셀들의 표준 문턱전압 레벨을 설정하고, 상기 메모리 셀들의 워드라인에 제 1 프로그램 전압을 인가하여, 프로그램 동작을 실시하고, 그 결과에 따른 상기 메모리 셀들의 문턱전압을 측정하는 제 1 측정 단계; 상기 제 1 측정 단계에서 측정된 문턱전압들 가장 가운데 전압 레벨인 대표문턱전압을 설정하는 단계; 및 상기 표준 문턱전압레벨과 상기 대표 문턱전압 레벨간의 전압 차이에 따른 상기 프로그램 전압 차이를 설정하고, 설정된 프로그램 전압 차이를 반영한 패스전압을 설정하는 단계를 포함한다.
상기 대표 문턱전압은 상기 메모리 셀들중 가장 많은 메모리 셀들이 가지는 문턱전압 레벨인 것을 특징으로 한다.
상기 패스전압 설정은 상기 제 1 프로그램을 수행하기 전에 설정된 기준 패스전압에서 상기 프로그램 전압의 차이를 뺀 전압인 것을 특징으로 한다.
상기 패스전압을 설정한 이후, 상기 메모리 블록을 소거하고, 이후의 동작에서 상기 설정된 패스전압을 사용하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 동작 방법은 비선택 워드라인에 인가하는 패스전압을 메모리 셀의 프로그램 속도에 따라 변경하여 적용함으로써 효과적으로 채널 부스팅을 할 수 있게 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
본 발명은 프로그램 속도와 패스 전압을 연계하여 설정하는 것을 특징으로 하는 것으로, 그 원리는 다음과 같다.
일반적으로 프로그램 속도는 커플링 비율이 높을 때와, 커플링 비율이 상대적으로 작아도 터널 옥사이드, 즉 기판과 플로팅 게이트 사이가 얇아지면 빨라진다. 프로그램 속도를 높이는 주요한 요소들과 채널 부스팅의 주요 요소인 패스 전압과는 밀접한 관련이 있다.
따라서 프로그램 속도가 빠른 경우에는 부스팅 비율도 증가하여 동일한 패스 전압(Vpass)에도 부스팅 레벨이 상승한다. 따라서 프로그램 속도와 연계하여 패스전압을 설정함으로써 일정한 부스팅 레벨을 유지할 있다.
도 3은 본 발명의 제 1 실시 예에 따른 프로그램 동작 순서도이다.
도 3을 참조하면, 먼저 메모리 셀들의 전체적인 분포를 설정한 후에 기준이 되는 프로그램 종료 전압(Vre_end)과, 그 값에 연계되는 기준 프로그램 패스 전압(Vre_pass)을 설정한다(301).
이후에는 메모리 셀들에 대해 제 1 프로그램 전압(Vgpm1)을 이용하여 제 1 프로그램을 수행한다(S303). 이때 선택 워드라인에는 제 1 프로그램 전압(Vpgm1)이 인가되고, 비선택 워드라인들에는 기준 프로그램 패스 전압(Vre_pass)이 인가된다.
프로그램 후에는 메모리 셀들의 문턱전압을 스캔하여 셀 분포를 측정한다(S305). 이때 문턱전압 분포에서 가장 가운데의 문턱전압 레벨(Vt1)과, 가장 낮은 문턱전압 레벨(Va1)을 측정한다. 상기 문턱전압(Vt1)은 가장 많은 셀들이 가지는 문턱전압레벨이다.
상기 메모리 셀들의 문턱전압을 스캔하는 것은 여러 가지 방법을 사용할 수 있다. 대표적인 방법으로는, 설정된 전압 레벨 단위로 커지는 검증전압을 인가하여 상기 메모리 셀들의 프로그램 검증을 수행한다. 이때 각각의 검증전압에 대하여 페일로 판단되는 메모리 셀들의 개수를 확인한다.
최초로 프로그램 페일이 되는 메모리 셀이 발생되는 시점의 검증전압은 가장 낮은 문턱전압 레벨(Va1)이 된다. 그리고 검증전압이 설정된 전압 레벨 단위로 커지면, 페일로 판단되는 메모리 셀의 개수는 늘어난다. 페일로 판단되는 메모리 셀의 개수가 증가하다가, 어느 시점에서 감소될 때, 해당 검증전압을 문턱전압에서 가장 가운데의 문턱전압 레벨(Vt1)로 한다.
이러한 과정을 걸쳐 메모리 셀의 문턱전압을 스캔하고, 문턱전압 분포의 가장 가운데의 문턱전압 레벨(Vt1)과 가장 낮은 문턱전압 레벨(Va1)이 측정될 수 있다.
상기의 문턱전압(Vt1, Va1)을 구한 후에는 다음으로 프로그램할 프로그램 전 압을 변경하여 제 2 프로그램을 수행한다(S305).
제 2 프로그램을 위한 제 2 프로그램 전압은 다음과 같이 설정한다.
Vpgm2 = Vpgm1 + (Vt1 - Va1)
상기의 제 2 프로그램 전압(Vpgm2)을 적용하여 제 2 프로그램을 수행한 후에는, 다시 메모리 셀들의 문턱전압을 스캔하고, 스캔된 문턱전압 분포에서 가장 많은 메모리 셀들이 가지는 문턱전압 레벨(Vt2)과, 가장 낮은 문턱전압 레벨(Va2)을 측정한다(S309).
상기 제 2 프로그램 결과에 따라 측정된 문턱전압 레벨(Va2)이 검증전압(Vverify)과 같거나 커지는지를 판단하고(S311), 만약 문턱전압 레벨(Va2)이 검증전압(Vverify)보다 크거나 같으면 프로그램이 중단되고, 패스 전압(Vpass)이 설정된다.
이때 패스 전압은 상기 제 1 프로그램 전압(Vpgm1)과 프로그램을 중단했을 때의 프로그램 전압(Vpgm2)의 전압 차이를 상기 기준 패스 전압(Vre_pass)에서 감소 적용한다.
Figure 112007093814163-pat00001
상기
Figure 112007093814163-pat00002
는 기준 패스 전압(Vre_pass)에 반영하는 패스전압 변화량이고,
Figure 112007093814163-pat00003
는 상기 제 1 프로그램 전압(Vpgm1)과 프로그램을 중단했을 때의 프로그램 전압(Vpgm2)의 전압차이다.
따라서 단계 S313에서 설정하는 패스 전압(Vpass)은 다음과 같다.
Figure 112007093814163-pat00004
Vpass = Vre_pass -
상기와 같이 설정된 패스전압(Vpass)는 이후의 사용될 수 있도록 저장되고, 상기 메모리 블록은 소거를 수행한다(S315). 이는 상기 단계 S301 내지 단계 S313에서 메모리 셀의 프로그램은 패스전압을 설정하기 위해 임의로 수행한 것이므로, 패스전압을 설정한 후에 임의로 프로그램했던 데이터의 삭제를 위해 메모리 블록을 소거하는 것이다.
또한 단계 S311에서 문턱전압(Va2)이 검증전압(Vverify)보다 크거나 같지 않으면, 다시 문턱전압(Vt2)과 문턱전압(Va2)을 이용한 다음번 프로그램 전압을 설정하여 프로그램을 수행하고(S317), 셀 분포를 이용해서 가장 낮은 문턱전압 레벨을 측정하여 검증전압과 비교하는 과정을 되풀이한다.
다음은 패스 전압을 설정하기위한 제 2 실시 예를 설명한다.
도 4는 본 발명의 제 2 실시 예에 따른 프로그램 동작 순서도이다.
도 4를 참조하면, 먼저 메모리 셀들의 전체적인 분포를 설정한 후에 기준이 되는 프로그램 전압(Vre_pgm)과, 그 값에 연계되는 기준 문턱전압(Vre_th)과, 기준 프로그램 패스 전압(Vre_pass)을 설정한다(401).
이후에는 메모리 셀들에 대해 제 1 프로그램을 기준 프로그램 전압(Vre_pgm)을 이용하여 제 1 프로그램을 수행한다(S403). 이때 선택 워드라인에는 기준 프로 그램 전압(Vre_pgm)이 인가되고, 비선택 워드라인들에는 기준 프로그램 패스 전압(Vre_pass)이 인가된다.
프로그램 후에는 메모리 셀들의 문턱전압을 스캔하여 셀 분포를 측정한다(S405). 이때 문턱전압 분포에서 가장 많은 셀들의 문턱전압을 대표 문턱전압(Vt1)으로 하고, 가장 상기 기준 문턱전압(Vre_th)과의 차이를 계산한다.
그리고 그 차이만큼 패스전압(Vpass)을 조절한다(S407).
Figure 112007093814163-pat00005
Vpass = Vre_pass -
= Vre_pass - (Vre_th - Vt)
상기와 같이 설정된 패스전압(Vpass)는 이후의 사용될 수 있도록 저장되고, 상기 메모리 블록은 소거를 수행한다(S409). 이는 상기 단계 S401 내지 단계 S407에서 메모리 셀의 프로그램은 패스전압을 설정하기 위해 임의로 수행한 것이므로, 패스전압을 설정한 후에 임의로 프로그램했던 데이터의 삭제를 위해 메모리 블록을 소거하는 것이다.
상기의 패스 전압은 다음과 같이 설정할 수도 있다.
도 5는 본 발명의 제 3 실시 예에 따른 프로그램 동작 순서도이다.
도 5를 참조하면, 먼저 메모리 셀들의 전체적인 분포를 설정한 후에 기준이 되는 프로그램 전압(Vre_pgm)과, 그 값에 연계되는 기준 문턱전압(Vre_th)과, 기준 프로그램 패스 전압(Vre_pass)을 설정한다(S501).
이후에는 메모리 셀들에 대해 제 1 프로그램을 기준 프로그램 전압(Vre_pgm) 을 이용하여 제 1 프로그램을 수행한다(S503). 이때 선택 워드라인에는 기준 프로그램 전압(Vre_pgm)이 인가되고, 비선택 워드라인들에는 기준 프로그램 패스 전압(Vre_pass)이 인가된다.
프로그램 후에는 메모리 셀들의 문턱전압을 스캔하여 셀 분포를 측정한다(S505). 이때 문턱전압 분포에서 가장 많은 셀들의 문턱전압을 대표 문턱전압(Vt1)으로 하고, 가장 상기 기준 문턱전압(Vre_th)과의 차이를 계산한다.
그리고 상기 계산된 문턱전압의 차이만큼 프로그램 전압의 차이를 규정하고(S507), 규정된 프로그램 전압을 패스 전압에 반영한다(S509).
상기와 같이 설정된 패스전압(Vpass)는 이후의 사용될 수 있도록 저장되고, 상기 메모리 블록은 소거를 수행한다(S511). 이는 상기 단계 S501 내지 단계 S509에서 메모리 셀의 프로그램은 패스전압을 설정하기 위해 임의로 수행한 것이므로, 패스전압을 설정한 후에 임의로 프로그램했던 데이터의 삭제를 위해 메모리 블록을 소거하는 것이다.
상기의 제 1 내지 제 3 실시 예에 따르면, 메모리 셀이 프로그램되는 속도에 따라 패스전압을 조절함으로써 일정한 채널 부스팅을 발생시킬 수 있다. 따라서 상기의 패스전압 설정 과정은 플래시 메모리 소자에 전원이 인가되어 구동이 시작될 때마다 수행하여 패스 전압을 적절히 조절할 수 있다.
도 6은 본 발명의 실시 예에 따른 패스전압 설정에 의한 채널 부스팅 레벨과 프로그램 디스터번스 간의 관계를 나타낸 그래프이다.
도 6을 참조하면, 본 발명의 실시 예에 따라 프로그램 속도에 의한 패스전압 을 인가하여 프로그램을 수행함으로써, 채널 부스팅 레벨이 일정하게 확보되어 안정된 프로그램 특성이 나타나는 것을 확인할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 플래시 메모리 소자의 단위 스트링의 단면도를 나타낸 것이다.
도 1b는 플래시 메모리 소자의 EASB 방법에 따른 워드라인 전압 제공을 나타낸 도면이다.
도 2는 채널 부스팅 레벨과 프로그램 디스터번스 간의 관계를 나타낸 그래프이다.
도 3은 본 발명의 제 1 실시 예에 따른 프로그램 동작 순서도이다.
도 4는 본 발명의 제 2 실시 예에 따른 프로그램 동작 순서도이다.
도 5는 본 발명의 제 3 실시 예에 따른 프로그램 동작 순서도이다.
도 6은 본 발명의 실시 예에 따른 패스전압 설정에 의한 채널 부스팅 레벨과 프로그램 디스터번스 간의 관계를 나타낸 그래프이다.

Claims (12)

  1. 메모리 셀들의 워드라인에 제 1 프로그램 전압을 인가하여, 프로그램 동작을 실시하고, 그 결과에 따른 상기 메모리 셀들의 문턱전압을 측정하는 제 1 측정 단계;
    상기 제 1 측정 단계에서 측정된 문턱전압들 중 가장 낮은 전압 레벨인 제 1 문턱전압과 중간 전압 레벨인 제 2 문턱전압간의 차이만큼 증가시킨 제 2 프로그램 전압을 이용한 프로그램을 수행하는 단계; 및
    상기 메모리 셀들의 문턱전압 중 가장 낮은 문턱전압이 프로그램 검증 전압보다 높아질 때까지 상기 제 2 프로그램 전압을 검출된 상기 문턱전압의 차이만큼 증가시켜 프로그램하는 동작을 반복 수행한 후, 마지막 프로그램실시 단계에서 인가된 프로그램전압과, 상기 제 1 프로그램 전압간의 차이인 제1 전압 레벨을 반영한 패스 전압을 설정하는 단계
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  2. 제 1항에 있어서,
    상기 제 2 문턱전압은 상기 메모리 셀들중 가장 많은 메모리 셀들이 가지는 문턱전압 레벨인 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  3. 제 1 항에 있어서,
    상기 패스전압 설정은 상기 제 1 프로그램을 수행하기 전에 설정된 기준 패스전압에서 상기 제 1 전압 레벨을 뺀 값인 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  4. 제 1항에 있어서,
    상기 패스전압을 설정한 이후, 상기 메모리 블록을 소거하고, 이후의 동작에서 상기 설정된 패스전압을 사용하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  5. 메모리 셀들의 표준 문턱전압 레벨을 설정하고, 상기 메모리 셀들의 워드라인에 제 1 프로그램 전압을 인가하여, 프로그램 동작을 실시하고, 그 결과에 따른 상기 메모리 셀들의 문턱전압을 측정하는 제 1 측정 단계;
    상기 제 1 측정 단계에서 측정된 문턱전압들 가장 가운데 전압 레벨인 대표문턱전압을 설정하는 단계; 및
    상기 표준 문턱전압레벨과 상기 대표 문턱전압 레벨간의 전압 차이를 반영한 패스 전압을 설정하는 단계
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  6. 제 5항에 있어서,
    상기 대표 문턱전압은 상기 메모리 셀들중 가장 많은 메모리 셀들이 가지는 문턱전압 레벨인 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  7. 제 5항에 있어서,
    상기 패스전압 설정은 상기 제 1 프로그램을 수행하기 전에 설정된 기준 패스전압에서 문턱전압 레벨간의 차이를 뺀 전압인 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  8. 제 5항에 있어서,
    상기 패스전압을 설정한 이후, 상기 메모리 블록을 소거하고, 이후의 동작에서 상기 설정된 패스전압을 사용하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  9. 메모리 셀들의 표준 문턱전압 레벨을 설정하고, 상기 메모리 셀들의 워드라인에 제 1 프로그램 전압을 인가하여, 프로그램 동작을 실시하고, 그 결과에 따른 상기 메모리 셀들의 문턱전압을 측정하는 제 1 측정 단계;
    상기 제 1 측정 단계에서 측정된 문턱전압들 가장 가운데 전압 레벨인 대표문턱전압을 설정하는 단계; 및
    상기 표준 문턱전압레벨과 상기 대표 문턱전압 레벨간의 전압 차이에 따른 상기 프로그램 전압 차이를 설정하고, 설정된 프로그램 전압 차이를 반영한 패스전압을 설정하는 단계
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  10. 제 9항에 있어서,
    상기 대표 문턱전압은 상기 메모리 셀들중 가장 많은 메모리 셀들이 가지는 문턱전압 레벨인 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  11. 제 9항에 있어서,
    상기 패스전압 설정은 상기 제 1 프로그램을 수행하기 전에 설정된 기준 패스전압에서 상기 프로그램 전압의 차이를 뺀 전압인 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  12. 제 9항에 있어서,
    상기 패스전압을 설정한 이후, 상기 메모리 블록을 소거하고, 이후의 동작에서 상기 설정된 패스전압을 사용하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8036044B2 (en) * 2009-07-16 2011-10-11 Sandisk Technologies Inc. Dynamically adjustable erase and program levels for non-volatile memory
US9123424B2 (en) * 2013-12-17 2015-09-01 Sandisk Technologies Inc. Optimizing pass voltage and initial program voltage based on performance of non-volatile memory
US9355714B2 (en) * 2014-09-10 2016-05-31 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of controlling the same
CN105529048B (zh) * 2014-09-28 2019-11-26 华邦电子股份有限公司 快闪存储器装置及快闪存储器的写入方法
KR20180114746A (ko) * 2017-04-11 2018-10-19 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
TWI708253B (zh) * 2018-11-16 2020-10-21 力旺電子股份有限公司 非揮發性記憶體良率提升的設計暨測試方法
KR20210092860A (ko) 2020-01-16 2021-07-27 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070031594A (ko) * 2005-09-15 2007-03-20 주식회사 하이닉스반도체 프로그램 속도를 증가시키기 위한 플래시 메모리 장치의소거 및 프로그램 방법
KR20070100114A (ko) * 2006-04-06 2007-10-10 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 채널 부스팅 전압 측정 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050128807A1 (en) * 2003-12-05 2005-06-16 En-Hsing Chen Nand memory array incorporating multiple series selection devices and method for operation of same
US7430138B2 (en) * 2005-03-31 2008-09-30 Sandisk Corporation Erasing non-volatile memory utilizing changing word line conditions to compensate for slower erasing memory cells
US7170788B1 (en) * 2005-09-09 2007-01-30 Sandisk Corporation Last-first mode and apparatus for programming of non-volatile memory with reduced program disturb
JP4808784B2 (ja) * 2005-12-19 2011-11-02 サンディスク コーポレイション 改善されたパス電圧を用いてプログラム阻害を低減した不揮発性記憶メモリのプログラミング方法
US7606071B2 (en) * 2007-04-24 2009-10-20 Sandisk Corporation Compensating source voltage drop in non-volatile storage

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070031594A (ko) * 2005-09-15 2007-03-20 주식회사 하이닉스반도체 프로그램 속도를 증가시키기 위한 플래시 메모리 장치의소거 및 프로그램 방법
KR20070100114A (ko) * 2006-04-06 2007-10-10 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 채널 부스팅 전압 측정 방법

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