KR100951264B1 - 적층 세라믹 기판 제조방법 - Google Patents

적층 세라믹 기판 제조방법 Download PDF

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Abstract

본 발명은, 외부에 노출된 도전패턴과 상기 도전패턴에 접촉되는 제1 도전성 비아가 형성된 외곽층을 포함하는 적층체를 형성하는 단계와, 상기 도전패턴을 덮도록 상기 외곽층 상에 상부 그린시트를 적층하는 단계와, 상기 상부 그린시트 및 상기 적층체를 소성하는 단계, 및 상기 상부 그린시트가 소성되어 형성된 상부 유전체층에 제2 도전성 비아를 형성하는 단계를 포함하는 적층 세라믹 기판 제조방법을 제공할 수 있다.
적층 세라믹 기판(laminated ceramic substrate), 도전성 비아(conductive via)

Description

적층 세라믹 기판 제조방법{METHOD OF MANUFACTURING THE LAMINATED CERAMIC SUBSTRATE}
본 발명은 적층 세라믹 기판의 제조 방법에 관한 것으로서, 더욱 상세하게는, 설계치와 소성후의 세라믹 기판 사이에 발생되는 차이를 보상할 수 있는 적층 세라믹 기판의 제조 방법에 관한 것이다.
플라스틱이나 세라믹스 등으로 되는 기판의 표면에 FET, 다이오드 등의 반도체 소자나, 저항소자, 캐패시턴스 소자, 인덕턴스 소자 등의 전자부품을 탑재한 고주파 스위치, VCO, 증폭기 등의 고주파 전자부품이 알려져 있다. 이와 같은 기판은 반도체 소자나 전자부품의 기계적 응력으로부터 보호, 전기적 특성의 향상, 열적인 보호가 요구된다.
최근들어, 휴대전화 등의 이동통신 분야에 있어서, 구성 회로부품을 소형화 하고자 하는 요구가 강하고, 캐패시턴스 소자, 인덕턴스 소자 등을 LTCC(Low Temperature Co-fired Ceramics)기술에 의하여 세라믹체 내에 내장시키는 적층 세 라믹 기판이 사용되고 있다.
이러한 적층 세라믹 기판을 제조하는 방법은, 표면에 도전 패턴 및 비아홀이 형성된 복수의 세라믹 그린시트를 적층하여 적층체를 형성하고, 상기 적층체를 소성하는 공정을 포함한다. 상기 적층체를 소성하는 공정은 고온 또는 저온에서 진행되기 때문에 세라믹 시트가 소성 공정 중 수축하게 된다. 상기 적층체에 사용되는 세라믹 재료의 소성온도는 대략 800℃ 내지 950℃ 정도이며 내부 전극으로 많이 사용되는 은(Ag)등의 금속은 약 400℃ 내지 550℃ 에서 수축 거동을 보일 수 있다. 또한 일반적으로 세라믹 내부에 비아와 전극등이 균일하지 않게 배열되기 때문에 기판이 소성될 때 부위마다 제 각각의 수축 거동을 보이게 된다. 따라서 이처럼 불균일하게 발생하는 소성 공정중 기판의 수축으로 인해 소성후 실제 기판이 적층 기판의 설계치대로 내부전극 및 도전성 비아의 위치를 유지하기는 매우 어려운 문제점이 있다.
상기한 문제점을 해결하기 위해서, 본 발명은, 설계치와 소성후의 세라믹 기판 사이에 발생되는 차이를 보상할 수 있는 적층 세라믹 기판의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은, 외부에 노출된 도전패턴과 상기 도전패턴에 접촉되는 제1 도전성 비아가 형성된 외곽층을 포함하는 적층체를 형성하는 단계와, 상기 도전패턴을 덮도록 상기 외곽층 상에 상부 그린시트를 적층하는 단계와, 상기 상부 그린시트 및 상기 적층체를 소성하는 단계, 및 상기 상부 그린시트가 소성되어 형성된 상부 유전체층에 제2 도전성 비아를 형성하는 단계를 포함하는 적층 세라믹 기판 제조방법을 제공할 수 있다.
상기 적층체를 형성하는 단계는, 일단이 외부로 노출되는 제1 도전성 비아가 형성된 외곽층을 포함하여 복수개의 유전체 시트를 적층하는 단계, 및 상기 외곽층 상에 상기 제1 도전성 비아와 접촉되는 도전패턴을 형성하는 단계를 포함할 수 있다.
상기 적층체를 형성하는 단계는, 하나의 그린시트 상에 제1 도전성 비아 및 상기 제1 도전성 비아와 접촉되는 도전패턴을 형성하는 단계, 및 상기 하나의 그린시트를 다른 그린시트의 최외곽에 위치하도록 적층하는 단계를 포함할 수 있다.
상기 적층 세라믹 기판 제조방법은 상기 적층체를 형성하는 단계와 상기 상부 그린시트를 적층하는 단계 사이에, 상기 적층체를 소성하는 단계를 더 포함할 수 있다.
상기 제2 도전성 비아를 형성하는 단계는, 상기 상부 유전체층에 비아홀을 형성하는 단계, 및 상기 비아홀에 도전물질을 채우는 단계를 포함할 수 있다.
상기 비아홀을 형성하는 단계는, 레이저 가공하는 것일 수 있다.
상기 비아홀을 형성하는 단계는, 에칭하는 것일 수 있다.
상기 도전물질을 채우는 단계는, 스크린 프린팅 방식일 수 있다.
본 발명에 따르면, 소성시 발생되는 수축에 의한 오차를 방지하여 정밀도를 확보할 수 있는 적층 세라믹 기판을 얻을 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 1의 (a) 내지 (d)는, 본 발명의 일실시 형태에 따른 적층 세라믹 기판의 제조공정을 나타내는 순서도이다. 본 실시형태에 따른 적층 세라믹 기판은, 외부에 노출된 도전패턴과 상기 도전패턴에 접촉되는 제1 도전성 비아가 형성된 외곽층을 포함하는 적층체를 형성하는 단계(a)와, 상기 도전패턴을 덮도록 상기 외곽층 상에 상부 그린시트를 적층하는 단계(b)와, 상기 상부 그린시트 및 상기 적층체를 소성하는 단계(c), 및 상기 상부 그린시트가 소성되어 형성된 상부 유전체층에 제2 도전성 비아를 형성하는 단계(d)에 의해 형성될 수 있다.
도 1의 (a)는, 외부에 노출된 도전패턴과 상기 도전패턴에 접촉되는 제1 도전성 비아가 형성된 외곽층을 포함하는 적층체의 단면도이다.
도 1의 (a)를 참조하면, 본 단계에서는 내부전극(115a, 115b) 및 도전성 비아가 형성된 복수개의 그린시트(111, 112, 113, 114)를 적층하여 적층체(100)를 형성할 수 있다.
상기 적층체(100)의 적층된 그린시트 사이에는 복수개의 내부전극(115a, 115b)이 형성되며, 상기 내부전극은 각각 도전성 비아를 통해 다른 그린시트층에 형성된 전극에 연결될 수 있다. 상기 그린시트에 금형, 레이저 등으로 지름 0.1㎜ 정도의 관통구멍(비아홀)을 뚫고, 은(Ag),또는 구리(Cu)를 주성분으로 하는 금속분, 수지, 유기용제를 혼련한 도전 페이스트(paste)를 비아홀 내에 충전하여 건조 시켜 도전성 비아가 형성될 수 있다. 본 실시형태에서는 특히 상기 적층체의 최외곽층(114)에 형성된 도전성 비아를 제1 도전성 비아(116)로 명명하였다.
상기 적층체의 최외곽층(114)에 형성되는 제1 도전성 비아(116)는 일단이 도전패턴(120)과 접촉하며 타단은 상기 적층체 내부에 형성된 내부전극이나 다른 층에 형성된 도전성 비아와 연결될 수 있다. 상기 적층체(100)를 형성하는 공정은 종래의 적층 세라믹 기판 제조공정을 이용할 수 있다.
상기 적층체의 최외곽층(114) 상에 도전 패턴을 형성하는 방법은 다양한 공정에 의해 진행될 수 있다. 구체적인 실시형태는 도 2 및 도 3에서 설명하겠다.
상기 도 1의 (a)에 표시된 점선은 적층 세라믹 기판 설계시 도전성 비아의 기준 위치를 표시하는 선이다. 적층 세라믹 기판 설계시에는 상기 도전성 비아의 기준위치는 도전성 비아의 정중앙에 위치하는 것을 볼 수 있다. 적층체를 소성하기 전에는 비교적 일정하게 설계시의 기준위치에 도전성 비아의 위치를 형성할 수 있다. 그러나, 소성 공정을 거치는 동안 그린시트 및 도전성 비아를 이루는 도전물질이 수축하게 되므로 실제 구현된 적층 세라믹 기판에서는 도전성 비아의 위치가 상기 설계시의 기준위치를 벗어날 수 있다.
상기 도전패턴(120)은, 상기 최외곽층(114)에 형성되는 복수개의 제1 도전성 비아(116)와 연결될 수 있다. 상기 도전패턴(120)은 소정의 면적을 갖도록 형성될 수 있다. 상기 도전패턴의 면적은 상기 적층체를 소성시 발생되는 수축에 의해 상 기 비아홀의 위치가 변경되는 것을 보정할 수 있을 정도의 면적일 수 있다. 상기 도전패턴을 형성하는 방법은, 금속성 잉크를 사용하여 인쇄하는 방법, 스크린 프린팅 방식, 또는 스퍼터링 등 다양한 방법이 사용될 수 있다.
도 1의 (b)는, 상기 도전패턴을 덮도록 상기 외곽층 상에 상부 그린시트가 적층된 적층체의 단면도이다.
상기 상부 그린시트(130)는, 상기 적층체를 이루는 복수개의 그린시트(110)와 동일한 재질의 유전체 시트일 수 있다. 본 실시형태에서는, 세라믹 재료와 에폭시 수지, 유리 - 에폭시 계 복합 재료 등이 사용될 수 있다. 상기 상부 그린시트는, PET 등의 수지 필름상에 세라믹스 분말과 유기 바인더를 혼합하여 도포하고, 건조하여 두께 10~200 마이크론 정도의 세라믹 그린시트를 얻을 수 있다. 상기 그린시트에 포함되는 세라믹(ceramic)분말로서, 예를 들면 BaO, SiO2 , Al2O3, B2O3, CaO 등을 혼합한 것을 이용할 수 있다.
상기 상부 그린시트에는 상기 적층체의 표면에 형성된 도전패턴(120)과의 위치를 맞추기 위해 기준홀이 형성될 수 있다.
도 1의 (c)는, 상기 상부 그린시트 및 상기 적층체를 소성한 소성체의 단면도이다.
본 단계의 소성공정은 약 600 내지 1000 ℃ 의 온도로 진행될 수 있다. 상기 소성공정이 진행되는 동안 상부 그린시트 및 적층체를 이루는 그린시트는 소결되어 세라믹층으로 변할 수 있다. 이러한 소성 공정중 상기 그린시트의 수축이 일어나게 된다.
도면에 나타난 점선은, 도 1에서 도시된 설계시 비아홀의 기준위치를 나타낸다. 소성공정이 끝난 후에는 각각의 비아홀의 정중앙의 위치가 상기 설계시 기준위치를 약간씩 벗어날 수 있다. 이처럼 설계시 기준위치를 벗어난 도전성 비아를 갖는 적층 세라믹 기판을 사용하는 경우에는 상기 세라믹 기판을 다른 회로와 연결할 때 접촉불량의 문제가 발생될 수 있다. 따라서, 본 실시형태에서는 설계시 기준위치를 벗어난 도전성 비아의 위치를 보상할 수 있도록 도전 패턴 및 제2 도전성 비아를 형성할 수 있다.
도 1의 (d)는, 상기 상부 그린시트가 소성되어 형성된 상부 유전체층에 제2 도전성 비아가 형성된 적층기판의 단면도이다.
상기 제2 도전성 비아(140)는, 일단이 상기 도전패턴(120)에 연결되고 타단은 외부로 노출될 수 있다. 상기 제2 도전성 비아(140)는 기판 설계시 도전성 비아의 기준위치에 상기 제2 도전성 비아의 정중앙이 위치되도록 형성될 수 있다. 이처럼 제2 도전성 비아를 형성함으로써 소성시 수축에 의해 도전성 비아의 위치가 설계시 기준위치에서 벗어나는 것을 보상할 수 있다.
상기 제2 도전성 비아는, 먼저 상기 상부 그린시트가 소성되어 형성된 상부 유전체층(130)에 비아홀을 형성하고, 상기 비아홀에 도전성 물질을 채워넣어 형성 할 수 있다.
도 2의 (a) 및 (b)는, 본 발명에서 적층체를 형성하는 일 실시형태의 순서도이다.
도 2의 (a)는, 일단이 외부로 노출되는 제1 도전성 비아가 형성된 외곽층을 포함하여 복수개의 유전체 시트를 적층하여 형성된 적층체의 단면도이다.
상기 적층체는 복수개의 그린시트(211, 212, 213, 214)를 적층하여 형성할 수 있다. 상기 각각의 그린시트에는 내부전극 및 도전성 비아가 형성될 수 있다.
본 실시형태에서는, 제2 그린시트(212) 및 제3 그린시트(213) 상에 내부전극패턴 및 도전성 비아가 형성되고, 제1 그린시트(211) 및 제4 그린시트(214)에는 도전성 비아만이 형성될 수 있다. 상기 적층체를 형성하는 공정은 각각의 그린시트 상에 도전성 비아 및/또는 내부전극용 패턴을 형성한 후 이를 적층할 수 있다.
도 2의 (b)는, 상기 외곽층 상에 상기 제1 도전성 비아와 접촉되는 도전패턴(220)이 형성된 적층체의 단면도이다.
상기 도전패턴(220)은, 적층체의 최외곽층(214)에 형성된 제1 도전성 비아(216)와 접촉하도록 형성될 수 있다. 상기 도전패턴을 형성하는 방법은, 금속성 잉크를 사용하여 인쇄하는 방법, 스크린 프린팅 방식, 또는 스퍼터링 등 다양한 방법이 사용될 수 있다.
본 실시형태와 같이 그린시트를 적층하여 형성된 적층체 상에 도전패턴을 형 성하는 공정에 의한 경우, 상기 도전패턴을 형성하기 전에 상기 적층체를 소성하여 소성체를 형성한 후 상기 소성체 상에 상기 도전패턴을 형성할 수도 있다.
도 3의 (a) 및 (b)는, 본 발명에서 적층체를 형성하는 다른 실시형태의 순서도이다.
도 3의 (a)는, 하나의 그린시트(314) 상에 제1 도전성 비아(316) 및 상기 제1 도전성 비아와 접촉되는 도전패턴(320)을 형성하는 단계를 나타낸다. 본 단계에서는, 아직 적층되지 않은 각각의 그린시트(311, 312, 313)에도 도전성 비아 및/또는 내부전극패턴을 형성할 수 있다.
도 3의 (b)는, 상기 하나의 그린시트를 포함한 다른 그린시트를 적층하여 적층체를 형성하는 공정이다. 본 단계에서 상기 하나의 그린시트(314)를 적층체의 최외곽에 위치하도록 적층할 수 있다.
본 실시형태와 같이 최외곽층에 적층될 그린시트 상에 제1 도전성 비아 및 도전패턴을 형성하고, 이를 다른 그린시트와 적층하는 공정에 의한 경우 적층체를 형성하는 공정이 신속하게 진행될 수 있다.
도 4의 (a) 내지 (e)는, 본 발명의 다른 실시형태에 따른 적층 세라믹 기판 제조방법의 순서도이다.
도 4의 (a) 내지 (e)는, 본 발명의 다른 실시형태에 따른 적층 세라믹 기판 의 제조공정을 나타내는 순서도이다. 본 실시형태에 따른 적층 세라믹 기판은, 외부에 노출된 도전패턴과 상기 도전패턴에 접촉되는 제1 도전성 비아가 형성된 외곽층을 포함하는 적층체를 형성하는 단계(a)와, 상기 적층체를 소성하는 단계(b)와, 상기 도전패턴을 덮도록 상기 외곽층 상에 상부 그린시트를 적층하는 단계(c)와, 상기 상부 그린시트 및 상기 적층체를 소성하는 단계(d), 및 상기 상부 그린시트가 소성되어 형성된 상부 유전체층에 제2 도전성 비아를 형성하는 단계(e)에 의해 형성될 수 있다.
도 4의 (a)는, 외부에 노출된 도전패턴과 상기 도전패턴에 접촉되는 제1 도전성 비아가 형성된 외곽층을 포함하는 적층체의 단면도이다.
도 4의 (a)를 참조하면, 본 단계에서는 내부전극(415a, 415b) 및 도전성 비아가 형성된 복수개의 그린시트(411, 412, 413, 414)를 적층하여 적층체(400)를 형성할 수 있다.
상기 적층체(400)의 적층된 그린시트 사이에는 복수개의 내부전극(415a, 415b)이 형성되며, 상기 내부전극은 각각 도전성 비아를 통해 다른 그린시트층에 형성된 전극에 연결될 수 있다. 상기 그린시트에 금형, 레이저 등으로 지름 0.1㎜ 정도의 관통구멍(비아홀)을 뚫고, 은(Ag),또는 구리(Cu)를 주성분으로 하는 금속분, 수지, 유기용제를 혼련한 도전 페이스트(paste)를 비아홀 내에 충전하여 건조시켜 도전성 비아가 형성될 수 있다. 본 실시형태에서는 특히 상기 적층체의 최외곽층(414)에 형성된 도전성 비아를 제1 도전성 비아(416)로 명명하였다.
상기 적층체의 최외곽층(414)에 형성되는 제1 도전성 비아(416)는 일단이 도 전패턴(420)과 접촉하며 타단은 상기 적층체 내부에 형성된 내부전극이나 다른 층에 형성된 도전성 비아와 연결될 수 있다. 상기 적층체(400)를 형성하는 공정은 종래의 적층 세라믹 기판 제조공정을 이용할 수 있다.
상기 적층체의 최외곽층(414) 상에 도전 패턴을 형성하는 방법은 다양한 공정에 의해 진행될 수 있다.
상기 도 4의 (a)에 표시된 점선은 적층 세라믹 기판 설계시 도전성 비아의 기준 위치를 표시하는 선이다. 적층 세라믹 기판 설계시에는 상기 도전성 비아의 기준위치는 도전성 비아의 정중앙에 위치하는 것을 볼 수 있다. 적층체를 소성하기 전에는 설계시의 기준위치에 도전성 비아의 위치를 형성할 수 있다. 그러나, 소성 공정을 거치는 동안 그린시트 및 도전성 비아를 이루는 도전물질이 수축하게 되므로 실제 구현된 적층 세라믹 기판에서는 도전성 비아의 위치가 상기 설계시의 기준위치를 벗어날 수 있다.
상기 도전패턴(420)은, 상기 최외곽층(414)에 형성되는 복수개의 제1 도전성 비아(416)와 연결될 수 있다. 상기 도전패턴(420)은 소정의 면적을 갖도록 형성될 수 있다. 상기 도전패턴의 면적은 상기 적층체를 소성시 발생되는 수축에 의해 상기 비아홀의 위치가 변경되는 것을 보상할 수 있을 정도의 면적일 수 있다. 상기 도전패턴을 형성하는 방법은, 금속성 잉크를 사용하여 인쇄하는 방법, 스크린 프린팅 방식, 또는 스퍼터링 등 다양한 방법이 사용될 수 있다.
도 4의 (b)는, 상기 적층체를 소성한 소성체의 단면도이다.
본 공정에서는, 상기 복수개의 그린시트가 적층된 적층체를 소성할 수 있다. 상기 소성 공정은 약 600 내지 1000 ℃ 의 온도로 진행될 수 있다. 상기 소성 공정중에 상기 적층체를 이루는 그린시트는 수축이 일어날 수 있다.
상기 도면에 도시된 점선은, 적층 세라믹 기판을 설계시 도전성 비아의 기준 위치를 나타낸다. 도면에서 보는 바와 같이 소성 후에는 그린시트의 수축에 의해 도전성 비아의 위치가 상기 설계시 기준 위치에서 약간 벗어나는 것을 볼 수 있다. 이러한 소성시 발생되는 도전성 비아의 위치변화를 보상해주기 위해 본 실시형태에서는 도전패턴 및 제2 도전성 비아를 형성할 수 있다.
도 4의 (c)는, 상기 도전패턴을 덮도록 상기 외곽층 상에 상부 그린시트를 적층한 적층체의 단면도이다.
상기 상부 그린시트(430)는, 상기 적층체를 이루는 복수개의 그린시트(410)와 동일한 재질의 유전체 시트일 수 있다. 본 실시형태에서는, 세라믹 재료와 에폭시 수지, 유리 - 에폭시 계 복합 재료 등이 사용될 수 있다. 상기 상부 그린시트는, PET 등의 수지 필름상에 세라믹스 분말과 유기 바인더를 혼합하여 도포하고, 건조하여 두께 10~200 마이크론 정도의 세라믹 그린시트를 얻을 수 있다. 상기 그린시트에 포함되는 세라믹(ceramic)분말로서, 예를 들면 BaO, SiO2 , Al2O3, B2O3, CaO 등을 혼합한 것을 이용할 수 있다.
상기 상부 그린시트에는 상기 적층체의 표면에 형성된 도전패턴(420)과의 위치를 맞추기 위해 기준홀이 형성될 수 있다.
도 4의 (d)는, 상기 상부 그린시트 및 상기 적층체를 소성한 소성체의 단면도이다.
본 단계의 소성공정은 약 600 내지 1000 ℃ 의 온도로 진행될 수 있다. 상기 소성공정이 진행되는 동안 상부 그린시트는 소결되어 세라믹층으로 변할 수 있다. 이러한 소성 공정중 상기 그린시트의 수축이 일어나게 된다. 본 단계에서의 소성온도는 상기 도 4의 (b)에 도시된 단계의 소성온도와는 다르게 진행될 수 있다.
도 4의 (e)는, 상기 상부 그린시트가 소성되어 형성된 상부 유전체층에 제2 도전성 비아가 형성된 적층기판의 단면도이다.
상기 제2 도전성 비아(440)는, 일단이 상기 도전패턴(420)에 연결되고 타단은 외부로 노출될 수 있다. 상기 제2 도전성 비아(440)는 기판 설계시 도전성 비아의 기준위치에 상기 제2 도전성 비아의 정중앙이 위치되도록 형성될 수 있다. 이처럼 제2 도전성 비아를 형성함으로써 소성시 수축에 의해 도전성 비아의 위치가 설계시 기준위치에서 벗어나는 것을 보상할 수 있다.
상기 제2 도전성 비아는, 먼저 상기 상부 그린시트가 소성되어 형성된 상부 유전체층(430)에 비아홀을 형성하고, 상기 비아홀에 도전성 물질을 채워넣어 형성할 수 있다.
도 5의 (a) 및 (b)는, 본 발명에서 제2 도전성 비아를 형성하는 일 실시형태의 순서도이다.
도 5의 (a)는, 상부 그린시트가 소성되어 형성된 상부 유전체층에 비아홀이 형성된 소성체의 단면도이다.
본 공정에서 상기 상부 유전체층(530)은 상부 그린시트가 소성되어 형성될 수 있다. 상기 상부 유전체층(530)에 비아홀(531)이 형성될 수 있다. 상기 비아홀은 레이저 가공, 에칭공정 등을 통해 형성될 수 있다.
도 5의 (b)는, 상기 비아홀에 도전물질이 채워진 기판의 단면도이다.
상기 상부 유전체층(530)에 형성된 비아홀에 은 페이스트 등의 도전물질을 채울 수 있다. 상기 도전물질을 채우는 공정은 스크린 프린팅 방식이 사용될 수 있다.
상기 도전물질이 비아홀에 채워진 다음에는 상기 도전물질을 건조시키기거나 소성하기 위한 공정이 진행될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도 1의 (a) 내지 (d)는, 본 발명의 일실시 형태에 따른 적층 세라믹 기판의 제조공정을 나타내는 순서도이다.
도 2의 (a) 및 (b)는, 본 발명에서 적층체를 형성하는 일실시 형태의 순서도이다.
도 3의 (a) 및 (b)는, 본 발명에서 적층체를 형성하는 다른 실시형태의 순서도이다.
도 4의 (a) 내지 (e)는, 본 발명의 다른 실시형태에 따른 적층 세라믹 기판의 제조공정을 나타내는 순서도이다.
도 5의 (a) 및 (b)는, 본 발명에서 제2 도전성 비아를 형성하는 일 실시형태의 순서도이다.
<도면의 주요 부분에 대한 부호설명>
110 : 유전체 시트 116 : 제1 도전성 비아
120 : 도전패턴 130 : 상부 유전체시트
140 : 제2 도전성 비아

Claims (8)

  1. 외부에 노출된 도전패턴과 상기 도전패턴에 접촉되는 제1 도전성 비아가 형성된 외곽층을 포함하는 적층체를 형성하는 단계;
    상기 도전패턴을 덮도록 상기 외곽층 상에 상부 그린시트를 적층하는 단계;
    상기 상부 그린시트 및 상기 적층체를 소성하는 단계; 및
    상기 상부 그린시트가 소성되어 형성된 상부 유전체층에 제2 도전성 비아를 형성하는 단계
    를 포함하는 적층 세라믹 기판 제조방법.
  2. 제1항에 있어서,
    상기 적층체를 형성하는 단계는,
    일단이 외부로 노출되는 제1 도전성 비아가 형성된 외곽층을 포함하여 복수개의 유전체 시트를 적층하는 단계; 및
    상기 외곽층 상에 상기 제1 도전성 비아와 접촉되는 도전패턴을 형성하는 단계
    를 포함하는 것을 특징으로 하는 적층 세라믹 기판 제조방법.
  3. 제1항에 있어서,
    상기 적층체를 형성하는 단계는,
    하나의 그린시트 상에 제1 도전성 비아 및 상기 제1 도전성 비아와 접촉되는 도전패턴을 형성하는 단계; 및
    상기 하나의 그린시트를 적층체의 최외곽에 위치하도록 적층하는 단계
    를 포함하는 것을 특징으로 하는 적층 세라믹 기판 제조방법.
  4. 제1항에 있어서,
    상기 적층체를 형성하는 단계와 상기 상부 그린시트를 적층하는 단계 사이에,
    상기 적층체를 소성하는 단계
    를 더 포함하는 것을 특징으로 하는 적층 세라믹 기판 제조방법.
  5. 제1항에 있어서,
    상기 제2 도전성 비아를 형성하는 단계는,
    상기 상부 유전체층에 비아홀을 형성하는 단계; 및
    상기 비아홀에 도전물질을 채우는 단계
    를 포함하는 것을 특징으로 하는 적층 세라믹 기판 제조방법.
  6. 제5항에 있어서,
    상기 비아홀을 형성하는 단계는,
    레이저 가공하는 것을 특징으로 하는 적층 세라믹 기판 제조방법.
  7. 제5항에 있어서,
    상기 비아홀을 형성하는 단계는,
    에칭하는 것을 특징으로 하는 적층 세라믹 기판 제조방법.
  8. 제5항에 있어서,
    상기 도전물질을 채우는 단계는,
    스크린 프린팅 방식인 것을 특징으로 하는 적층 세라믹 기판 제조방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368419A (ja) 2001-06-04 2002-12-20 Sumitomo Metal Electronics Devices Inc 低温焼成セラミック多層基板の製造方法
JP2003008216A (ja) 2001-06-27 2003-01-10 Sumitomo Metal Electronics Devices Inc セラミック多層基板の製造方法
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Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368419A (ja) 2001-06-04 2002-12-20 Sumitomo Metal Electronics Devices Inc 低温焼成セラミック多層基板の製造方法
JP2003008216A (ja) 2001-06-27 2003-01-10 Sumitomo Metal Electronics Devices Inc セラミック多層基板の製造方法
JP2007227881A (ja) 2005-11-14 2007-09-06 Tdk Corp 複合配線基板及びその製造方法
KR100790695B1 (ko) 2006-05-19 2008-01-02 삼성전기주식회사 전자부품 패키지용 세라믹 기판의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102095221B1 (ko) 2018-11-22 2020-03-31 (주)샘씨엔에스 반도체 소자 테스트용 다층 세라믹 기판과 그 제조 방법

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