KR100946146B1 - 플래시 메모리 소자 및 그 제조 방법 - Google Patents

플래시 메모리 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR100946146B1
KR100946146B1 KR1020070091520A KR20070091520A KR100946146B1 KR 100946146 B1 KR100946146 B1 KR 100946146B1 KR 1020070091520 A KR1020070091520 A KR 1020070091520A KR 20070091520 A KR20070091520 A KR 20070091520A KR 100946146 B1 KR100946146 B1 KR 100946146B1
Authority
KR
South Korea
Prior art keywords
junction region
film
select
lines
semiconductor substrate
Prior art date
Application number
KR1020070091520A
Other languages
English (en)
Other versions
KR20090026499A (ko
Inventor
전유남
김기석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070091520A priority Critical patent/KR100946146B1/ko
Priority to US11/957,830 priority patent/US7719049B2/en
Publication of KR20090026499A publication Critical patent/KR20090026499A/ko
Application granted granted Critical
Publication of KR100946146B1 publication Critical patent/KR100946146B1/ko
Priority to US12/731,594 priority patent/US7972925B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 플래시 메모리 소자 및 그 제조 방법에 관한 것으로, 워드라인과 셀렉트 라인 사이뿐만 아니라, 워드라인들 사이의 반도체 기판을 식각하여 워드라인들 사이의 접합 영역 내에 트렌치를 형성함으로써, 프로그램 동작 시 핫 캐리어가 프로그램 금지 셀(program inhibited cell)로 주입되는 것을 최소화하여 프로그램 디스터번스(program disturbance) 현상이 발생되는 것을 방지할 수 있다.
플래시, 프로그램, 핫 캐리어, 트렌치, 접합 영역, 디스터번스

Description

플래시 메모리 소자 및 그 제조 방법{Flash memory device and method of manufacturing thereof}
본 발명은 플래시 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 프로그램 동작 시 프로그램 금지 셀(program inhibited cell)의 문턱전압이 변경되는 것을 방지하기 위한 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
플래시 메모리 소자는 노아 타입과 난드 타입으로 나누어진다. 이 중에서 난드 플래시 메모리 소자는 노아 플래시 메모리 소자에 비해 집적도가 높은 장점이 있다. 이러한 난드 플래시 메모리 소자의 메모리 셀 어레이는 다수의 메모리 셀 블록을 포함하며 보다 구체적으로 설명하면 다음과 같다.
도 1은 난드 플래시 메모리 소자의 메모리 셀 블록을 설명하기 위한 회로도이다.
도 1을 참조하면, 메모리 셀 블록은 다수의 셀 스트링(ST)을 포함한다. 셀 스트링들은 비트라인(BL1 내지 BL3; 편의상 3개만 도시됨)들과 각각 연결된다.
각각의 셀 스트링(ST)은 드레인 셀렉트 트랜지스터(DST), 다수의 메모리 셀(C0-1, C1 내지 Cn; n은 정수) 및 소오스 셀렉트 트랜지스터(SST)가 직렬로 연결된 구조로 이루어진다. 여기서, 각각의 셀 스트링에 포함된 드레인 셀렉트 트랜지스터(DST)의 드레인은 해당 비트라인(BL1)과 연결되며, 소오스 셀렉트 트랜지스터(SST)의 소오스는 공통 소오스 라인(CSL)에 연결된다. 한편, 각각의 셀 스트링에 포함된 드레인 셀렉트 트랜지스터(DST)들의 게이트가 서로 연결되어 드레인 셀렉트 라인(DSL)이 되고, 소오스 셀렉트 트랜지스터(SST)들의 게이트가 서로 연결되어 소오스 셀렉트 라인(SSL)이 된다. 또한, 메모리 셀들의 게이트가 서로 연결되어 각각의 워드라인(WL0 내지 WLn)들이 된다. 이 중에서, 하나의 워드라인(예를 들어, WL0)을 공유하는 메모리 셀들(C0-1, C0-2, C0-3; 편의상 3개만 도시됨)이 하나의 페이지(Page0)로 구분된다.
상기의 구조로 이루어진 플래시 메모리 셀에 데이터를 저장하기 위해서 프로그램 동작을 실시한다. 프로그램 동작은 페이지 단위로 실시된다. 프로그램 동작 시 선택된 워드라인(예를 들어, WL0)에 15V 이상의 높은 프로그램 전압이 인가되고, 나머지 워드라인에는 소거 상태나 프로그램 상태에 상관없이 메모리 셀이 턴온되도록 패스 전압이 인가된다. 그리고, 비트라인에는 접지 전압(0V)이 인가된다.
프로그램 동작 시, 워드라인(WL0)을 공유하는 다수의 메모리 셀들(C0-1 내지 C0-3) 중에는 소거 상태(또는 이전 상태)를 유지해야 하는 메모리 셀(이하, '프로그램 금지 셀(program inhibited cell'이라 함)도 존재한다. 이렇게 프로그램되지 않고 이전 상태를 유지해야 하는 프로그램 금지 셀(예를 들어, Cb)이 포함된 스트 링(ST)과 연결되는 비트라인(BL2)에는 프로그램 금지 전압(예를 들어, Vcc)이 인가된다. 프로그램 금지 전압에 의해 프로그램 금지 셀(Cb)의 채널 영역이 프리차지된 후, 워드라인(WLk)에 프로그램 전압이 인가되면 채널 영역의 전압이 채널 부스팅에 의해 상승한다. 이로 인해, 프로그램 금지 셀(Cb)의 채널 영역과 워드라인(WLk) 사이의 전압차가 낮은 상태로 유지되므로 프로그램 동작이 이루어지지 않는다.
한편, 최근 들어 하나의 메모리 셀에 2비트의 데이터를 저장하는 프로그램 방법이 적용되고 있다. 프로그램 동작을 실시하기 전에 메모리 셀 블록의 소거 동작이 실시되어 모든 메모리 셀이 소거 상태가 되며, 통상적으로 11 데이터가 저장된 상태가 된다. 2비트의 데이터를 저장하기 위한 프로그램 방법은 여러 번의 프로그램 동작으로 진행되는데, 11로 이루어진 2비트의 데이터 중 하위 비트를 0으로 바꾸는 LSB 프로그램 동작과 상위 비트를 0으로 바꾸는 MSB 프로그램 동작을 포함한다.
일반적으로, 선택된 워드라인에 대하여 LSB 프로그램 동작과 MSB 프로그램 동작을 순차적으로 실시한 후, 인접한 다음 워드라인에 대하여 LSB 프로그램 동작과 MSB 프로그램 동작을 실시한다. 하지만, 프로그램 동작 시 메모리 셀들 사이에 발생하는 간섭 현상에 의해, 선택된 워드라인의 프로그램 동작 시 선택된 워드라인과 인접한 워드라인에 연결된 메모리 셀의 문턱전압이 변경될 수 있다. 이를 최소화하기 위하여, LSB 프로그램 동작과 MSB 프로그램 동작의 순서를 변경할 수 있다.
도 2는 메모리 셀의 프로그램 동작 시 핫 캐리어에 의해 디스터번스(disturbance) 현상이 발생되는 것을 설명하기 위한 단면도이다.
도 1 및 도 2를 참조하면, 앞서 설명한 것처럼 LSB 프로그램 동작과 MSB 프로그램 동작 순서를 변경할 경우, 메모리 셀(Cb)을 프로그램 동작에서 선택된 워드라인(WLk) 주변의 워드라인들(WLk-1 및 WLk+1)을 공유하는 메모리 셀들(Ca 및 Cc)은 이미 LSB 상태(LSB 프로그램 동작이 실시된 상태) 또는 MSB 상태(LSB 프로그램 동작이 실시된 상태)가 되어 있다. 따라서, 메모리 셀(Cb)의 프로그램 동작 시 주변 메모리 셀들(Ca 및 Cc)은 턴오프 된다. 이로 인해, 메모리 셀(Cb)의 채널 영역이 다른 메모리 셀(Ca 및 Cc)의 채널 영역과 고립된다.
이 상태에서 워드라인(WLk)에 높은 프로그램 전압(Vpgm)이 인가되어 메모리 셀(Cb)의 프로그램 동작이 실시되면, 메모리 셀(Cb)의 채널 영역(202a)에서 부스팅 현상이 발생하여 채널 영역(202a)의 전압이 함께 높아진다. 채널 영역(202a)의 전압이 높아짐에 따라 메모리 셀(Cb)의 워드라인(WLk)과 채널 영역(202a) 사이의 전압차가 낮아져 메모리 셀(Cb)이 프로그램되지 않는다.
하지만, 프로그램 전압(Vpgm)이 인가되면 주변 워드라인(WLk-1 및 WLk+1)과 인접한 접합 영역(202b)의 가장자리에서 핫 캐리어가 발생하며, 핫 캐리어는 높은 프로그램 전압에 의해 메모리 셀(Cb)의 플로팅 게이트로 주입된다. 이로 인해, 프로그램되지 말아야 할 메모리 셀(Cb)의 문턱전압이 높아져 메모리 셀(Cb)이 프로그램되는 프로그램 디스터번스(program disturbance) 현상이 발생된다.
본 발명은 워드라인과 셀렉트 라인 사이뿐만 아니라, 워드라인들 사이의 반도체 기판을 식각하여 워드라인들 사이의 접합 영역 내에 트렌치를 형성함으로써, 프로그램 동작 시 핫 캐리어가 프로그램 금지 셀(program inhibited cell)로 주입되는 것을 최소화하여 프로그램 디스터번스(program disturbance) 현상이 발생되는 것을 방지할 수 있다.
본 발명의 실시예에 따른 플래시 메모리 소자는 반도체 기판 상에 형성된 셀렉트 라인들 및 워드라인들과, 워드라인들 사이의 반도체 기판에 각각 형성된 제1 접합 영역들, 및 제1 접합 영역들 각각에 형성된 제1 트렌치를 포함한다.
상기에서, 제1 트렌치의 깊이가 제1 접합 영역의 깊이보다 얕다.
또한, 셀렉트 라인들 사이의 반도체 기판에 형성된 제2 접합 영역과, 셀렉트 라인 및 워드라인 사이의 반도체 기판에 형성된 제3 접합 영역, 및 제2 및 제3 접합 영역에 각각 형성된 제2 및 제3 트렌치들을 더 포함한다. 제2 트렌치의 깊이가 제2 접합 영역의 깊이보다 얕고, 제3 트렌치의 깊이가 제3 접합 영역의 깊이보다 얕다.
본 발명의 다른 실시예에 따른 플래시 메모리 소자는 반도체 기판 상에 형성된 셀렉트 라인들 및 워드라인들, 및 워드라인들 사이의 반도체 기판에 각각 형성 되며, 중앙이 오목한 凹 형태로 이루어진 제1 접합 영역들을 포함한다.
상기에서, 셀렉트 라인들 사이의 반도체 기판에 형성되며 중앙이 오목한 凹 형태로 이루어진 제2 접합 영역, 및 셀렉트 라인 및 워드라인 사이의 반도체 기판에 형성되며 중앙이 오목한 凹 형태로 이루어진 제3 접합 영역을 더 포함한다.
제1 접합 영역의 가장자리가 워드라인의 가장자리와 중첩된다.
셀렉트 라인에 인접한 워드라인과 셀렉트 라인 사이의 간격이 워드라인들의 간격보다 넓다.
워드라인이 터널 절연막, 전하 저장막, 유전체막 및 콘트롤 게이트의 적층 구조를 포함하며, 전하 저장막이 질화막으로 이루어질 수 있다. 유전체막이 알루미늄 산화막을 포함한다.
본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법은 워드라인들 및 셀렉트 라인들이 형성된 반도체 기판이 제공되는 단계와, 셀렉트 라인들 및 워드라인들 사이의 반도체 기판에 접합 영역을 형성하는 단계, 및 워드라인들 사이의 접합 영역에 트렌치를 형성하는 단계를 포함한다.
상기에서, 트렌치를 형성하는 단계에서 셀렉트 라인 및 워드라인 사이의 접합 영역과 셀렉트 라인들 사이의 접합 영역에도 트렌치가 형성된다. 트렌치가 접합 영역보다 얕은 깊이로 형성된다.
트렌치를 형성한 후 접합 영역에 불순물을 추가로 주입하기 위하여 이온주입 공정을 실시하는 단계를 더 포함한다. 이온주입 공정을 실시하기 전에, 접합 영역, 셀렉트 라인들 및 워드라인들의 표면을 따라 절연막을 형성하는 단계를 더 포함한 다.
워드라인이 터널 절연막, 전하 저장막, 유전체막 및 콘트롤 게이트의 적층 구조를 포함하며, 전하 저장막이 질화막으로 형성될 수 있다. 셀렉트 라인이 터널 절연막, 전하 저장막, 유전체막 및 콘트롤 게이트의 적층 구조를 포함하며, 전하 저장막이 질화막으로 형성될 수 있다. 유전체막이 알루미늄 산화막으로 형성될 수 있다.
본 발명은 워드라인들 사이의 접합 영역 내에 트렌치를 형성함으로써, 프로그램 동작 시 핫 캐리어가 프로그램 금지 셀(program inhibited cell)로 주입되는 것을 최소화하여 프로그램 디스터번스(program disturbance) 현상이 발생되는 것을 방지할 수 있다.
또한, 프로그램 금지 셀의 문턱전압이 상승하는 것을 방지하여 오동작이 발생하는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상 의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 기판(300)에는 N웰(미도시)이 형성되고, N웰 내부에 P웰(미도시)이 형성된다. 그리고 반도체 기판(300)에는 소자 분리막(단면도 상에서 도시안됨)이 형성된다. 소자 분리막은 셀 영역과 주변 회로 영역에 모두 형성되는데, 셀 영역에서는 여러 개의 소자 분리막이 평행하게 형성되며, 소자 분리막 사이의 반도체 기판(300)이 메모리 셀이 형성될 활성 영역으로 정의된다. 소자 분리막은 SA-STI 방식으로 형성할 수 있으며, 이미 공지된 기술이므로 구체적인 설명은 생략하기로 한다,
한편, 반도체 기판(300) 상에는 소자 분리막과 교차하는 다수의 셀렉트 라인(SSL 및 DSL) 및 워드라인들(WL0 내지 WLn)이 형성된다. 셀렉트 라인(SSL 및 DSL) 및 워드라인들(WL0 내지 WLn)은 터널 절연막(302), 전하 저장막(304), 유전체막(306), 콘트롤 게이트(308 및 310) 및 하드 마스크(312)의 적층 구조로 이루어진다. 전하 저장막(304)은 폴리실리콘막으로 형성할 수 있으며, 콘트롤 게이트는 폴리실리콘막(308) 및 금속막(또는 금속 실리사이드막)(310)의 적층 구조로 형성할 수 있다. 유전체막(306)은 ONO막으로 형성하거나 고유전체막을 포함하는 절연막으로 형성할 수 있다. SONOS 또는 MANOS 구조의 메모리 셀에서는 전하 저장막(304)이 질화막으로 형성될 수 있으며, 유전체막(306)은 알루미늄 산화막으로 형성할 수 있 다.
셀렉트 라인은 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)을 포함하며, 셀렉트 라인(DSL 및 SSL)에서는 유전체막(306)에 홀이 형성되어 전하 저장막(304)과 콘트롤 게이트(308 및 310)가 전기적으로 연결된다. SONOS 또는 MANOS 구조의 메모리 셀에서는 유전체막(306)에 홀이 형성되지 않을 수 있다.
상기에서, 셀렉트 라인(SSL 또는 DSL)과 이에 인접한 워드라인(WL0 또는 WLn) 사이의 간격이 워드라인들(WL0 내지 WLn)의 간격보다 넓은 것이 바람직하다.
도 3b를 참조하면, 제1 이온주입 공정을 실시하여 셀렉트 라인들(SSL 및 DSL)과 워드라인들(WL0 내지 WLn) 사이에 노출된 반도체 기판(300)에 접합 영역(314)을 형성한다. 접합 영역(314)은 n타입 불순물을 주입하여 형성하는 것이 바람직하다. 한편, 접합 영역(314)은 가장자리가 셀렉트 라인(DSL 및 SSL) 또는 워드라인(WL0 내지 WLn)의 가장자리와 중첩되도록 형성하는 것이 바람직하다. 이를 위해, 제1 이온주입 공정 시 n타입 불순물을 경사지게 주입하거나, n타입 불순물을 주입한 후 수평 방향으로 n타입 불순물을 확산시킬 수 있다. n타입 불순물은 열처리 공정으로 확산시킬 수 있다.
상기에서, 드레인 셀렉트 라인(DSL) 사이에 형성된 접합 영역(314)은 후속 공정에서 형성될 비트라인과 연결되는 드레인이 되고, 소오스 셀렉트 라인(SSL) 사이에 형성된 접합 영역(314)은 후속 공정에서 형성될 공통 소오스 라인과 연결되는 소오스가 된다.
도 3c를 참조하면, 셀렉트 라인들(DSL 및 SSL) 및 워드라인들(WL0 내지 WLn) 사이의 반도체 기판(300)을 식각하여 트렌치(316)를 형성한다. 트렌치(316)를 형성하기 위한 식각 공정 시 셀렉트 라인들(DSL 및 SSL) 및 워드라인들(WL0 내지 WLn)은 하드 마스크(312)에 의해 보호된다. 한편, 트렌치(316)는 접합 영역(314)의 깊이보다 낮은 깊이로 형성하는 것이 바람직하다. 트렌치(316)를 접합 영역(314)보다 얕게 형성하면 트렌치(316)는 접합 영역(314)에 의해 둘러싸인다.
상기에서 트렌치(316)를 먼저 형성한 후 접합 영역(314)을 형성하면, 접합 영역(314)과 라인들(DSL, SSL 및 WL0 내지 WLn)과의 중첩 폭을 충분히 확보할 수 없어 셀 커런트가 급격하게 감소할 수 있다. 따라서, 접합 영역(314)을 먼저 형성한 후 트렌치(316)를 형성하는 것이 바람직하다.
도 3d를 참조하면, 트렌치(316)의 측벽과 라인들(DSL, SSL 및 WL0 내지 WLn)의 표면을 따라 절연막(318)을 형성한다. 절연막(318)은 후속으로 실시되는 이온주입 공정 시 기판(300)의 표면을 보호함과 동시에 접합 영역(314)을 LDD 구조로 형성하기 위한 것이다. 이러한 절연막(318)은 산화막으로 형성할 수 있다.
이어서, 트렌치(316)를 형성하면서 발생한 접합 영역(314)의 불순물 농도 저하를 보상하기 위하여 제2 이온주입 공정을 실시한다. 제2 이온주입 공정 시 n타입 불순물을 주입하며, 제1 이온주입 공정보다 더 높은 농도의 불순물을 주입하는 것이 바람직하다. 절연막(318)과 이온주입 각도에 따라 고농도의 불순물이 트렌치(316)의 측벽보다는 저면에 보다 더 집중적으로 주입된다.
접합 영역(314)에 트렌치(316)를 형성함으로써, 워드라인들(예를 들어, WLn-1 및 WLn) 사이의 접합 영역(314) 길이가 A+B+A로 길어진다. 이렇게 트렌치(316)를 이용하여 凹 형태의 접합 영역(314)을 워드라인들 사이에 형성함으로써, 인접 셀에서 발생한 GIDL에 의해 생성된 전자의 이동 경로가 길어지고 전기장을 감소시키기 때문에 핫 캐리어의 이동이 어려워져 핫 캐리어에 의한 프로그램 디스터번스를 방지할 수 있다.
도 1은 난드 플래시 메모리 소자의 메모리 셀 블록을 설명하기 위한 회로도이다.
도 2는 메모리 셀의 프로그램 동작 시 핫 캐리어에 의해 디스터번스(disturbance) 현상이 발생되는 것을 설명하기 위한 단면도이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
202a : 채널 영역 300 : 반도체 기판
302 : 터널 절연막 304 : 전하 저장막
306 : 유전체막 308 : 도전막
310 : 금속막 312 : 하드 마스크
202b, 314 : 접합 영역 316 : 트렌치
318 : 절연막

Claims (22)

  1. 반도체 기판 상에 형성된 셀렉트 라인들 및 워드라인들;
    상기 워드라인들 사이의 상기 반도체 기판에 각각 형성된 제1 접합 영역들;
    상기 제1 접합 영역들 내부에 각각 형성된 제1 트렌치들;
    상기 셀렉트 라인들 사이의 상기 반도체 기판에 형성된 제2 접합 영역;
    상기 셀렉트 라인 및 상기 워드라인 사이의 상기 반도체 기판에 형성된 제3 접합 영역; 및
    상기 제2 및 제3 접합 영역에 각각 형성된 제2 및 제3 트렌치들을 포함하는 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제1 트렌치의 깊이가 상기 제1 접합 영역의 깊이보다 얕은 플래시 메모리 소자.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제2 트렌치의 깊이가 상기 제2 접합 영역의 깊이보다 얕고, 상기 제3 트렌치의 깊이가 상기 제3 접합 영역의 깊이보다 얕은 플래시 메모리 소자.
  5. 반도체 기판 상에 형성된 셀렉트 라인들 및 워드라인들;
    상기 워드라인들 사이의 상기 반도체 기판에 각각 형성되며, 중앙이 오목한 凹 형태로 이루어진 제1 접합 영역들;
    상기 셀렉트 라인들 사이의 상기 반도체 기판에 형성되며 중앙이 오목한 凹 형태로 이루어진 제2 접합 영역; 및
    상기 셀렉트 라인 및 상기 워드라인 사이의 상기 반도체 기판에 형성되며 중앙이 오목한 凹 형태로 이루어진 제3 접합 영역을 포함하는 플래시 메모리 소자.
  6. 삭제
  7. 제 1 항 또는 제 5 항에 있어서,
    상기 제1 접합 영역의 가장자리가 상기 워드라인의 가장자리와 중첩되는 플래시 메모리 소자.
  8. 제 1 항 또는 제 5 항에 있어서,
    상기 셀렉트 라인에 인접한 워드라인과 상기 셀렉트 라인 사이의 간격이 상기 워드라인들의 간격보다 넓은 플래시 메모리 소자.
  9. 제 1 항 또는 제 5 항에 있어서,
    상기 워드라인 또는 상기 셀렉트 라인이 터널 절연막, 전하 저장막, 유전체막 및 콘트롤 게이트의 적층 구조를 포함하며, 상기 전하 저장막이 질화막을 포함하는 플래시 메모리 소자.
  10. 제 9 항에 있어서,
    상기 유전체막이 알루미늄 산화막을 포함하는 플래시 메모리 소자.
  11. 워드라인들 및 셀렉트 라인들이 형성된 반도체 기판이 제공되는 단계;
    상기 셀렉트 라인들 및 상기 워드라인들 사이의 상기 반도체 기판에 접합 영역을 형성하는 단계; 및
    상기 워드라인들 사이로 노출된 상기 접합 영역에 트렌치를 형성하기 위한 식각 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 트렌치는 상기 셀렉트 라인 및 상기 워드라인 사이의 상기 접합 영역과 상기 셀렉트 라인들 사이의 상기 접합 영역에도 형성되는 플래시 메모리 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 트렌치가 상기 접합 영역보다 얕은 깊이로 형성되는 플래시 메모리 소자의 제조 방법.
  14. 제 12 항에 있어서,
    상기 트렌치를 형성한 후 상기 접합 영역에 불순물을 추가로 주입하기 위하여 이온주입 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  15. 제 14 항에 있어서,
    상기 이온주입 공정을 실시하기 전에, 상기 접합 영역, 상기 셀렉트 라인들 및 상기 워드라인들의 표면을 따라 절연막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  16. 제 11 항에 있어서,
    상기 워드라인 또는 상기 셀렉트 라인은 터널 절연막, 전하 저장막, 유전체막 및 콘트롤 게이트를 적층하여 형성하며, 상기 전하 저장막은 질화막으로 형성하는 플래시 메모리 소자의 제조 방법.
  17. 제 11 항에 있어서,
    상기 워드라인 또는 상기 셀렉트 라인은 터널 절연막, 전하 저장막, 유전체막 및 콘트롤 게이트를 적층하여 형성하며, 상기 전하 저장막은 폴리실리콘막으로 형성하는 플래시 메모리 소자의 제조 방법.
  18. 제 16 항에 있어서,
    상기 유전체막은 알루미늄 산화막을 포함하는 플래시 메모리 소자의 제조 방법.
  19. 제 1 항 또는 제 5 항에 있어서,
    상기 워드라인 또는 상기 셀렉트 라인이 터널 절연막, 전하 저장막, 유전체막 및 콘트롤 게이트의 적층 구조를 포함하며, 상기 전하 저장막이 폴리실리콘막을 포함하는 플래시 메모리 소자.
  20. 삭제
  21. 삭제
  22. 삭제
KR1020070091520A 2007-09-10 2007-09-10 플래시 메모리 소자 및 그 제조 방법 KR100946146B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070091520A KR100946146B1 (ko) 2007-09-10 2007-09-10 플래시 메모리 소자 및 그 제조 방법
US11/957,830 US7719049B2 (en) 2007-09-10 2007-12-17 Flash memory device and fabrication method thereof
US12/731,594 US7972925B2 (en) 2007-09-10 2010-03-25 Flash memory device and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070091520A KR100946146B1 (ko) 2007-09-10 2007-09-10 플래시 메모리 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20090026499A KR20090026499A (ko) 2009-03-13
KR100946146B1 true KR100946146B1 (ko) 2010-03-10

Family

ID=40431655

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070091520A KR100946146B1 (ko) 2007-09-10 2007-09-10 플래시 메모리 소자 및 그 제조 방법

Country Status (2)

Country Link
US (2) US7719049B2 (ko)
KR (1) KR100946146B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100870279B1 (ko) * 2007-06-28 2008-11-25 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100946146B1 (ko) * 2007-09-10 2010-03-10 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조 방법
US9125084B2 (en) * 2013-03-14 2015-09-01 Aviat U.S., Inc. Systems and methods for performing layer one link aggregation over wireless links

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08172174A (ja) * 1994-12-20 1996-07-02 Sony Corp 不揮発性半導体記憶装置とその製造方法
KR20060032860A (ko) * 2004-10-13 2006-04-18 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR100708907B1 (ko) * 2006-04-26 2007-04-18 한양대학교 산학협력단 부스터 라인을 가지는 낸드형 플래시 메모리 소자 및 이의프로그램 방법
KR20080015554A (ko) * 2006-08-16 2008-02-20 삼성전자주식회사 불휘발성 메모리 장치의 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019570A (ja) * 2004-07-02 2006-01-19 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
KR100640620B1 (ko) * 2004-12-27 2006-11-02 삼성전자주식회사 트윈비트 셀 구조의 ｎｏｒ형 플래쉬 메모리 소자 및 그제조 방법
US7414277B1 (en) * 2005-04-22 2008-08-19 Spansion, Llc Memory cell having combination raised source and drain and method of fabricating same
TWI270977B (en) * 2005-06-27 2007-01-11 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
JP2007184605A (ja) * 2006-01-04 2007-07-19 Hynix Semiconductor Inc 非揮発性メモリ素子、その製造方法及びそのプログラム方法
KR100946146B1 (ko) * 2007-09-10 2010-03-10 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08172174A (ja) * 1994-12-20 1996-07-02 Sony Corp 不揮発性半導体記憶装置とその製造方法
KR20060032860A (ko) * 2004-10-13 2006-04-18 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR100708907B1 (ko) * 2006-04-26 2007-04-18 한양대학교 산학협력단 부스터 라인을 가지는 낸드형 플래시 메모리 소자 및 이의프로그램 방법
KR20080015554A (ko) * 2006-08-16 2008-02-20 삼성전자주식회사 불휘발성 메모리 장치의 제조 방법

Also Published As

Publication number Publication date
US20100178745A1 (en) 2010-07-15
US7972925B2 (en) 2011-07-05
US7719049B2 (en) 2010-05-18
KR20090026499A (ko) 2009-03-13
US20090067234A1 (en) 2009-03-12

Similar Documents

Publication Publication Date Title
US6878991B1 (en) Vertical device 4F2 EEPROM memory
US7282762B2 (en) 4F2 EEPROM NROM memory arrays with vertical devices
US9847343B2 (en) Charge trapping nonvolatile memory devices, methods of fabricating the same, and methods of operating the same
KR100919433B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
US7646041B2 (en) Non-volatile memory devices including vertical channels, methods of operating, and methods of fabricating the same
US8324052B2 (en) Methods of fabricating non-volatile memory devices including double diffused junction regions
US8837216B2 (en) Non-volatile storage system with shared bit lines connected to a single selection device
US20140269082A1 (en) Operation for non-volatile storage system with shared bit lines
US20060278913A1 (en) Non-volatile memory cells without diffusion junctions
KR20090046155A (ko) 플래시 메모리 소자의 제조방법
US7563676B2 (en) NOR-type flash memory cell array and method for manufacturing the same
US8711630B2 (en) Programming method of non-volatile memory device
KR100946146B1 (ko) 플래시 메모리 소자 및 그 제조 방법
KR100687362B1 (ko) 플래시 메모리 소자 및 그 제조 방법
US20080079055A1 (en) Non-volatile memory device
KR100650837B1 (ko) 낸드 플래쉬 메모리 소자 및 그의 제조방법
US9385240B1 (en) Memory device and method for fabricating the same
KR20130039795A (ko) 낸드 플래시 메모리 소자
KR20080103242A (ko) 비휘발성 메모리 소자의 제조방법
TWI612640B (zh) 記憶元件及其製造方法
US20160218111A1 (en) Memory device and method for fabricating the same
JP2007287736A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
E601 Decision to refuse application
E801 Decision on dismissal of amendment
AMND Amendment
J201 Request for trial against refusal decision
E902 Notification of reason for refusal
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee