KR100945931B1 - 비트라인 프리차지 전압 발생회로 - Google Patents

비트라인 프리차지 전압 발생회로 Download PDF

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Abstract

본 발명은 셀프리프레쉬 동작 모드에서 소정 구간 동안 인에이블되는 전압강하 제어신호를 생성하는 전압강하 제어신호 생성부; 및 상기 전압강하 제어신호에 응답하여 비트라인 프리차지 전압의 레벨을 낮추는 스위치부를 포함하는 비트라인 프리차지 전압 발생회로를 제공한다.
셀프리프레쉬 신호(SREF), 전위차(ΔV), 비트라인 프리차지 전압(VBLP)

Description

비트라인 프리차지 전압 발생회로 {Bit Line Precharge Voltage Generating Circuit}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 구체적으로는 반도체 메모리 장치의 데이터 보유시간을 증가시켜 셀프리프레쉬 페일을 감소시킬 수 있도록 한 비트라인 프리차지 전압 발생회로에 관한 것이다.
일반적으로, DRAM(dynamic Random access memory)은 메모리 셀에 저장된 전하의 자연 방전으로 인하여 정보가 소실되는 것을 방지하기 위해 일정 주기마다 전하를 보충하여 주는데, 이러한 동작 모드를 셀프리프레쉬(self refresh)라 하며 셀프리프레쉬 동작의 주기는 디램이 고집적화됨에 따라 점점 짧아진다.
셀프리프레쉬 기능을 갖는 동기식 디램(synchronous DRAM)은 보통 디램의 리프레쉬 속도에 비해 4배의 리프레쉬 속도를 만족한다. 이러한 리프레쉬 속도의 차이에 의해 동기식 디램은 셀프리프레쉬 동작 모드시 전하의 누설로 인하여 정상의 '하이'레벨 데이터를 안정되게 리프레쉬 할 수 없게 된다. 이는, 전하의 누설로 인하여 비트라인에 공급되는 셀 데이터의 전위차(ΔV)가 감소되었기 때문이다.
도 1은 일반적인 반도체 메모리 셀의 구성을 도시한 것이다.
도시된 바와 같이, 반도체 메모리 셀의 비트라인(BL)과 상보 비트라인(BLB)은 코어전압(VCORE)의 1/2 레벨로 프리차지되고, 액티브시 하이레벨로 인에이블되는 워드라인 신호(WL)에 응답하여 턴온되는 셀 트렌지스터(N1)에 의해 전위차(ΔV)가 발생한다. 비트라인(BL)과 상보 비트라인(BLB) 간의 전위차(ΔV)는 셀 커패시터(CS)에 저장된 데이터에 따라 다르게 발생한다.
구체적으로 셀 커패시터(CS)에 저장된 데이터가 '하이'레벨인 경우 셀 커패시터(CS)와 비트라인(BL) 간의 전하공유(charge sharing)가 발생하여 비트라인(BL)의 전위는 프리차지 전압보다 커져 비트라인(BL)과 상보 비트라인(BLB) 간에는 양의 전위차(ΔV)가 발생한다.
한편, 셀 커패시터(CS)에 저장된 데이터가 '로우'레벨인 경우 셀 커패시터(CS)와 비트라인(BL) 간의 전하공유(charge sharing)가 발생하여 비트라인(BL)의 전위는 프리차지 전압보다 작아져 비트라인(BL)과 상보 비트라인(BLB) 간에는 음의 전위차(ΔV)가 발생한다.
일반적으로, 액티브시 비트라인(BL)과 상보 비트라인(BLB) 간의 전위차(ΔV)는 셀 커패시터(CS)에 저장된 데이터가 '로우'레벨인 경우보다 '하이'레벨인 경우에 더 작다. 이는, 셀 커패시터(CS)에 저장된 데이터가 '하이'레벨인 경우 NMOS 트랜지스터(N1)의 문턱전압에 의해 저장된 전하의 일부가 손실되기 때문이다.
비트라인(BL)과 상보 비트라인(BLB) 간의 전위차(ΔV)가 작아지면, 비트라인 센스앰프의 센싱(sensing)이 어려워지므로 페일 발생확률이 높아진다.
따라서, 셀 커패시터(CS)에 저장된 데이터가 '하이'레벨인 경우 '로우'레벨인 경우에 비해 데이터 보유 시간(data retention time)이 감소된다.
따라서, 본 발명은 셀프리프레쉬 동작 모드시에 비트라인 프리차지 전압(VBLP)의 레벨을 낮춰 셀 커패시터(CS)에 저장된 데이터가 '하이'레벨인 경우 비트라인(BL)과 상보 비트라인(BLB) 간의 전위차(ΔV)를 '로우'레벨인 경우보다 크게함으로써, '하이'레벨 데이터의 취약한 데이터 보유시간을 개선할 수 있는 비트라인 프리차지 전압 발생회로를 개시한다.
이를 위해 본 발명은 셀프리프레쉬 신호에 응답하여 내부전압을 스위칭하여 선택적으로 전달하는 스위칭부; 및 상기 스위칭부에서 전달된 전압을 공급받아 메모리 셀의 컬럼 경로를 제어하는 컬럼 동작 관련 회로부를 포함하는 내부전압 구동회로를 제공한다.
본 발명에서, 상기 전압강하 제어신호 생성부는 상기 셀프리프레쉬 신호 및 클럭인에이블 신호를 입력받아 인에이블 신호를 생성하는 인에이블 신호 생성부; 및 상기 인에이블 신호에 응답하여 펄스신호를 생성하는 펄스신호 생성부를 포함하는 것이 바람직하다.
본 발명에서, 상기 전압강하 제어신호 생성부는 상기 펄스신호를 소정구간만큼 지연시키는 인에이블 구간 조절부를 포함하는 것이 바람직하다.
본 발명에서, 상기 인에이블 신호 생성부는 상기 셀프리프레쉬 신호를 인버팅하는 인버터; 및 상기 인버터의 출력신호 및 상기 클럭인에이블 신호를 입력받아 논리연산을 수행하는 제1 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 펄스신호 생성부는 상기 인에이블 신호를 소정구간 지연시키는 지연부; 및 상기 인에이블 신호 및 상기 지연부의 출력신호를 입력받아 논리연산을 수행하는 제2 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 지연부는 홀수개의 인버터로 구성된 인버터 체인을 포함하는 것이 바람직하다.
본 발명에서, 상기 인에이블 구간 조절부는 홀수개의 인버터로 구성된 인버터 체인을 포함하는 것이 바람직하다.
본 발명에서, 상기 스위치부는 비트라인 프리차지 전압과 접지단 사이에 연결되어, 상기 전압강하 제어신호에 응답하여 턴온되는 구동소자인 것이 바람직하다.
본 발명에서, 상기 구동소자는 NMOS 트랜지스터인 것이 바람직하다.
본 발명에서, 셀프리프레쉬 동작 모드 종료 후, 정상 동작 모드로 복귀시에 외부전압을 소정 구간 동안 제1 노드로 공급하는 오버드라이빙부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 오버드라이빙부는 셀프리프레쉬 동작 모드에서 소정 구간 동안 인에이블되는 오버드라이빙 제어신호를 생성하는 오버드라이빙 제어신호 생성부; 및 상기 오버드라이빙 제어신호에 응답하여 상기 외부전압을 비트라인 프리차지 전압으로 전달하는 스위치부를 포함하는 것이 바람직하다.
본 발명에서, 상기 오버드라이빙 제어신호 생성부는 셀프리프레쉬 신호 및 클럭인에이블 신호를 입력받아 인에이블 신호를 생성하는 인에이블 신호 생성부; 및 상기 인에이블 신호에 응답하여 펄스신호를 생성하는 펄스신호 생성부를 포함하는 것이 바람직하다.
본 발명에서, 상기 오버드라이빙 제어신호 생성부는 상기 펄스신호를 소정구간만큼 지연시키는 인에이블 구간 조절부를 포함하는 것이 바람직하다.
본 발명에서, 상기 인에이블 신호 생성부는 상기 클럭인에이블 신호를 인버팅하는 인버터; 및 상기 인버터의 출력신호 및 상기 셀프리프레쉬 신호를 입력받아 논리연산을 수행하는 제1 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 펄스신호 생성부는 상기 인에이블 신호를 소정구간 지연시키는 지연부; 및 상기 인에이블 신호 및 상기 지연부의 출력신호를 입력받아 논리연산을 수행하는 제2 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 지연부는 홀수개의 인버터로 구성된 인버터 체인을 포함하는 것이 바람직하다.
본 발명에서, 상기 인에이블 구간 조절부는 짝수개의 인버터로 구성된 인버터 체인을 포함하는 것이 바람직하다.
본 발명에서, 상기 스위치부는 외부전압과 비트라인 프리차지 전압 사이에 연결되어, 상기 오버드라이빙 제어신호에 응답하여 턴온되는 구동소자인 것이 바람직하다.
본 발명에서, 상기 구동소자는 PMOS 트랜지스터인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 비트라인 프리차지 전압 발생회로의 구성을 도시한 블럭도이고, 도 3은 도 2에 도시된 비트라인 프리차지 전압 발생회로에 포함된 비트라인 프리차지 전압 강하부의 구성을 도시한 것이며, 도 4는 도 2에 도시된 비트라인 프리차지 전압 발생회로에 포함된 오버드라이빙부의 구성을 도시한 것이다.
도 2에 도시된 바와 같이, 본 실시예의 비트라인 프리차지 전압 발생회로는 비트라인 프리차지 전압 강하부(10) 및 오버드라이빙부(20)로 구성된다.
비트라인 프리차지 전압 강하부(10)는 도 3에 도시된 바와 같이, 셀프리프레쉬 신호(SREF) 및 클럭인에이블신호(CKE)를 입력받아 셀프리프레쉬 동작 모드에서 소정 구간 동안 인에이블되는 전압강하 제어신호(CON1)를 생성하는 전압강하 제어신호 생성부(100)와, 전압강하 제어신호(CON1)에 응답하여 비트라인 프리차지 전압(VBLP)의 레벨을 낮추는 제1 스위치부(110)로 구성된다. 이때, 셀프리프레쉬 신호(SREF)는 셀프리프레쉬 동작 모드에서 하이레벨로 인에이블되는 신호이고, 클럭인에이블신호(CKE)는 셀프리프레쉬 동작 모드 진입 시 로우레벨로 천이하고, 셀프리프레쉬 동작 모드 종료 시 하이레벨로 천이하는 신호이다.
전압강하 제어신호 생성부(100)는 제1 인에이블 신호 생성부(102), 제1 펄스신호 생성부(104) 및 제1 인에이블 구간 조절부(106)로 구성된다.
제1 인에이블 신호 생성부(102)는 셀프리프레쉬 신호(SREF)의 반전신호 및 클럭인에이블신호(CKE)를 입력받아 부정 논리곱 연산을 수행하여 제1 인에이블 신호(EN1)를 생성하는 낸드게이트(ND10)로 구성된다. 제1 인에이블 신호(EN1)는 셀프리프레쉬 동작 모드, 즉, 셀프리프레쉬 신호(SREF)가 하이레벨이고, 클럭인에이블신호(CKE)가 로우레벨일 때 로우레벨에서 하이레벨로 천이하는 신호이다.
제1 펄스신호 생성부(104)는 제1 인에이블 신호(EN1)를 소정구간 지연시키는 제1 지연부(1040)와, 제1 인에이블 신호(EN1) 및 제1 지연부(1040)의 출력신호를 입력받아 부정 논리곱 연산을 수행하는 낸드게이트(ND11)로 구성된다. 제1 지연부(1040)는 홀수개의 인버터로 구성된 인버터 체인으로 구성되어, 제1 인에이블 신호(EN1)를 소정 구간 지연시키고, 반전시켜 출력한다. 제1 펄스신호 생성부(104)는 제1 인에이블 신호(EN1)가 하이레벨로 천이하는 경우 제1 지연부(1040)의 지연구간에 의해 결정되는 펄스폭을 갖는 펄스신호를 생성하여 출력한다.
제1 인에이블 구간 조절부(106)는 제1 펄스신호 생성부(104)의 출력펄스를 소정 구간 지연시켜 전압강하 제어신호(CON1)를 생성한다. 제1 인에이블 구간 조절부(106)는 홀수개의 인버터로 구성된 인버터 체인으로 구성되어, 제1 펄스신호 생성부(104)의 출력펄스의 인에이블 구간을 조절한다.
제1 스위치부(110)는 비트라인 프리차지 전압(VBLP)과 접지전압(VSS) 사이에 연결되어 전압강하 제어신호(CON1)에 응답하여 턴온되는 NMOS 트랜지스터(N10)로 구성된다.
오버드라이빙부(20)는 도 4에 도시된 바와 같이, 셀프리프레쉬 신호(SREF) 및 클럭인에이블신호(CKE)를 입력받아 셀프리프레쉬 동작 모드 종료 후, 정상 동작 모드로 복귀시에 소정 구간 동안 인에이블되는 오버드라이빙 제어신호(CON2)를 생성하는 오버드라이빙 제어신호 생성부(200)와, 오버드라이빙 제어신호(CON2)에 응답하여 외부전압(VDD)을 비트라인 프리차지 전압(VBLP)에 전달하는 제2 스위치부(210)로 구성된다. 이때, 셀프리프레쉬 신호(SREF)는 셀프리프레쉬 동작 모드 종료후 정상 동작 모드에서 로우레벨로 인에이블되는 신호이고, 클럭인에이블신호(CKE)는 셀프리프레쉬 동작 모드 진입 시 로우레벨로 천이하고, 셀프리프레쉬 동작 모드 종료 시 하이레벨로 천이하는 신호이다.
오버드라이빙 제어신호 생성부(200)는 제2 인에이블 신호 생성부(202), 제2 펄스신호 생성부(204) 및 제2 인에이블 구간 조절부(206)로 구성된다.
제2 인에이블 신호 생성부(202)는 클럭인에이블신호(CKE)의 반전신호 및 셀프리프레쉬 신호(SREF)를 입력받아 부정 논리곱 연산을 수행하여 제2 인에이블 신 호(EN2)를 생성하는 낸드게이트(ND20)로 구성된다. 제2 인에이블 신호(EN2)는 정상 동작 모드, 즉, 셀프리프레쉬 신호(SREF)가 로우레벨이고, 클럭인에이블신호(CKE)가 하이레벨일 때 로우레벨에서 하이레벨로 천이하는 신호이다.
제2 펄스신호 생성부(204)는 제2 인에이블 신호(EN2)를 소정구간 지연시키는 제2 지연부(2040)와, 제2 인에이블 신호(EN2) 및 제2 지연부(2040)의 출력신호를 입력받아 부정 논리곱 연산을 수행하는 낸드게이트(ND21)로 구성된다. 제2 지연부(2040)는 홀수개의 인버터로 구성된 인버터 체인으로 구성되어, 제2 인에이블 신호(EN2)를 소정 구간 지연시키고, 반전시켜 출력한다. 제2 펄스신호 생성부(204)는 제2 인에이블 신호(EN2)가 하이레벨로 천이하는 경우 제2 지연부(2040)의 지연구간에 의해 결정되는 펄스폭을 갖는 펄스신호를 생성하여 출력한다.
제2 인에이블 구간 조절부(206)는 제2 펄스신호 생성부(204)의 출력펄스를 소정 구간 지연시켜 오버드라이빙 제어신호(CON2)를 생성한다. 제2 인에이블 구간 조절부(206)는 짝수개의 인버터로 구성된 인버터 체인으로 구성되어, 제2 펄스신호 생성부(204)의 출력펄스의 인에이블 구간을 조절한다.
제2 스위치부(210)는 외부전압과 비트라인 프리차지 전압 사이에 연결되어, 오버드라이빙 제어신호(CON2)에 응답하여 턴온되는 PMOS 트랜지스터(P10)로 구성된다.
이와 같이 구성된 비트라인 프리차지 전압 발생회로의 동작을 도 5 내지 도 8을 참고하여 설명하면 다음과 같다.
셀프리프레쉬 동작 모드에 진입하는 경우 도 5를 도시된 바와 같이, 클럭인 에이블신호(CKE)는 하이레벨에서 로우레벨로 천이하고, 셀프리프레쉬 신호(SREF)는 로우레벨에서 하이레벨로 천이한다.
이와 같은 상태에서, 제1 인에이블 신호 생성부(102)는 하이레벨로 천이된 제1 인에이블 신호(EN1)를 생성하고, 제1 펄스신호 생성부(104)는 하이레벨로 천이된 제1 인에이블 신호(EN1)에 응답하여 제1 지연부(1040)의 지연구간에 의해 결정된 펄스폭(B)을 갖는 펄스신호를 생성한다.
다음으로, 제1 인에이블 구간 조절부(106)는 제1 펄스신호 생성부(104)에서 생성된 펄스신호를 소정구간(A) 지연시켜 전압강하 제어신호(CON1)로 출력된다.
다음으로, 전압강하 제어신호(CON1)는 제1 스위치부(110)의 NMOS 트랜지스터(N10)를 턴온시켜 비트라인 프리차지 전압(VBLP)의 레벨을 낮춘다.
이상을 정리하면, 본 실시예의 비트라인 프리차지 전압 발생회로는 도 3에 도시된 비트라인 프리차지 전압 강하부(10)를 통해 셀프리프레쉬 동작 모드에서 비트라인 프리차지 전압(VBLP)의 레벨을 일정 부분 낮추어 생성한다. 즉, 코어전압(VCORE)의 절반 레벨로 생성되는 비트라인 프리차지 전압(VBLP)의 레벨을 코어전압(VCORE)의 절반 레벨보다 작은 레벨로 낮춘다. 비트라인 프리차지 전압(VBLP)의 레벨이 낮아지면 도 6에 도시된 바와 같이, '하이'레벨 데이터에 의한 비트라인(BL)과 상보 비트라인(BLB) 간의 전위차(△VH)가 '로우'레벨 데이터에 의한 비트라인(BL)과 상보 비트라인(BLB) 간의 전위차(△VL) 보다 커진다. 따라서, '하이'레벨 데이터의 데이터 보유시간이 개선된다.
한편, 셀프리프레쉬 동작 모드 종료 시 도 5를 도시된 바와 같이, 클럭인에 이블신호(CKE)는 하이레벨에서 로우레벨로 천이하고, 셀프리프레쉬 신호(SREF)는 로우레벨에서 하이레벨로 천이한다.
이와 같은 상태에서, 제2 인에이블 신호 생성부(202)는 하이레벨로 천이된 제2 인에이블 신호(EN2)를 생성하고, 제2 펄스신호 생성부(204)는 하이레벨로 천이된 제2 인에이블 신호(EN2)에 응답하여 제2 지연부(2040)의 지연구간에 의해 결정된 펄스폭(D)을 갖는 펄스신호를 생성한다.
다음으로, 제2 인에이블 구간 조절부(206)는 제2 펄스신호 생성부(204)에서 생성된 펄스신호를 소정구간(C) 지연시켜 오버드라이빙 제어신호(CON2)로 출력된다.
다음으로, 오버드라이빙 제어신호(CON2)는 제2 스위치부(210)의 PMOS 트랜지스터(P20)를 턴온시켜 비트라인 프리차지 전압(VBLP)에 외부전압(VDD)을 공급해준다.
이상을 정리하면, 본 실시예의 비트라인 프리차지 전압 발생회로는 도 4에 도시된 오버드라이빙부(20)를 통해 셀프리프레쉬 동작 모드 종료후 정상 동작 모드로 복귀시에 소정 구간 동안 비트라인 프리차지 전압(VBLP)의 레벨에 코어전압(VCORE)의 절반 레벨로 생성되는 비트라인 프리차지 전압(VBLP)의 레벨보다 더 높은 레벨의 외부전압(VDD)을 공급하여 비트라인 프리차지 전압(VBLP)의 레벨을 오버드라이빙시킨다. 즉, 셀프리프레쉬 동작 구간 동안 코어전압(VCORE)의 절반 레벨보다 작은 레벨이 인가된 비트라인 프리차지 전압(VBLP)의 레벨을 외부전압(VDD)으로 오버드라이빙 시킨다.
따라서, 셀프리프레쉬 동작 모드일 때 비트라인 프리차지 전압(VBLP)의 레벨을 낮춘 후, 정상 동작 모드로 복귀시에 소정 구간 동안 외부전압(VDD)을 공급함으로써, '하이'레벨 데이터의 데이터 보유시간이 개선되어 반도체 메모리 장치의 데이터 보유시간을 증가시켜 셀프리프레쉬 페일을 감소시킬 수 있다.
도 1은 일반적인 반도체 메모리 셀의 구성을 도시한 것이다.
도 2는 본 발명의 일실시예에 따른 비트라인 프리차지 전압 발생회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 비트라인 프리차지 전압 발생회로에 포함된 비트라인 프리차지 전압 강하부의 구성을 도시한 것이다.
도 4는 도 2에 도시된 비트라인 프리차지 전압 발생회로에 포함된 오버드라이빙부의 구성을 도시한 것이다.
도 5는 도 3에 도시된 비트라인 프리차지 전압 강하부의 동작을 설명하기 위해 도시한 타이밍도이다.
도 6은 도 2에 도시된 비트라인 프리차지 전압 발생회로에 의한 비트라인과 상보비트라인 간의 전위차 변화를 보여주는 도면이다.
도 7은 도 4에 도시된 오버드라이빙부의 동작을 설명하기 위해 도시한 타이밍도이다.
도 8은 본 발명의 일실시예에 따른 비트라인 프리차지 전압 발생회로의 동작을 보여주는 타이밍도이다.

Claims (19)

  1. 셀프리프레쉬 신호 및 클럭인에이블 신호를 입력받아 인에이블 신호를 생성하는 인에이블 신호 생성부와, 상기 인에이블 신호에 응답하여 펄스신호를 생성하는 펄스신호 생성부를 포함하여, 셀프리프레쉬 동작 모드에서 소정 구간 동안 인에이블되는 전압강하 제어신호를 생성하는 전압강하 제어신호 생성부; 및
    상기 전압강하 제어신호에 응답하여 비트라인 프리차지 전압의 레벨을 낮추는 스위치부를 포함하는 비트라인 프리차지 전압 발생회로.
  2. 삭제
  3. 제1 항에 있어서, 상기 전압강하 제어신호 생성부는
    상기 펄스신호를 소정구간만큼 지연시키는 인에이블 구간 조절부를 포함하는 비트라인 프리차지 전압 발생회로.
  4. 제1 항에 있어서, 상기 인에이블 신호 생성부는
    상기 셀프리프레쉬 신호를 인버팅하는 인버터; 및
    상기 인버터의 출력신호 및 상기 클럭인에이블 신호를 입력받아 논리연산을 수행하는 제1 논리부를 포함하는 비트라인 프리차지 전압 발생회로.
  5. 제1 항에 있어서, 상기 펄스신호 생성부는
    상기 인에이블 신호를 소정구간 지연시키는 지연부; 및
    상기 인에이블 신호 및 상기 지연부의 출력신호를 입력받아 논리연산을 수행하는 제2 논리부를 포함하는 비트라인 프리차지 전압 발생회로.
  6. 제5 항에 있어서, 상기 지연부는 홀수개의 인버터로 구성된 인버터 체인을 포함하는 비트라인 프리차지 전압 발생회로.
  7. 제3 항에 있어서, 상기 인에이블 구간 조절부는 홀수개의 인버터로 구성된 인버터 체인을 포함하는 비트라인 프리차지 전압 발생회로.
  8. 제1 항에 있어서, 상기 스위치부는
    비트라인 프리차지 전압과 접지단 사이에 연결되어, 상기 전압강하 제어신호에 응답하여 턴온되는 구동소자인 비트라인 프리차지 전압 발생회로.
  9. 제8 항에 있어서, 상기 구동소자는 NMOS 트랜지스터인 비트라인 프리차지 전압 발생회로.
  10. 제1 항에 있어서,
    셀프리프레쉬 동작 모드 종료 후, 정상 동작 모드로 복귀시에 외부전압을 소정 구간 동안 제1 노드로 공급하는 오버드라이빙부를 더 포함하는 비트라인 프리차지 전압 발생회로.
  11. 제10 항에 있어서, 상기 오버드라이빙부는
    셀프리프레쉬 동작 모드에서 소정 구간 동안 인에이블되는 오버드라이빙 제어신호를 생성하는 오버드라이빙 제어신호 생성부; 및
    상기 오버드라이빙 제어신호에 응답하여 상기 외부전압을 비트라인 프리차지 전압으로 전달하는 스위치부를 포함하는 비트라인 프리차지 전압 발생회로.
  12. 제11 항에 있어서, 상기 오버드라이빙 제어신호 생성부는
    셀프리프레쉬 신호 및 클럭인에이블 신호를 입력받아 인에이블 신호를 생성하는 인에이블 신호 생성부; 및
    상기 인에이블 신호에 응답하여 펄스신호를 생성하는 펄스신호 생성부를 포함하는 비트라인 프리차지 전압 발생회로.
  13. 제12 항에 있어서, 상기 오버드라이빙 제어신호 생성부는
    상기 펄스신호를 소정구간만큼 지연시키는 인에이블 구간 조절부를 포함하는 비트라인 프리차지 전압 발생회로.
  14. 제12 항에 있어서, 상기 인에이블 신호 생성부는
    상기 클럭인에이블 신호를 인버팅하는 인버터; 및
    상기 인버터의 출력신호 및 상기 셀프리프레쉬 신호를 입력받아 논리연산을 수행하는 제1 논리부를 포함하는 비트라인 프리차지 전압 발생회로.
  15. 제12 항에 있어서, 상기 펄스신호 생성부는
    상기 인에이블 신호를 소정구간 지연시키는 지연부; 및
    상기 인에이블 신호 및 상기 지연부의 출력신호를 입력받아 논리연산을 수행하는 제2 논리부를 포함하는 비트라인 프리차지 전압 발생회로.
  16. 제15 항에 있어서, 상기 지연부는 홀수개의 인버터로 구성된 인버터 체인을 포함하는 비트라인 프리차지 전압 발생회로.
  17. 제13 항에 있어서, 상기 인에이블 구간 조절부는 짝수개의 인버터로 구성된 인버터 체인을 포함하는 비트라인 프리차지 전압 발생회로.
  18. 제11 항에 있어서, 상기 스위치부는
    외부전압과 비트라인 프리차지 전압 사이에 연결되어, 상기 오버드라이빙 제어신호에 응답하여 턴온되는 구동소자인 비트라인 프리차지 전압 발생회로.
  19. 제18 항에 있어서, 상기 구동소자는 PMOS 트랜지스터인 비트라인 프리차지 전압 발생회로.
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