KR100945865B1 - 플래시 메모리 소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 게이트 형성 방법에 관한 것이다. 즉, 본 발명에서는 플래시 메모리 소자의 게이트 형성방법에 있어서, 플래시 메모리 소자의 게이트 스페이서를 구성하는 TEOS막을 FSG막으로 변경하고, 이후 열처리 공정을 통해 FSG막의 플루오린(F) 성분이 게이트 전극의 측면부의 실리콘 계면으로 확산되어 전자트랩 발생 지역을 채우도록 함으로써 플래시 메모리 소자의 프로그래밍 또는 지우기시 더 이상 전자트랩이 발생하지 않도록 한다.
플래시 메모리, 게이트, 전자트랩, FSG
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 스플리트 게이트(split gate)형 셀 구조를 갖는 비휘발성 메모리 소자인 플래시 메모리 소자(flash memory device)에서 전자 트랩(electron trap) 발생으로 인한 불필요한 전류 이득(charge gain) 또는 손실(loss)을 방지시킬 수 있는 플래시 메모리 소자의 게이트(gate) 형성방법에 관한 것이다.
통상적으로 플래시 메모리 소자는 프로그래밍(programming) 및 지우기(erase) 특성을 구비한 이피롬(EPROM)과, 전기적으로 프로그래밍 및 지우는 특성을 갖는 이이피롬(EEPROM)의 장점을 살려 제조된 소자로, 실리콘 기판상 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)의 수직 적층형 게이트 구조로 형성되어 전기적으로 프로그래밍과 지우기를 할 수 있다.
이러한 플래시 메모리 소자는 전원이 차단되어도 메모리 셀에 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC(personal computer) 바이어스(bias)용, 셋-탑박스(set-top-box), 프린터 및 네트워크 서버 등의 데이터 저장용으로 많이 사용되고 있으며, 최근에는 대중적으로 널리 보급된 디지털 카메라, 휴대폰 등에서 많이 사용되고 있다.
그러나, 플래시 메모리 소자에서의 데이터 저장 및 삭제를 위해 플로팅 게이트에 전자를 전기적으로 프로그래밍 또는 지우기하는 과정 중 특히 스페이서(spacer)에서의 전자 트랩 발생으로 인해 원하지 않은 전류이득 또는 전류 손실이 발생하여 소자 특성의 신뢰도를 저하시키는 문제점이 있었다.
따라서 본 발명은 플래시 메모리 소자(flash memory device)에서 스페이서 형성을 위한 막으로 TEOS대신 FSG를 이용하여 스페이서를 형성함으로써 플로팅 게이트 측면부상 전자 트랩 발생으로 인한 불필요한 전류 이득 또는 손실을 방지시킬 수 있는 플래시 메모리 소자의 게이트 형성방법에 제공하고자 한다.
상술한 목적을 달성하기 위한 본 발명은 플래시 메모리 소자의 게이트 형성 방법으로서, 반도체 기판상 플로팅 게이트, 절연막, 콘트롤 게이트 구조의 게이트 전극을 형성시키는 단계와, 상기 게이트 전극을 포함하는 반도체 기판 전면에 FSG막을 도포시키는 단계와, 상기 FSG막 도포 후, 반도체 기판에 대한 열처리 공정을 통해 상기 게이트 전극 측면부에 측벽 산화막을 형성시키는 단계와, 상기 반도체 기판 전면에 질화막을 증착시킨 후, 식각하여 게이트 전극 측벽에 스페이서를 형성시키는 단계를 포함하되, 상기 측벽 산화막의 형성시, 열처리 공정을 통해 상기 FSG막의 플루오린 성분이 게이트 전극 측면부 실리콘 계면으로 확산되어 상기 플로팅 게이트의 인터페이스 트랩을 채우는 것을 특징으로 한다.
본 발명에서는 플래시 메모리 소자의 게이트 형성방법에 있어서, 플래시 메 모리 소자의 게이트 스페이서를 구성하는 TEOS막을 FSG막으로 변경하고, 이후 열처리 공정을 통해 FSG막의 플루오린(F) 성분이 게이트 전극의 측면부의 실리콘 계면으로 확산되어 전자트랩 발생 지역을 채우도록 함으로써, 플래시 메모리 소자의 프로그래밍 또는 지우기시 더 이상 전자트랩이 발생하지 않도록 하여 소자 특성의 신뢰성을 향상시키는 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 구체적인 핵심 기술요지를 살펴보면, 플래시 메모리 소자의 게이트 스페이서를 구성하는 TEOS막을 FSG막으로 변경하고, 이후 열처리 공정을 통해 FSG막의 플루오린(F) 성분이 게이트 전극의 측면부의 실리콘 계면으로 확산되어 전자트랩 발생 지역을 채우도록 함으로써 플래시 메모리 소자의 프로그래밍 또는 지우기시 더 이상 전자트랩이 발생하지 않도록 하는 기술을 통해 본 발명에서 이루고자 하는 바를 쉽게 달성할 수 있다.
도 1a 내지 도 1e는 본 발명의 실시 예에 따라 스페이서에서 전자트랩 현상을 방지시키는 플래시 메모리 소자의 게이트 형성 공정을 도시한 것이다. 이하 도 1a 내지 도 1e를 참조하여 본 발명의 플래시 메모리 소자 게이트 형성공정을 상세히 설명하기로 한다.
먼저, 도 1a에서와 같이 반도체 기판(100) 상부에 박막의 터널 산화막(tunnel oxide)(102)을 형성하고, 터널 산화막(102) 상부에 플로팅 게이트 전극용 제1폴리실리콘막(104)을 소정 두께로 증착한다. 이어서, 플로팅 게이트용 제1폴리실리콘막(104) 상부에 ONO(산화막/질화막/산화막) 절연막(106)을 증착하고, 절연막(106) 상부에 콘트롤 게이트 전극용 제2폴리실리콘막(108)을 증착한다.
이어, 도 1b에서와 같이, 게이트 전극이 형성될 부분에 감광막 패턴(도시하지 않음)을 형성하고, 형성된 감광막 패턴을 마스크로하여 하부의 제2폴리실리콘막(108), 절연막(106), 제1폴리실리콘막(104)을 순차적으로 식각하여 게이트 전극을 형성시킨다.
이어, 도 1c에서와 같이 게이트 전극을 포함한 반도체 기판 전면에 FSG(fluorine silicate glass)막(110)을 도포시킨 후, 도 1d에서와 같이 열처리를 수행하여 게이트 전극 측면에 측벽 산화막(side wall oxidation)(112)을 형성시킨다.
즉, 본 발명에서는 종래 TEOS막 대신 FSG막(110)을 도포시킨 후, 열처리 공정(annealing)을 통한 측벽 산화막 형성시 FSG막(110)의 플루오린(Fluorine) 성분 이 실리콘 계면으로 확산되어 플로팅 게이트 인터페이스 트랩(interface trap)에 고정됨으로써, 프로그래밍(programming) 또는 지우기(erase)시 더 이상 전자 트랩이 발생하지 않도록 한다.
이어, 도 1e에서와 같이 FSG막(110)을 식각한 후, 게이트 전극을 포함한 반도체 기판 전면에 스페이서(spacer) 형성을 위한 질화막(nitride)(114)을 증착시킨 후, 식각하여 게이트 전극 측벽에 측벽 스페이서를 형성시켜 플래시 소자의 게이트 전극을 완성시키게 된다.
상기한 바와 같이, 본 발명에서는 플래시 메모리 소자의 게이트 형성방법에 있어서, 플래시 메모리 소자의 게이트 스페이서를 구성하는 TEOS막을 FSG막으로 변경하고, 이후 열처리 공정을 통해 FSG막의 플루오린(F) 성분이 게이트 전극의 측면부의 실리콘 계면으로 확산되어 전자트랩 발생 지역을 채우도록 함으로써 플래시 메모리 소자의 프로그래밍 또는 지우기시 더 이상 전자트랩이 발생하지 않도록 한다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 소자의 게이트 형성 공정 수순도.
<도면의 주요 부호에 대한 간략한 설명>
102 : 터널 산화막 104 : 플로팅 게이트
106 : ONO 절연막 108 : 콘트롤 게이트
Claims (3)
- 플래시 메모리 소자의 게이트 형성 방법으로서,반도체 기판상 플로팅 게이트, 절연막, 콘트롤 게이트 구조의 게이트 전극을 형성시키는 단계와,상기 게이트 전극을 포함하는 반도체 기판 전면에 FSG막을 도포시키는 단계와,상기 FSG막 도포 후, 반도체 기판에 대한 열처리 공정을 통해 상기 게이트 전극 측면부에 측벽 산화막을 형성시키는 단계와,상기 반도체 기판 전면에 질화막을 증착시킨 후, 식각하여 게이트 전극 측벽에 스페이서를 형성시키는 단계를 포함하되,상기 측벽 산화막의 형성시, 열처리 공정을 통해 상기 FSG막의 플루오린 성분이 게이트 전극 측면부 실리콘 계면으로 확산되어 상기 플로팅 게이트의 인터페이스 트랩을 채우는 것을 특징으로 하는 플래시 메모리 소자의 게이트 형성 방법.
- 삭제
- 제 1 항에 있어서,상기 게이트 전극 형성 단계는,반도체 기판상 박막의 터널 산화막을 형성시키는 과정과,상기 터널 산화막 상부에 플로팅 게이트 전극용 제1폴리실리콘막을 형성시키는 과정과,상기 제1폴리실리콘막 상부에 절연막을 형성시키는 과정과,상기 절연막 상부에 콘트롤 게이트 전극용 제2폴리실리콘막을 형성시키는 과정과,상기 제2폴리실리콘막 상부 게이트 전극 부위에 패터닝 형성한 감광막 마스크를 이용하여 상기 제1/제2폴리실리콘막과 절연막을 식각시켜 게이트 전극을 형성하는 과정을 포함하는 것을 특징으로 하는 플래시 메모리 소자의 게이트 형성 방법.
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