KR100939407B1

KR100939407B1 - Flash memory device and manufacturing method thereof

Info

Publication number: KR100939407B1
Application number: KR1020080017210A
Authority: KR
Inventors: 현찬순
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-02-26
Filing date: 2008-02-26
Publication date: 2010-01-28
Also published as: KR20090091965A

Abstract

본 발명은 반도체 기판 상에 형성된 제1 게이트 절연막, 제1 게이트 절연막의 셀렉트 영역 상에 형성된 제2 게이트 절연막, 제2 게이트 절연막의 양 끝단이 각각 포함되도록 제1 게이트 절연막 및 제2 게이트 절연막의 상부에 형성된 제1 셀렉트 라인 및 제2 셀렉트 라인을 포함하는 플래시 메모리 소자로 이루어진다.According to an exemplary embodiment of the present invention, an upper portion of a first gate insulating layer and a second gate insulating layer is formed such that both ends of the first gate insulating layer formed on the semiconductor substrate, the second gate insulating layer formed on the select region of the first gate insulating layer, and both ends of the second gate insulating layer are included. The flash memory device includes a flash memory device including a first select line and a second select line.

셀렉트 라인, 소자 분리막, 게이트 절연막, 패터닝, 고전압 트랜지스터 Select Line, Device Isolation, Gate Insulation, Patterning, High Voltage Transistor

Description

플래시 메모리 소자 및 그의 제조 방법{Flash memory device and manufacturing method thereof}Flash memory device and manufacturing method thereof

본 발명은 플래시 메모리 소자 및 그의 제조 방법에 관한 것으로, 특히 셀렉트 라인 사이의 활성영역을 보호하기 위한 플래시 메모리 소자 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory device and a method of manufacturing the same, and more particularly, to a flash memory device for protecting an active region between select lines and a method of manufacturing the same.

플래시 메모리 소자는 데이터를 저장하는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 다수개의 스트링(string)들을 포함하며, 각각의 스트링은 메모리 셀(memory cell)들, 소스 셀렉트 트랜지스터(source select transistor)들 및 드레인 셀렉트 트랜지스터(drain select transistor)들을 포함한다. 다음의 도면을 참조하여 구체적으로 설명하도록 한다.The flash memory device includes a memory cell array that stores data. The memory cell array includes a plurality of strings, each string including memory cells, source select transistors and drain select transistors. It will be described in detail with reference to the following drawings.

도 1은 플래시 메모리 소자를 설명하기 위한 평면도이다.1 is a plan view illustrating a flash memory device.

도 1을 참조하면, 플래시 메모리 소자는 소자 분리막(ISO)으로 구분되어 전기적으로 서로 절연된 다수개의 활성영역(ACT)들을 포함한다. 메모리 셀들은 워드 라인(word line; WL)들로 연결되어 페이지(page)를 이룬다. 셀렉트 트랜지스터들은 스트링에서 직렬 연결된 메모리 셀들의 양단에 형성되며, 소스단에 형성된 셀렉트 트랜지스터들은 소스 셀렉트 라인(source select line; SSL)으로 연결되고, 드레인단에 형성된 드레인 셀렉트 트랜지스터들은 드레인 셀렉트 라인(drain select line; DSL)으로 연결된다. 도면에서는 소스 부근이 도시되어 있다. 특히, 소스 셀렉트 라인들(SSL1 및 SSL2)의 사이(20)에는 후속 콘택 플러그가 형성되기 때문에, 소스 셀렉트 라인들(SSL1 및 SSL2) 간의 간격은 스트링 영역(10) 내에 포함된 워드라인(WL) 간의 간격 또는 워드라인(WL)과 소스 셀렉트 라인(SSL1 또는 SSL2) 간의 간격보다 넓게 형성하는 것이 바람직하다.Referring to FIG. 1, a flash memory device includes a plurality of active regions ACT separated by an isolation layer ISO and electrically insulated from each other. Memory cells are connected to word lines WL to form a page. Select transistors are formed at both ends of the memory cells connected in series in the string, select transistors formed at the source terminal are connected to a source select line (SSL), and drain select transistors formed at the drain terminal are drain select line. line; DSL). In the figure the vicinity of the source is shown. In particular, since a subsequent contact plug is formed between the source select lines SSL1 and SSL2 20, the spacing between the source select lines SSL1 and SSL2 is the word line WL included in the string region 10. It is preferable to form wider than the interval between the interval between the word line WL and the source select line (SSL1 or SSL2).

한편, 워드라인(WL) 및 소스 셀렉트 라인들(SSL1 및 SSL2; 또는, 드레인 셀렉트 라인들)을 형성하기 위한 게이트 패터닝 공정 시, 노출되는 영역의 간격에 따라 식각률에 차이가 발생하여 활성영역의 일부가 노출될 수 있다. Meanwhile, in the gate patterning process for forming the word line WL and the source select lines SSL1 and SSL2 (or the drain select lines), the etching rate is different depending on the interval of the exposed region, thereby forming a part of the active region. Can be exposed.

구체적으로 설명하면, 스트링 영역(10)보다 소스 셀렉트 라인들(SSL1 및 SSL2)의 사이(20)에서 식각률이 높을 수 있다. 이에 따라, 스트링 영역(10) 및 소스 셀렉트 라인들(SSL1 및 SSL2)의 사이(20)에서 활성영역의 일부가 노출될 수 있다.Specifically, the etching rate may be higher between the source select lines SSL1 and SSL2 than in the string region 10. Accordingly, a portion of the active region may be exposed between the string region 10 and the source select lines SSL1 and SSL2 20.

도 2a는 도 1에서 A-A' 방향의 단면 사진이고, 도 2b는 도 1에서 B-B' 방향의 단면 사진이다. 도 2a에서는 활성영역(21)의 표면이 소자 분리막(22)으로 덮여 있으므로 활성영역(21)의 상부 모서리 영역(23)이 노출되지 않는다. 하지만, 도 2b에서는 활성영역의 상부 모서리 영역(23)이 게이트 패터닝 공정 시 높은 식각률로 인하여 노출될 수 있다. 활성영역이 노출되면 후속 형성할 콘택 플러그와의 접합성이 저하될 수 있으며, 이로 인해 플래시 메모리 소자의 전기적 특성이 열화될 수 있다.2A is a cross-sectional picture taken along the line A-A 'in FIG. 1, and FIG. 2B is a cross-sectional picture taken along the line B-B' in FIG. 1. In FIG. 2A, since the surface of the active region 21 is covered with the device isolation layer 22, the upper corner region 23 of the active region 21 is not exposed. However, in FIG. 2B, the upper corner region 23 of the active region may be exposed due to the high etching rate in the gate patterning process. When the active region is exposed, the adhesion to the contact plug to be subsequently formed may be degraded, thereby deteriorating electrical characteristics of the flash memory device.

본 발명이 해결하고자 하는 과제는, 셀렉트 라인들 사이에 형성되는 게이트 절연막을 두껍게 형성함으로써 후속 실시하는 게이트 패터닝 공정 시 활성영역의 노출을 방지할 수 있다.The problem to be solved by the present invention is to form a thick gate insulating film formed between the select lines to prevent the exposure of the active region in the subsequent gate patterning process.

본 발명의 일 실시 예에 따른 플래시 메모리 소자는, 반도체 기판 상에 형성된 제1 게이트 절연막을 포함한다. 제1 게이트 절연막의 셀렉트 영역 상에 형성된 제2 게이트 절연막을 포함한다. 제2 게이트 절연막의 양 끝단이 각각 포함되도록 제1 게이트 절연막 및 제2 게이트 절연막의 상부에 형성된 제1 셀렉트 라인 및 제2 셀렉트 라인을 포함하는 플래시 메모리 소자로 이루어진다.A flash memory device according to an embodiment of the present invention includes a first gate insulating layer formed on a semiconductor substrate. And a second gate insulating film formed on the select region of the first gate insulating film. A flash memory device includes a first select line and a second select line formed on the first gate insulating layer and the second gate insulating layer so that both ends of the second gate insulating layer are included.

제2 게이트 절연막의 양 단 중 일측은 제1 셀렉트 라인의 중간에 포함되고, 타측은 제2 셀렉트 라인의 중간에 포함되며, 제1 셀렉트 라인 및 제2 셀렉트 라인 각각은 제2 게이트 절연막에 의해 단차가 발생된다.One side of both ends of the second gate insulating layer is included in the middle of the first select line, and the other side is included in the middle of the second select line, and each of the first select line and the second select line is stepped by the second gate insulating layer. Is generated.

본 발명의 다른 실시 예에 따른 플래시 메모리 소자는, 반도체 기판 상에 형성된 제1 게이트 절연막을 포함한다. 제1 게이트 절연막의 셀렉트 영역 상에 형성된 제2 게이트 절연막을 포함한다. 제2 게이트 절연막의 상부에 형성된 제1 셀렉트 라인 및 제2 셀렉트 라인을 포함하는 플래시 메모리 소자로 이루어진다.A flash memory device according to another embodiment of the present invention includes a first gate insulating layer formed on a semiconductor substrate. And a second gate insulating film formed on the select region of the first gate insulating film. The flash memory device includes a flash memory device including a first select line and a second select line formed on the second gate insulating layer.

제1 셀렉트 라인 및 제2 셀렉트 라인은 서로 평행하게 형성되며, 셀렉트 영 역은 제1 셀렉트 라인의 폭, 제2 셀렉트 라인의 폭, 제1 셀렉트 라인과 제2 셀렉트 라인 사이의 폭을 합한 폭과 같거나 넓다.The first select line and the second select line are formed to be parallel to each other, and the select region is the sum of the width of the first select line, the width of the second select line, and the width between the first select line and the second select line. Equal or wide

셀렉트 영역은 각각의 제1 셀렉트 라인 및 제2 셀렉트 라인과 이웃하는 워드라인과 중첩되지 않는다.The select region does not overlap a word line neighboring each of the first select line and the second select line.

본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조 방법은, 반도체 기판 상에 제1 게이트 절연막을 형성한다. 제1 게이트 절연막의 셀렉트 영역 상에 제2 게이트 절연막을 형성한다. 제1 게이트 절연막 및 제2 게이트 절연막의 상부에 제1 도전막, 유전체막 및 제2 도전막을 형성한다. 제2 게이트 절연막의 양 단이 각각 포함되도록 제2 도전막, 유전체막 및 제1 도전막을 패터닝하여 제1 셀렉트 라인 및 제2 셀렉트 라인을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.In the method of manufacturing a flash memory device according to an embodiment of the present invention, a first gate insulating layer is formed on a semiconductor substrate. A second gate insulating film is formed on the select region of the first gate insulating film. A first conductive film, a dielectric film, and a second conductive film are formed over the first gate insulating film and the second gate insulating film. And forming a first select line and a second select line by patterning the second conductive layer, the dielectric layer, and the first conductive layer such that both ends of the second gate insulating layer are included.

제2 게이트 절연막은 반도체 기판의 셀 영역 및 주변회로 영역에 동시에 형성한다. 셀 영역 내에 포함되는 제2 게이트 절연막은 제1 셀렉트 라인 및 제2 셀렉트 라인이 형성될 영역의 일부와 중첩하도록 형성하며, 주변회로 영역 내에 포함되는 제2 게이트 절연막은 고전압 트랜지스터가 형성될 영역에 형성한다. 이때, 제2 게이트 절연막은 산화막으로 형성한다.The second gate insulating film is simultaneously formed in the cell region and the peripheral circuit region of the semiconductor substrate. The second gate insulating film included in the cell region is formed to overlap a portion of the region where the first select line and the second select line are to be formed, and the second gate insulating film included in the peripheral circuit region is formed in the region where the high voltage transistor is to be formed. do. At this time, the second gate insulating film is formed of an oxide film.

셀렉트 영역 내의 제1 게이트 절연막 및 제2 게이트 절연막의 적층 두께는 300Å 내지 500Å의 두께로 형성한다.The stacked thickness of the first gate insulating film and the second gate insulating film in the select region is formed to a thickness of 300 kPa to 500 kPa.

본 발명의 다른 실시 예에 따른 플래시 메모리 소자의 제조 방법은, 반도체 기판 상에 제1 게이트 절연막을 형성한다. 제1 게이트 절연막의 셀렉트 영역 상에 제2 게이트 절연막을 형성한다. 제1 게이트 절연막 및 제2 게이트 절연막의 상부에 제1 도전막, 유전체막 및 제2 도전막을 형성한다. 셀렉트 영역 내에 포함되도록 제2 도전막, 유전체막 및 제1 도전막을 패터닝하여 제1 셀렉트 라인 및 제2 셀렉트 라인을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.In a method of manufacturing a flash memory device according to another exemplary embodiment, a first gate insulating layer is formed on a semiconductor substrate. A second gate insulating film is formed on the select region of the first gate insulating film. A first conductive film, a dielectric film, and a second conductive film are formed over the first gate insulating film and the second gate insulating film. And forming a first select line and a second select line by patterning the second conductive film, the dielectric film, and the first conductive film so as to be included in the select region.

각각의 제1 셀렉트 라인 및 제2 셀렉트 라인은 제1 게이트 절연막과 접하지 않도록 형성한다.Each of the first select line and the second select line is formed so as not to contact the first gate insulating film.

제1 셀렉트 라인 또는 제2 셀렉트 라인의 턴 온(turn on) 전압은 고전압 트랜지스터의 턴 온 전압과 동일하다.The turn on voltage of the first select line or the second select line is equal to the turn on voltage of the high voltage transistor.

제1 셀렉트 라인 또는 제2 셀렉트 라인과 전기적으로 연결된 트랜지스터들을 턴 온(turn on) 하기 위하여 20V 내지 30V의 전압을 인가한다.A voltage of 20V to 30V is applied to turn on transistors electrically connected to the first select line or the second select line.

본 발명은 셀렉트 라인들 사이에 형성되는 게이트 절연막을 두껍게 형성함으로써 후속 실시하는 게이트 패터닝 공정 시 활성영역의 노출을 방지할 수 있다. 활성영역의 노출을 방지함으로써 누설전류의 발생을 억제할 수 있고, 후속 형성하는 막(layer)의 접합성을 향상시킬 수 있으므로 플래시 메모리 소자의 전기적 특성 열화를 방지할 수 있다.According to an exemplary embodiment of the present invention, the gate insulating layer formed between the select lines is thickened to prevent exposure of the active region in a subsequent gate patterning process. By preventing the exposure of the active region, it is possible to suppress the occurrence of leakage current and to improve the adhesion of a subsequently formed layer, thereby preventing deterioration of electrical characteristics of the flash memory device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 3a 내지 도 3g는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이고, 도 4a 내지 도 4g는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 평면도이다. 도 3a 내지 도 3g의 단면도는 도 4a 내지 도 4g에서 A-A' 방향에 대한 단면도이다.3A to 3G are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention, and FIGS. 4A to 4G illustrate a method of manufacturing a flash memory device according to an embodiment of the present invention. It is a plan view for. 3A to 3G are sectional views taken along the line AA ′ in FIGS. 4A to 4G.

도 3a 및 도 4a를 참조하면, 반도체 기판(300)의 상부에 제1 게이트 절연막(302)을 형성한다. 제1 게이트 절연막(302)은 산화막으로 형성할 수 있다. 이때, 메모리 셀이 형성될 영역 내의 산화막은 터널 절연막이라고도 부르지만, 설명의 편의상 제1 게이트 절연막(302)으로 칭하기로 한다.3A and 4A, a first gate insulating layer 302 is formed on the semiconductor substrate 300. The first gate insulating film 302 may be formed of an oxide film. In this case, the oxide film in the region where the memory cell is to be formed is also called a tunnel insulating film, but for convenience of description, the oxide film is referred to as the first gate insulating film 302.

도 3b 및 도 4b를 참조하면, 후속 셀렉트 라인(select line)이 형성될 영역(B)의 제1 게이트 절연막(302) 상부에 제2 게이트 절연막(304)을 형성한다. 예를 들면, 제1 게이트 절연막(302)의 상부에 절연막을 형성한 후, 패터닝 공정을 실시하여 제2 게이트 절연막(304)을 형성할 수 있다. 특히, 제2 게이트 절연막(304)은 주변회로 영역의 고전압 영역(HVN region)용 게이트 절연막의 형성 공정 시 동시에 형성할 수 있다. 이에 따라, 제2 게이트 절연막(304)이 형성되는 셀렉트 영역(C)의 게이트 절연막(제1 및 제2 게이트 절연막) 두께는 고전압 영역의 게이트 절연막 두 께와 동일하게 형성하는 것이 바람직하다. 예를 들면, 제1 게이트 절연막(302) 및 제2 게이트 절연막(304)의 적층 두께는 300Å 내지 500Å의 두께로 형성할 수 있다. 3B and 4B, a second gate insulating layer 304 is formed on the first gate insulating layer 302 in the region B where a subsequent select line is to be formed. For example, after the insulating film is formed on the first gate insulating film 302, a patterning process may be performed to form the second gate insulating film 304. In particular, the second gate insulating layer 304 may be simultaneously formed in the process of forming the gate insulating layer for the high voltage region (HVN region) of the peripheral circuit region. Accordingly, the thickness of the gate insulating film (first and second gate insulating films) of the select region C on which the second gate insulating film 304 is formed is preferably equal to the thickness of the gate insulating film of the high voltage region. For example, the stacking thickness of the first gate insulating film 302 and the second gate insulating film 304 may be formed to a thickness of 300 kPa to 500 kPa.

또한, 제2 게이트 절연막(304)의 양 단이 후속 형성될 셀렉트 라인이 형성될 영역(B) 내에 각각 포함되도록 하는 것이 바람직하다. 그러면, 후속 셀렉트 라인에 인가하는 구동 전압을 종래와 동일한 전압으로 인가하여도 셀렉트 트랜지스터를 동작시킬 수 있다.In addition, it is preferable that both ends of the second gate insulating layer 304 are included in the region B in which the select line to be subsequently formed is formed. Then, the select transistor can be operated even if the driving voltage applied to the subsequent select line is applied at the same voltage as the conventional one.

도 3c 및 도 4c를 참조하면, 제1 게이트 절연막(302) 및 제2 게이트 절연막(304)의 상부에 플로팅 게이트용 제1 도전막(306)을 형성한다. 제1 도전막(306)은 폴리실리콘막으로 형성할 수 있으며, 구체적으로 도프트 폴리실리콘막의 단층막을 형성하거나 도프트 및 언도프트 폴리실리콘막을 적층한 다층막을 형성할 수도 있다. 3C and 4C, the first conductive layer 306 for the floating gate is formed on the first gate insulating layer 302 and the second gate insulating layer 304. The first conductive film 306 may be formed of a polysilicon film. Specifically, the first conductive film 306 may be formed of a single layer film of a doped polysilicon film, or may be formed of a multilayer film in which doped and undoped polysilicon films are stacked.

도 3d 및 도 4d를 참조하면, 제1 도전막(306)의 상부에 소자 분리 영역을 구획하기 위하여 소자분리 마스크 패턴(308)을 형성한다. 소자분리 마스크 패턴(308)에 따라 제1 도전막(306) 및 반도체 기판(300)의 일부를 식각하여 트렌치(300a)를 형성한다. 3D and 4D, the device isolation mask pattern 308 is formed on the first conductive layer 306 to partition the device isolation region. The trench 300a is formed by etching the first conductive layer 306 and a part of the semiconductor substrate 300 according to the device isolation mask pattern 308.

도 3e 및 도 4e를 참조하면, 트렌치(도 4d의 300a)의 내부에 소자 분리막(310)을 채운다. 소자분리 마스크 패턴(도 4d의 308)을 제거한다. 이어서, 소자 분리막(310)의 EFH(effective field height)를 조절하기 위한 식각 공정을 실시한다. 3E and 4E, the device isolation layer 310 is filled in the trench 300a of FIG. 4D. The device isolation mask pattern (308 of FIG. 4D) is removed. Subsequently, an etching process for adjusting the effective field height (EFH) of the device isolation layer 310 is performed.

도 3f 및 도 4f를 참조하면, 제1 도전막(306) 및 소자 분리막(310)의 상부에 유전체막(312), 콘트롤 게이트용 제2 도전막(314), 금속막(318) 및 게이트 패터닝 공정을 위한 하드 마스크 패턴(318)을 형성한다. 유전체막(312)은 산화막, 질화막, 산화막을 적층하여 형성할 수 있다. 제2 도전막(314)은 폴리실리콘막으로 형성할 수 있으며, 예컨대, 도프트 폴리실리콘막으로 형성할 수 있다. 금속막(318)은 텅스텐(tungsten; W)으로 형성할 수 있다. 이때, 제2 게이트 절연막(304)이 형성된 양 단의 상부로 단차가 발생할 수 있다. 3F and 4F, a dielectric film 312, a second conductive film 314 for a control gate, a metal film 318, and gate patterning are disposed on the first conductive film 306 and the device isolation layer 310. A hard mask pattern 318 is formed for the process. The dielectric film 312 may be formed by stacking an oxide film, a nitride film, and an oxide film. The second conductive film 314 may be formed of a polysilicon film, for example, a doped polysilicon film. The metal film 318 may be formed of tungsten (W). In this case, a step may occur in an upper portion of both ends of the second gate insulating layer 304.

도 3g 및 도 4g를 참조하면, 하드 마스크 패턴(318)에 따라 패터닝 공정을 실시하여 금속패턴(316a), 제2 도전패턴(314a), 유전체패턴(312a) 및 제1 도전패턴(306a)을 형성한다. 이때, 제1 도전패턴(306a)은 제1 게이트 절연막(302)의 일부 및 제2 게이트 절연막(304)의 일부와 접한다. 이로써, 워드라인(WL) 및 소스 셀렉트 라인(SSL) 또는 드레인 셀렉트 라인(DSL)이 형성된다. 패터닝 공정 시 워드라인(WL) 및 소스(또는, 드레인) 셀렉트 라인(SSL 또는 DSL) 이외의 영역에는 제1 게이트 절연막(302), 제2 게이트 절연막(304) 또는 소자 분리막(310)의 일부가 노출된다. 특히, 소스(또는, 드레인) 셀렉트 라인(SSL 또는 DSL) 사이의 간격이 워드라인(WL) 간의 간격보다 넓기 때문에 식각율에 차이가 발생할 수 있지만, 제1 및 제2 게이트 절연막(302 및 304)에 의하여 식각률 차이에 의한 활성영역의 노출을 억제할 수 있다. 다음의 도면을 참조하여 각각의 영역을 설명하도록 한다.3G and 4G, the metal pattern 316a, the second conductive pattern 314a, the dielectric pattern 312a and the first conductive pattern 306a may be patterned according to the hard mask pattern 318. Form. In this case, the first conductive pattern 306a is in contact with a portion of the first gate insulating layer 302 and a portion of the second gate insulating layer 304. As a result, the word line WL and the source select line SSL or the drain select line DSL are formed. In the patterning process, a portion of the first gate insulating layer 302, the second gate insulating layer 304, or the device isolation layer 310 may be formed in regions other than the word line WL and the source (or drain) select line SSL or DSL. Exposed. In particular, since the spacing between the source (or drain) select lines SSL or DSL is wider than the spacing between the word lines WL, the etching rate may vary, but the first and second gate insulating layers 302 and 304 As a result, the exposure of the active region due to the difference in etching rates can be suppressed. Each area will be described with reference to the following drawings.

도 5a는 도 4g의 D-D' 방향에 대한 단면도이고, 도 5b는 도 4g의 E-E' 방향에 대한 단면도이다. D-D' 방향의 단면은 워드라인(WL)과 소스 셀렉트 라인(SSL) 사이의 단면이거나, 워드라인(WL)들 사이의 단면이다. E-E' 방향의 단면은 소스 셀렉트 라인(SSL; 또는, 드레인 셀렉트 라인(DSL))들 사이의 단면이다. 도 5a를 참조하면, 소스 셀렉트 라인(SSL)들의 간격보다 좁은 D-D' 방향의 단면에서는 제1 게이트 절연막(302)으로도 활성영역의 노출을 방지할 수 있다. 도 5b를 참조하면, 소스 셀렉트 라인(SSL)들 사이의 E-E' 방향의 단면에서는 게이트 패터닝 공정 시 식각 면적이 D-D' 방향의 영역보다 넓더라도 제1 및 제2 게이트 절연막(302 및 304)에 의하여 활성영역의 노출을 방지할 수 있다.5A is a cross-sectional view taken along the line D-D 'of FIG. 4G, and FIG. 5B is a cross-sectional view taken along the line E-E' of FIG. 4G. The cross section in the D-D 'direction is a cross section between the word line WL and the source select line SSL, or a cross section between the word lines WL. The cross section in the E-E 'direction is a cross section between the source select lines SSL (or the drain select lines DSL). Referring to FIG. 5A, the first gate insulating layer 302 may be prevented from exposing the active region in a cross section along the D-D 'direction narrower than the interval between the source select lines SSL. Referring to FIG. 5B, in the cross section of the EE 'direction between the source select lines SSL, the first and second gate insulating layers 302 and 304 may be formed by the first and second gate insulating layers 302 and 304 even if the etching area is wider than the area of the DD' direction during the gate patterning process. Exposure of the active area can be prevented.

도 6은 본 발명의 다른 실시 예에 따른 플래시 메모리 소자의 단면도이다.6 is a cross-sectional view of a flash memory device according to another exemplary embodiment.

도 6을 참조하면, 제2 게이트 절연막(304)을 상술한 일 실시 예 보다 넓은 폭으로 형성할 수 있다. 구체적으로, 제2 게이트 절연막(304)의 양 단이 각각 소스 셀렉트 라인(SSL 또는 DSL)과 워드라인(WL) 사이에 노출되도록 형성할 수 있다. 특히, 소스 셀렉트 라인(SSL 또는 DSL)의 게이트 절연막이 제1 및 제2 게이트 절연막(302 및 304)으로 형성되므로 주변회로 영역에 형성된 고전압 트랜지스터(HVN)의 게이트 절연막 두께와 동일해 진다. 이에 따라, 셀렉트 라인(SSL 또는 DSL)의 턴온(turn on) 전압을 고전압 트랜지스터의 턴온(turn on) 전압과 동일한 전압으로 인가하는 것이 바람직하다. 예를 들면, 소스 셀렉트 라인(SSL 또는 DSL)의 턴 온(turn on) 전압은 20V 내지 30V로 인가할 수 있다.Referring to FIG. 6, the second gate insulating layer 304 may be formed to have a wider width than the above-described embodiment. Specifically, both ends of the second gate insulating layer 304 may be formed to be exposed between the source select line SSL or DSL and the word line WL, respectively. In particular, since the gate insulating film of the source select line SSL or DSL is formed of the first and second gate insulating films 302 and 304, the thickness of the gate insulating film of the high voltage transistor HVN formed in the peripheral circuit region is the same. Accordingly, it is preferable to apply the turn on voltage of the select line SSL or DSL to the same voltage as the turn on voltage of the high voltage transistor. For example, the turn on voltage of the source select line SSL or DSL may be applied at 20V to 30V.

상술한 바와 같이, 게이트 패터닝 공정 시 활성영역의 노출을 방지함으로 인하여 후속 형성할 콘택 플러그와 활성영역 간의 접합성을 향상시킬 수 있고, 누설전류의 발생을 억제할 수 있으므로 플래시 메모리 소자의 전기적 특성 열화를 개선 할 수 있다.As described above, by preventing the exposure of the active region during the gate patterning process, it is possible to improve the adhesion between the contact plug and the active region to be formed later and to suppress the occurrence of leakage current, thereby preventing the deterioration of the electrical characteristics of the flash memory device. Can be improved.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 2a는 도 1에서 A-A' 방향의 단면 사진이다.FIG. 2A is a cross-sectional view taken along the line AA ′ in FIG. 1.

도 2b는 도 1에서 B-B' 방향의 단면 사진이다.FIG. 2B is a cross-sectional photograph of the direction BB ′ in FIG. 1.

도 3a 내지 도 3g는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.3A to 3G are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.

도 4a 내지 도 4g는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 평면도이다.4A to 4G are plan views illustrating a method of manufacturing a flash memory device according to an exemplary embodiment.

도 5a 및 도 5b는 본 발명에 따른 활성영역 간의 단면도이다.5A and 5B are cross-sectional views between active regions in accordance with the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

300 : 반도체 기판 302 : 제1 게이트 절연막300: semiconductor substrate 302: first gate insulating film

304 : 제2 게이트 절연막 306 : 제1 도전막304: second gate insulating film 306: first conductive film

308 : 소자분리 마스크 패턴 310 : 소자 분리막308 device isolation mask pattern 310 device isolation layer

312 : 유전체막 314 : 제2 도전막312 dielectric film 314 second conductive film

316 : 금속막 318 : 하드 마스크 패턴316: metal film 318: hard mask pattern

Claims

반도체 기판 상에 형성된 제1 게이트 절연막;A first gate insulating film formed on the semiconductor substrate;

상기 제1 게이트 절연막의 셀렉트 영역 상에 형성된 제2 게이트 절연막; 및A second gate insulating film formed on the select region of the first gate insulating film; And

상기 제2 게이트 절연막의 양 끝단이 각각 포함되도록 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막의 상부에 형성된 제1 셀렉트 라인 및 제2 셀렉트 라인을 포함하는 플래시 메모리 소자.And a first select line and a second select line formed on the first gate insulating layer and the second gate insulating layer such that both ends of the second gate insulating layer are included.

제 1 항에 있어서,The method of claim 1,

상기 제2 게이트 절연막의 양 단 중 일측은 상기 제1 셀렉트 라인의 중간에 포함되고, 타측은 상기 제2 셀렉트 라인의 중간에 포함되는 플래시 메모리 소자.One side of both ends of the second gate insulating layer is included in the middle of the first select line, the other side is included in the middle of the second select line.

제 1 항에 있어서,The method of claim 1,

상기 제1 셀렉트 라인 및 상기 제2 셀렉트 라인 각각은 상기 제2 게이트 절연막에 의해 단차가 발생된 플래시 메모리 소자.Each of the first select line and the second select line has a step difference caused by the second gate insulating film.

상기 제2 게이트 절연막의 상부에 형성된 제1 셀렉트 라인 및 제2 셀렉트 라인을 포함하는 플래시 메모리 소자.And a first select line and a second select line formed on the second gate insulating layer.

제 4 항에 있어서,The method of claim 4, wherein

상기 제1 셀렉트 라인 및 상기 제2 셀렉트 라인은 서로 평행하게 형성된 플래시 메모리 소자.And the first select line and the second select line are formed parallel to each other.

제 4 항에 있어서,The method of claim 4, wherein

상기 셀렉트 영역은 상기 제1 셀렉트 라인의 폭, 상기 제2 셀렉트 라인의 폭, 상기 제1 셀렉트 라인과 상기 제2 셀렉트 라인 사이의 폭을 합한 폭과 같거나 넓은 플래시 메모리 소자.And the select region is equal to or wider than the sum of the width of the first select line, the width of the second select line, and the width between the first select line and the second select line.

제 6 항에 있어서,The method of claim 6,

상기 셀렉트 영역은 각각의 상기 제1 셀렉트 라인 및 상기 제2 셀렉트 라인과 이웃하는 워드라인과 중첩되지 않는 플래시 메모리 소자.And the select region does not overlap a word line neighboring each of the first select line and the second select line.

반도체 기판 상에 제1 게이트 절연막을 형성하는 단계;Forming a first gate insulating film on the semiconductor substrate;

상기 제1 게이트 절연막의 셀렉트 영역 상에 제2 게이트 절연막을 형성하는 단계;Forming a second gate insulating film on the select region of the first gate insulating film;

상기 제1 게이트 절연막 및 상기 제2 게이트 절연막의 상부에 제1 도전막, 유전체막 및 제2 도전막을 형성하는 단계; 및Forming a first conductive layer, a dielectric layer, and a second conductive layer on the first gate insulating layer and the second gate insulating layer; And

상기 제2 게이트 절연막의 양 단이 각각 포함되도록 상기 제2 도전막, 상기 유전체막 및 상기 제1 도전막을 패터닝하여 제1 셀렉트 라인 및 제2 셀렉트 라인을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.Forming a first select line and a second select line by patterning the second conductive layer, the dielectric layer, and the first conductive layer to include both ends of the second gate insulating layer, respectively. Way.

제 8 항에 있어서,The method of claim 8,

상기 제2 게이트 절연막은 상기 반도체 기판의 셀 영역 및 주변회로 영역에 동시에 형성하는 플래시 메모리 소자의 제조 방법.And the second gate insulating layer is simultaneously formed in a cell region and a peripheral circuit region of the semiconductor substrate.

제 9 항에 있어서,The method of claim 9,

상기 셀 영역 내에 포함되는 상기 제2 게이트 절연막은 상기 제1 셀렉트 라인 및 상기 제2 셀렉트 라인이 형성될 영역의 일부와 중첩하도록 형성하는 플래시 메모리 소자의 제조 방법.And a second gate insulating layer included in the cell region so as to overlap a portion of a region where the first select line and the second select line are to be formed.

제 9 항에 있어서,The method of claim 9,

상기 주변회로 영역 내에 포함되는 상기 제2 게이트 절연막은 고전압 트랜지스터가 형성될 영역에 형성하는 플래시 메모리 소자의 제조 방법.And the second gate insulating layer included in the peripheral circuit region is formed in a region where a high voltage transistor is to be formed.

제 8 항에 있어서,The method of claim 8,

상기 제2 게이트 절연막은 산화막으로 형성하는 플래시 메모리 소자의 제조 방법.And the second gate insulating film is formed of an oxide film.

제 8 항에 있어서,The method of claim 8,

상기 셀렉트 영역 내의 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막의 적층 두께는 300Å 내지 500Å의 두께로 형성하는 플래시 메모리 소자의 제조 방법.And a stacked thickness of the first gate insulating film and the second gate insulating film in the select region is 300 두께 to 500 Å.

상기 셀렉트 영역 내에 포함되도록 상기 제2 도전막, 상기 유전체막 및 상기 제1 도전막을 패터닝하여 제1 셀렉트 라인 및 제2 셀렉트 라인을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.And patterning the second conductive film, the dielectric film, and the first conductive film so as to be included in the select region to form a first select line and a second select line.

제 14 항에 있어서,The method of claim 14,

각각의 상기 제1 셀렉트 라인 및 상기 제2 셀렉트 라인은 상기 제1 게이트 절연막과 접하지 않도록 형성하는 플래시 메모리 소자의 제조 방법.Wherein each of said first select line and said second select line is formed so as not to be in contact with said first gate insulating film.

제 14 항에 있어서,The method of claim 14,

상기 제1 셀렉트 라인 또는 상기 제2 셀렉트 라인의 턴 온(turn on) 전압은 고전압 트랜지스터의 턴 온 전압과 동일한 플래시 메모리 소자의 제조 방법.The turn on voltage of the first select line or the second select line is the same as the turn on voltage of the high voltage transistor.

제 14 항에 있어서,The method of claim 14,

상기 제1 셀렉트 라인 또는 상기 제2 셀렉트 라인과 전기적으로 연결된 트랜지스터들을 턴 온(turn on) 하기 위하여 20V 내지 30V의 전압을 인가하는 플래시 메모리 소자의 제조 방법.And applying a voltage of 20V to 30V to turn on transistors electrically connected to the first select line or the second select line.