KR100645197B1 - Method of manufacturing a NAND type flash memory device - Google Patents

Method of manufacturing a NAND type flash memory device Download PDF

Info

Publication number
KR100645197B1
KR100645197B1 KR1020050030489A KR20050030489A KR100645197B1 KR 100645197 B1 KR100645197 B1 KR 100645197B1 KR 1020050030489 A KR1020050030489 A KR 1020050030489A KR 20050030489 A KR20050030489 A KR 20050030489A KR 100645197 B1 KR100645197 B1 KR 100645197B1
Authority
KR
South Korea
Prior art keywords
gate
oxide film
cell
region
selection transistor
Prior art date
Application number
KR1020050030489A
Other languages
Korean (ko)
Other versions
KR20060108326A (en
Inventor
안정렬
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050030489A priority Critical patent/KR100645197B1/en
Publication of KR20060108326A publication Critical patent/KR20060108326A/en
Application granted granted Critical
Publication of KR100645197B1 publication Critical patent/KR100645197B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 NAND형 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 셀 영역의 게이트 및 접합부를 형성한 후 선택 트랜지스터 영역의 게이트를 저저항 물질을 이용하여 형성함으로써 전원이 인가되는 콘택으로부터 거리가 먼 블럭에 전압 강하없이 전압을 전달하여 프로그램 디스터번스를 방지할 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법이 제시된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a NAND type flash memory device, wherein a gate and a junction of a cell region are formed, and then a gate of a selected transistor region is formed using a low resistance material, so that the block is far from a contact to which power is applied. A method of manufacturing a NAND type flash memory device capable of transferring a voltage without a voltage drop to prevent program disturbance is disclosed.

프로그램 디스터번스, 선택 트랜지스터, 저저항 게이트 Program disturb, select transistor, low resistance gate

Description

ＮＡＮＤ형 플래쉬 메모리 소자의 제조 방법{Method of manufacturing a NAND type flash memory device}Method of manufacturing a NAND type flash memory device

도 1(a) 내지 도 1(d)는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.1 (a) to 1 (d) are cross-sectional views of devices sequentially shown to explain a method of manufacturing a NAND type flash memory device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

A :셀 영역 B : 소오스 선택 트랜지스터 영역A: cell region B: source select transistor region

11 : 반도체 기판 12 : 터널 산화막11 semiconductor substrate 12 tunnel oxide film

13 : 제 1 도전층 14 : 유전체막13: first conductive layer 14: dielectric film

15 : 제 2 도전층 16 : 제 3 도전층15: second conductive layer 16: third conductive layer

17 : 접합부 18 : 제 1 절연막17 junction portion 18 first insulating film

19 : 게이트 산화막 20 : 제 4 도전층19 gate oxide film 20 fourth conductive layer

21 : 콘택 플러그 22 : 제 2 절연막21 contact plug 22 second insulating film

100 : 셀 게이트 200 : 선택 트랜지스터 게이트100: cell gate 200: selection transistor gate

본 발명은 NAND형 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 프로그램 디스터번스(program disturbance)를 방지할 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a NAND flash memory device, and more particularly, to a method of manufacturing a NAND flash memory device capable of preventing program disturbance.

NAND형 플래쉬 메모리 소자는 다수의 셀 블럭을 포함하여 구성되는데, 셀 블럭은 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 구성되는 셀 스트링이 다수 형성되고, 셀 스트링과 드레인 및 셀 스트링와 소오스 사이에 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터가 각각 형성되어 구성된다. 그런데, 셀은 터널 산화막, 플로팅 게이트용 제 1 도전층, 유전체막 및 콘트롤 게이트용 제 2 도전층이 적층된 게이트와, 게이트 양측의 반도체 기판상에 형성된 접합부로 구성된다. 여기서, 제 1 도전층은 일반적으로 폴리실리콘막을 이용하며, 제 2 도전층은 폴리실리콘막 및 텅스텐 실리사이드막의 적층막을 이용한다. 한편, 선택 트랜지스터의 게이트는 셀의 게이트 형성 공정과 동일 공정으로 형성하거나 셀의 게이트 형성 공정에서 유전체막을 제거한 후 제 1 도전층과 제 2 도전층이 직접 접촉되도록 형성한다. 여기서, 선택 트랜지스터의 게이트를 셀의 게이트와 동일 공정으로 형성할 경우 제 1 및 제 2 도전층에 동일 바이어스를 동시에 인가한다.A NAND type flash memory device includes a plurality of cell blocks. A cell block includes a plurality of cell strings in which a plurality of cells for storing data are connected in series, and is formed between a cell string and a drain, and a cell string and a source. A drain select transistor and a source select transistor are formed respectively. By the way, the cell consists of a gate in which a tunnel oxide film, a first conductive layer for floating gates, a dielectric film and a second conductive layer for control gates are stacked, and a junction portion formed on the semiconductor substrate on both sides of the gate. Here, the first conductive layer generally uses a polysilicon film, and the second conductive layer uses a laminated film of a polysilicon film and a tungsten silicide film. On the other hand, the gate of the selection transistor is formed in the same process as the gate forming process of the cell or after the dielectric film is removed in the gate forming process of the cell is formed so that the first conductive layer and the second conductive layer is in direct contact. Here, when the gate of the selection transistor is formed in the same process as the gate of the cell, the same bias is simultaneously applied to the first and second conductive layers.

그런데, 상기한 바와 같은 방법으로 형성된 선택 트랜지스터의 게이트는 제 1 및 제 2 도전층의 적층 구조 또는 제 1 및 제 2 도전층에 동시에 전압이 인가되기 때문에 제 2 도전층에 전압이 인가되는 셀 게이트에 비해 저항이 크다. 이에 따라, 전원이 인가되는 콘택으로부터 거리가 멀수록 저항이 더 증가하게 되어 동작 전압이 감소하게 된다. 따라서, 원하는 전압을 선택된 블럭에 전달하지 못하게 되어 선택 트랜지스터와 인접한 메모리 셀이 원치않게 프로그램되는 프로그램 디스터번스가 발생된다.However, the gate of the selection transistor formed by the above-described method is a cell gate in which the voltage is applied to the second conductive layer because the voltage is applied to the stacked structure of the first and second conductive layers or the first and second conductive layers simultaneously. The resistance is large compared to Accordingly, as the distance from the contact to which the power is applied increases, the resistance increases and the operating voltage decreases. Thus, the desired voltage cannot be delivered to the selected block, resulting in a program disturbance in which the memory cell adjacent to the selection transistor is undesirably programmed.

이러한 전압 감소를 방지하기 위해 콘택을 선택 트랜지스터와 매우 가깝게 형성하는 방법을 적용할 수 있다. 그러나, 이 방법은 전체 칩 사이즈를 증가시키는 단점이 발생된다.In order to prevent such a voltage reduction, a method of forming a contact very close to the selection transistor may be applied. However, this method has the disadvantage of increasing the overall chip size.

본 발명의 목적은 셀 게이트에 비해 큰 저항에 의해 발생되는 프로그램 디스터번스를 방지할 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.An object of the present invention is to provide a method of manufacturing a NAND type flash memory device capable of preventing program disturbance caused by a large resistance compared to a cell gate.

본 발명의 다른 목적은 셀 게이트 및 접합부를 형성한 후 선택 트랜지스터의 게이트를 저저항의 물질을 이용하여 형성함으로써 프로그램 디스터번스를 방지할 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a NAND type flash memory device capable of preventing program disturbance by forming a gate of a select transistor using a material having low resistance after forming a cell gate and a junction.

본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 제조 방법은 셀 영역 및 선택 트랜지스터 영역등이 확정된 반도체 기판이 제공되는 단계; 상기 셀 영역의 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 셀 게이트를 형성하는 단계; 상기 셀 게이트 사이의 반도체 기판 및 상기 선택 트랜지스터 영역의 상기 반도체 기판상의 소정 영역에 접합부를 형성한 후 전체 구조 상부에 절연막을 형성하는 단계; 상기 선택 트랜지스터 영역의 상기 절연막의 소정 영역을 식각하여 상기 접합부가 형성되지 않은 상기 반도체 기판을 노출시키는 단계; 상기 노출된 반도체 기판 상부에 게이트 산화막 및 도전층을 형성하여 선택 트랜지스터의 게이트를 형성하는 단계; 상기 선택 트랜지스터 영역의 상기 절연막의 소정 영역을 식각하여 상기 접합부가 형성된 상기 반도체 기판을 노출시키는 콘택을 형성하는 단계; 및 상기 콘택이 매립되도록 플러그를 형성하는 단계를 포함한다.A method of manufacturing a NAND type flash memory device according to an embodiment of the present invention may include providing a semiconductor substrate in which a cell region and a selection transistor region are determined; Forming a cell gate in which a tunnel oxide film, a floating gate, a dielectric film, and a control gate are stacked in a predetermined region over a semiconductor substrate in the cell region; Forming a junction in the semiconductor substrate between the cell gate and a predetermined region on the semiconductor substrate of the selection transistor region, and then forming an insulating film over the entire structure; Etching a predetermined region of the insulating layer in the selection transistor region to expose the semiconductor substrate on which the junction is not formed; Forming a gate of a selection transistor by forming a gate oxide layer and a conductive layer on the exposed semiconductor substrate; Etching a predetermined region of the insulating layer in the selection transistor region to form a contact exposing the semiconductor substrate on which the junction is formed; And forming a plug to bury the contact.

상기 선택 트랜지스터 게이트와 상기 셀 게이트 사이의 간격이 상기 셀 게이트 길이의 1/4 이상되도록 형성한다.The gap between the selection transistor gate and the cell gate is formed to be 1/4 or more of the cell gate length.

상기 게이트 산화막은 산화막, 질화산화막, 알루미늄 산화막, 티타늄 산화막을 이용하여 형성하거나 두가지 물질을 혼합한 산화막을 이용하여 형성한다.The gate oxide film is formed using an oxide film, a nitride oxide film, an aluminum oxide film, a titanium oxide film, or an oxide film mixed with two materials.

상기 도전층은 폴리실리콘막, 금속층, 금속 화합물층을 단일층으로 형성하거나 폴리실리콘막 및 금속 산화막 또는 폴리실리콘막 및 금속 화합물층을 적층하여 형성한다.The conductive layer is formed by forming a polysilicon film, a metal layer, and a metal compound layer as a single layer or by stacking a polysilicon film and a metal oxide film or a polysilicon film and a metal compound layer.

상기 게이트 산화막 두께(Gox)는 터널 산화막 두께(Tox)와 0.1×Tox<Gox의 관계가 성립하도록 형성한다.The gate oxide thickness Gox is formed such that a relationship between the tunnel oxide thickness Tox and 0.1 × Tox <Gox is established.

상기 선택 트랜지스터의 게이트 길이(LST)는 셀 게이트 길이(LWL)와 0.1×LWL<LST의 관계가 성립하도록 형성한다.The gate length L ST of the select transistor is formed such that the relationship between the cell gate length L WL and 0.1 × L WL <L ST is established.

상기 선택 트랜지스터의 게이트 높이(HST)는 셀의 콘트롤 게이트 높이(HWL)와 0.1×HWL<HST의 관계가 성립하도록 형성한다.The gate height H ST of the selection transistor is formed such that the relationship between the control gate height H WL of the cell and 0.1 × H WL <H ST is established.

상기 선택 트랜지스터의 게이트 높이(HST)는 상기 플러그의 높이(HSL)와 0.1×HSL<HST의 관계가 성립하도록 형성한다.The gate height H ST of the selection transistor is formed such that a relationship between the height H SL of the plug and 0.1 × H SL <H ST is established.

상기 선택 트랜지스터의 게이트는 10°내지 170°의 각도로 형성한다.The gate of the selection transistor is formed at an angle of 10 degrees to 170 degrees.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도 1(a) 내지 도 1(d)는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도로서, 셀 영역 사이의 소오스 선택 트랜지스터 형성 방법을 예를들어 설명하기 위한 것이다. 이는 셀 영역과 주변 회로 영역 사이의 드레인 선택 트랜지스터 형성 방법에도 동일하게 적용된다.1 (a) to 1 (d) are cross-sectional views sequentially illustrating a method of manufacturing a NAND type flash memory device according to an embodiment of the present invention, and forming source select transistors between cell regions. To illustrate the method. The same applies to the method of forming the drain select transistor between the cell region and the peripheral circuit region.

도 1(a)를 참조하면, 소정의 공정, 예를들어 웰 및 소자 분리막 형성 공정등에 의해 셀 영역(A), 소오스 선택 트랜지스터 영역(B)등이 확정된 반도체 기판(11) 상부에 터널 산화막(12), 제 1 도전층(13), 유전체막(14), 제 2 도전층(15) 및 제 3 도전층(16)을 순차적으로 형성한다. 그리고, 소정의 사진 및 식각 공정을 실시하여 반도체 기판(11) 상부에 형성된 이들 구조물(12 내지 16)을 패터닝하여 셀 영역(A)의 반도체 기판(11) 상부의 소정 영역에 플로팅 게이트와 콘트롤 게이트가 적층된 게이트(100)를 형성하고, 소오스 선택 트랜지스터 영역(B)은 반도체 기판(11)이 노출되도록 모든 구조물들을 제거한다. 그리고, 노출된 반도체 기판(11) 상에 불순물 이온 주입 공정을 실시하여 접합부(17)를 형성한다. 이때, 소오스 선택 트랜지스터 영역(B)에는 소정의 마스크를 형성하여 이온 주입 공정을 실시한다. 이에 의해 소오스 선택 트랜지스터 영역(B)의 반도체 기판(11) 상에 선택적으로 접합부(17)가 형성되고, 이는 소오스로서 작용한다.Referring to FIG. 1A, a tunnel oxide film is formed over a semiconductor substrate 11 on which a cell region A, a source select transistor region B, and the like are determined by a predetermined process, for example, a well and an isolation layer forming process. (12), the first conductive layer 13, the dielectric film 14, the second conductive layer 15, and the third conductive layer 16 are sequentially formed. Then, the structures 12 to 16 formed on the semiconductor substrate 11 are patterned by performing a predetermined photo and etching process to form a floating gate and a control gate in a predetermined region on the semiconductor substrate 11 in the cell region A. Form a stacked gate 100, and the source select transistor region B removes all the structures so that the semiconductor substrate 11 is exposed. The impurity ion implantation process is then performed on the exposed semiconductor substrate 11 to form the junction portion 17. At this time, a predetermined mask is formed in the source select transistor region B to perform an ion implantation process. As a result, a junction 17 is selectively formed on the semiconductor substrate 11 of the source select transistor region B, which acts as a source.

도 1(b)를 참조하면, 전체 구조 상부에 제 1 절연막(18)을 형성한다. 이에 의해 셀 영역(A)의 게이트들 사이가 절연된다. 그리고, 소오스 선택 트랜지스터 영역(B)의 게이트가 형성될 영역이 노출되도록 제 1 절연막(18)을 식각하여 반도체 기판(11)을 노출시킨다. 여기서, 소오스 선택 트랜지스터 영역(B)의 게이트와 셀 영역(A)의 게이트(100) 사이의 간격이 셀 영역(A)의 게이트(100) 길이의 1/4 이상이 되도록 제 1 절연막(18)을 식각한다.Referring to FIG. 1B, the first insulating layer 18 is formed on the entire structure. As a result, the gates of the cell region A are insulated from each other. The first insulating layer 18 is etched to expose the semiconductor substrate 11 to expose the region where the gate of the source select transistor region B is to be formed. Here, the first insulating film 18 is such that a gap between the gate of the source select transistor region B and the gate 100 of the cell region A is equal to or greater than 1/4 of the length of the gate 100 of the cell region A. Etch

도 1(c)를 참조하면, 소오스 선택 트랜지스터 영역(B)의 패터닝된 제 1 절연막(18)에 의해 노출된 반도체 기판(11) 상부에 게이트 산화막(19) 및 제 4 도전층(20)을 형성하여 게이트(200)를 형성한다. 여기서, 게이트 산화막(19)은 산화막, 질화산화막, 알루미늄 산화막, 티타늄 산화막을 이용하여 형성하거나 두가지 물질을 혼합한 산화막을 이용하여 형성한다. 그리고, 제 4 도전층(20)은 폴리실리콘막, 금속층, 금속 화합물층을 단일층으로 형성하거나 폴리실리콘막 및 금속 산화막 또는 폴리실리콘막 및 금속 화합물층을 적층하여 형성한다. 한편, 소오스 선택 트랜지스터 영역(B)의 게이트 산화막(19) 두께(Gox)는 셀 영역(A)의 터널 산화막(12) 두께(Tox)와 0.1×Tox<Gox의 관계가 성립하도록 형성하고, 소오스 선택 트랜지스터 영역(B)의 게이트 길이(LST)는 셀 영역(A)의 게이트 길이(LWL)와 0.1×LWL<LST의 관계가 성립하도록 형성한다. 그리고, 소오스 선택 트랜지스터 영역(B)의 게이트 높이(HST)는 셀 영역(A)의 콘트롤 게이트 높이(HWL)와 0.1×HWL<HST의 관계가 성립하도록 형성하고, 소오스 선택 트랜지스터 영역(B)의 게이트 높이(HST)가 인접한 소오스 라인의 높이(HSL)와 0.1×HSL<HST의 관계가 성립하도록 형성한다. 한편, 드레인 선택 트랜지스터의 경우 게이트 높이(HST)가 드레인 콘택 높이(HDC)와 0.1×HDC<HST의 관계가 성립하도록 한다. 또한, 소오스 선택 트랜지스터 영역(B)의 게이트(200)는 형성 각도가 10°∼170°사이가 되도록 형성하고, 소오스 선택 트랜지스터 영역(B)의 게이트(200) 두께는 소오스 라인 또는 드레인 라인의 전극 두께와 동일하게 형성한다.Referring to FIG. 1C, the gate oxide layer 19 and the fourth conductive layer 20 are disposed on the semiconductor substrate 11 exposed by the patterned first insulating layer 18 of the source select transistor region B. FIG. To form the gate 200. Here, the gate oxide film 19 is formed using an oxide film, a nitride oxide film, an aluminum oxide film, a titanium oxide film, or an oxide film mixed with two materials. The fourth conductive layer 20 is formed by forming a polysilicon film, a metal layer, and a metal compound layer as a single layer, or by stacking a polysilicon film and a metal oxide film or a polysilicon film and a metal compound layer. On the other hand, the gate oxide film 19 thickness Gox of the source selection transistor region B is formed such that the relationship between the thickness Tox of the tunnel oxide film 12 of the cell region A and 0.1 x Tox < The gate length L ST of the selection transistor region B is formed such that the relationship between the gate length L WL of the cell region A and 0.1 × L WL <L ST is established. The gate height H ST of the source select transistor region B is formed such that the relationship between the control gate height H WL of the cell region A and 0.1 × H WL <H ST is established and the source select transistor region B is established. The gate height H ST of (B) is formed such that the relationship between the height H SL of the adjacent source line and 0.1 × H SL <H ST is established. On the other hand, in the case of the drain select transistor, the gate height H ST is such that the relationship between the drain contact height H DC and 0.1 x H DC <H ST is established. In addition, the gate 200 of the source select transistor region B is formed so that the formation angle is between 10 ° and 170 °, and the thickness of the gate 200 of the source select transistor region B is an electrode of a source line or a drain line. It is formed equal to the thickness.

도 1(d)를 참조하면, 소오스 선택 트랜지스터 영역(B)의 게이트 사이의 제 1 절연막(18)의 소정 영역을 식각하여 접합부(17)를 노출시키는 콘택을 형성한 후 콘택이 매립되도록 제 5 도전층(21)을 형성하여 소오스 콘택 플러그를 형성한다. 이후 전체 구조 상부에 제 2 절연막(22)을 형성한다.Referring to FIG. 1D, a predetermined region of the first insulating layer 18 between the gates of the source select transistor region B is etched to form a contact that exposes the junction 17, and then the fifth contact is made to fill the contact. The conductive layer 21 is formed to form a source contact plug. Thereafter, the second insulating layer 22 is formed on the entire structure.

상술한 바와 같이 본 발명에 의하면 셀 영역의 게이트 및 접합부를 형성한 후 선택 트랜지스터 영역의 게이트를 저저항 물질을 이용하여 형성함으로써 전원이 인가되는 콘택으로부터 거리가 먼 블럭에 전압 강하없이 전압을 전달하여 프로그램 디스터번스를 방지할 수 있다. 또한, 저항이 낮은 게이트를 사용함으로써 게이트에 전압을 인가하기 위한 콘택 개수를 감소시켜 칩 사이즈를 감소시킬 수 있다. As described above, according to the present invention, the gate and the junction of the cell region are formed, and then the gate of the select transistor region is formed by using a low resistance material to transfer voltage without a voltage drop to a block far from a contact to which power is applied. Program disturb can be prevented. In addition, the use of a low resistance gate can reduce the chip size by reducing the number of contacts for applying a voltage to the gate.

Claims (9)

셀 영역 및 선택 트랜지스터 영역등이 확정된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate in which a cell region, a selection transistor region, and the like are determined; 상기 셀 영역의 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 셀 게이트를 형성하는 단계;Forming a cell gate in which a tunnel oxide film, a floating gate, a dielectric film, and a control gate are stacked in a predetermined region over a semiconductor substrate in the cell region; 상기 셀 게이트 사이의 반도체 기판 및 상기 선택 트랜지스터 영역의 상기 반도체 기판상의 소정 영역에 접합부를 형성한 후 전체 구조 상부에 절연막을 형성하는 단계;Forming a junction in the semiconductor substrate between the cell gate and a predetermined region on the semiconductor substrate of the selection transistor region, and then forming an insulating film over the entire structure; 상기 선택 트랜지스터 영역의 상기 절연막의 소정 영역을 식각하여 상기 접합부가 형성되지 않은 상기 반도체 기판을 노출시키는 단계;Etching a predetermined region of the insulating layer in the selection transistor region to expose the semiconductor substrate on which the junction is not formed; 상기 노출된 반도체 기판 상부에 게이트 산화막 및 도전층을 순차적으로 형성하여 선택 트랜지스터의 게이트를 형성하는 단계;Sequentially forming a gate oxide layer and a conductive layer on the exposed semiconductor substrate to form a gate of a selection transistor; 상기 선택 트랜지스터 영역의 상기 절연막의 소정 영역을 식각하여 상기 접합부가 형성된 상기 반도체 기판을 노출시키는 콘택을 형성하는 단계; 및Etching a predetermined region of the insulating layer in the selection transistor region to form a contact exposing the semiconductor substrate on which the junction is formed; And 상기 콘택이 매립되도록 플러그를 형성하는 단계를 포함하는 NAND형 플래쉬 메모리 소자의 제조 방법.And forming a plug so that the contact is buried. 제 1 항에 있어서, 상기 선택 트랜지스터 게이트와 상기 셀 게이트 사이의 간격이 상기 셀 게이트 길이의 1/4 이상되도록 형성하는 NAND형 플래쉬 메모리 소 자의 제조 방법.The method of claim 1, wherein the gap between the selection transistor gate and the cell gate is formed to be equal to or greater than 1/4 of the cell gate length. 제 1 항에 있어서, 상기 게이트 산화막은 산화막, 질화산화막, 알루미늄 산화막, 티타늄 산화막을 이용하여 형성하거나 두가지 물질을 혼합한 산화막을 이용하여 형성하는 NAND형 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the gate oxide film is formed using an oxide film, a nitride oxide film, an aluminum oxide film, a titanium oxide film, or an oxide film mixed with two materials. 제 1 항에 있어서, 상기 도전층은 폴리실리콘막, 금속층, 금속 화합물층을 단일층으로 형성하거나 폴리실리콘막 및 금속 산화막 또는 폴리실리콘막 및 금속 화합물층을 적층하여 형성하는 NAND형 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the conductive layer comprises a polysilicon film, a metal layer, and a metal compound layer as a single layer, or a polysilicon film, a metal oxide film, or a polysilicon film and a metal compound layer. . 제 1 항에 있어서, 상기 게이트 산화막 두께(Gox)는 터널 산화막 두께(Tox)와 0.1×Tox<Gox의 관계가 성립하도록 형성하는 NAND형 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the gate oxide film thickness (Gox) is formed such that a relationship between the tunnel oxide film thickness (Tox) and 0.1 × Tox <Gox is established. 제 1 항에 있어서, 상기 선택 트랜지스터의 게이트 길이(LST)는 셀 게이트 길이(LWL)와 0.1×LWL<LST의 관계가 성립하도록 형성하는 NAND형 플래쉬 메모리 소자의 제조 방법.2. The method of claim 1, wherein the gate length (L ST ) of the selection transistor is formed such that a relationship between a cell gate length (L WL ) and 0.1 x L WL <L ST is established. 제 1 항에 있어서, 상기 선택 트랜지스터의 게이트 높이(HST)는 셀의 콘트롤 게이트 높이(HWL)와 0.1×HWL<HST의 관계가 성립하도록 형성하는 NAND형 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the gate height (H ST ) of the select transistor is formed such that a relationship between a control gate height (H WL ) and 0.1 × H WL <H ST of a cell is established. 제 1 항에 있어서, 상기 선택 트랜지스터의 게이트 높이(HST)는 상기 플러그의 높이(HSL)와 0.1×HSL<HST의 관계가 성립하도록 형성하는 NAND형 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the gate height H ST of the selection transistor is formed such that a relationship between the height H SL of the plug and 0.1 × H SL <H ST is established. 제 1 항에 있어서, 상기 선택 트랜지스터의 게이트는 10°내지 170°의 각도로 형성하는 NAND형 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the gate of the selection transistor is formed at an angle of 10 ° to 170 °.
KR1020050030489A 2005-04-12 2005-04-12 Method of manufacturing a NAND type flash memory device KR100645197B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050030489A KR100645197B1 (en) 2005-04-12 2005-04-12 Method of manufacturing a NAND type flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050030489A KR100645197B1 (en) 2005-04-12 2005-04-12 Method of manufacturing a NAND type flash memory device

Publications (2)

Publication Number Publication Date
KR20060108326A KR20060108326A (en) 2006-10-17
KR100645197B1 true KR100645197B1 (en) 2006-11-10

Family

ID=37628145

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050030489A KR100645197B1 (en) 2005-04-12 2005-04-12 Method of manufacturing a NAND type flash memory device

Country Status (1)

Country Link
KR (1) KR100645197B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101458957B1 (en) 2008-06-17 2014-11-10 삼성전자주식회사 Selection transistor and method of fabricating the same

Also Published As

Publication number Publication date
KR20060108326A (en) 2006-10-17

Similar Documents

Publication Publication Date Title
US20020167043A1 (en) Semiconductor memory device and method for manufacturing the same
US8877587B2 (en) Nonvolatile memory device and method for fabricating the same
JP2001203286A (en) Nand type flash memory device and producing method therefor
US8759902B2 (en) Non-volatile memory device with vertical memory cells
KR101022666B1 (en) Memory device and method for fabricating the same
US20040147099A1 (en) Method of producing semiconductor device
JP2007184620A (en) Semiconductor device provided with mask rom, and method of fabricating same
KR100483588B1 (en) Method of forming a select line in a NAND type flash memory device
JP2000223596A (en) Semiconductor nonvolatile storage device and its manufacture
US7041555B2 (en) Method for manufacturing flash memory device
KR100645197B1 (en) Method of manufacturing a NAND type flash memory device
JP2010021496A (en) Semiconductor device and method of manufacturing the same
JP2005183763A (en) Method of manufacturing semiconductor device including non-volatile memory
JP2003158206A (en) Method for manufacturing silicide film of flat cell memory device
US20110186922A1 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
US6812096B2 (en) Method for fabrication a flash memory device having self-aligned contact
US20050230738A1 (en) NAND type flash memory device, and method for manufacturing the same
KR100924644B1 (en) Method of manufacturing a flash memory device
KR100317318B1 (en) Nonvolatile memory device and method for fabricating the same
US8304914B2 (en) Flash memory device with word lines of uniform width and method for manufacturing thereof
KR100671615B1 (en) Method of manufacturing NAND flash memory device
KR20040029525A (en) Flash memory device and method for manufacturing the same
KR20060093160A (en) Method for fabricating nand type flash memory device
KR100469334B1 (en) MASK ROM and method of manufacturing the same
KR100503365B1 (en) Fabrication method of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee