KR100882516B1 - Semiconductor package having stacked chip scale and Method thereof - Google Patents

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Abstract

본 발명은 적층형 패키지 및 이의 제조 방법에 관한 것이다. 본 발명은 반도체 칩이 부착되는 적어도 하나의 본딩 패드, 상기 반도체 칩의 입출력 패드와 전도성 와이어로 연결되는 복수의 접속부 및 상기 복수의 접속부 중 일부와 도통하는 접속단자 패드가 형성된 코어리스 전달 기판 및 코어리스 전달 기판 상에 형성된 몰딩층을 포함하는 제1 패키지; 및 본딩 패드 및 복수의 접속부가 형성되며 상기 제1 패키지의 접속단자 패드에 부착된 접속단자와 결합하는 코어 전달 기판 및 상기 코어 전달 기판 상에 형성된 몰딩층을 포함하는 제2 패키지를 포함한다. 본 발명에 따르면 상부 패키지를 코어리스 전달 기판을 통해 제조함으로써 제조 단가를 낮출 수 있고 적층 시 발생하는 불량 확률을 낮출 수 있다. The present invention relates to a laminated package and a method of manufacturing the same. The present invention provides a coreless transfer substrate and a core having at least one bonding pad to which a semiconductor chip is attached, a plurality of connection parts connected to an input / output pad of the semiconductor chip by conductive wires, and connection terminal pads which are connected to some of the plurality of connection parts. A first package comprising a molding layer formed on the lease transfer substrate; And a second package including a core transfer substrate having a bonding pad and a plurality of connection portions formed therein and coupled to a connection terminal attached to the connection terminal pad of the first package, and a molding layer formed on the core transfer substrate. According to the present invention, by manufacturing the upper package through the coreless transfer substrate, the manufacturing cost can be lowered and the probability of defects occurring during lamination can be lowered.

적층, 패키지, POP, 코어리스 전달 기판, 코어 전달 기판, 접속단자 Lamination, Package, POP, Coreless Transfer Board, Core Transfer Board, Connection Terminal

Description

적층형 패키지 및 이의 제조 방법{Semiconductor package having stacked chip scale and Method thereof}Semiconductor package having stacked chip scale and Method thereof

도 1은 종래기술에 따른 적층형 패키지의 구조를 도시한 도면.1 is a view showing the structure of a stacked package according to the prior art.

도 2는 종래기술에 따른 적층형 패키지의 휨 변위를 도시한 도면.Figure 2 shows the flexural displacement of a laminated package according to the prior art.

도 3은 본 발명의 바람직한 일 실시예에 따른 적층형 패키지의 구조를 도시한 도면. 3 is a view showing the structure of a stacked package according to an embodiment of the present invention.

도 4는 본 발명에 따른 적층형 반도체 패키지의 휨 변위를 도시한 도면. 4 is a view showing the bending displacement of the stacked semiconductor package according to the present invention.

도 5는 본 발명에 따른 적층형 패키지의 상부에 위치하는 코어리스 전달 기판을 이용한 패키지 제조 공정의 정면도. 5 is a front view of a package manufacturing process using a coreless transfer substrate located on top of a stacked package according to the present invention.

도 6은 본 발명의 일 실시예에 따른 코어리스 전달 기판을 이용한 패키지 제조 공정의 단면도.Figure 6 is a cross-sectional view of a package manufacturing process using a coreless transfer substrate according to an embodiment of the present invention.

도 7은 본 발명의 다른 실시예에 따른 적층형 패키지의 상부에 위치하는 코어리스 전달 기판을 이용한 패키지 제조 공정의 단면도.7 is a cross-sectional view of a package manufacturing process using a coreless transfer substrate positioned on top of a stacked package according to another embodiment of the present invention.

본 발명은 적층형 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 복수의 반도체 패키지를 적층하는 적층형 패키지 및 이의 제조 방법에 관한 것이다. The present invention relates to a stacked semiconductor package and a method for manufacturing the same, and more particularly, to a stacked package for stacking a plurality of semiconductor packages and a method for manufacturing the same.

최근 집적회로의 사이즈가 작아지고 있음에도 불구하고 패키지에서 나오는 리드(lead) 수는 오히려 증가하고 있다. 소형 패키지용 캐리어 상에 많은 리드를 설치하는 문제를 해결하는 방법 중 하나가 핀 그리드 어레이(Pin Grid Array: PGA)로 이루어진 캐리어를 갖도록 하는 것이다. 그러나 PGA 캐리어는 소형 캐리어상에 많은 리드를 설치할 수는 있지만 핀 또는 리드가 취약하여 쉽게 부러지거나 고밀도 집적에 대한 한계가 있었다. Although the size of integrated circuits has recently become smaller, the number of leads coming out of a package has increased. One way to solve the problem of installing a large number of leads on a small package carrier is to have a carrier made of a pin grid array (PGA). However, PGA carriers can install many leads on small carriers, but the pins or leads are fragile and easily broken or limited to high density integration.

이러한 PGA에 따른 결점을 보완하기 위해 최근 볼 그리드 어레이(Ball Grid Array: BGA) 패키지 기판의 사용이 일반화되고 있는데, 이와 같은 BGA 패키지 기판이 사용되는 것은 핀보다 미세한 접속단자(solder ball)를 사용함으로써 기판의 고집적화가 용이하기 때문이다. Recently, the use of a ball grid array (BGA) package substrate has been generalized to compensate for the drawbacks of the PGA. The use of such a BGA package substrate is achieved by using a finer solder ball than a pin. This is because high integration of the substrate is easy.

한편, 근래의 많은 휴대용 전자 제품들이 더욱 소형화되면서도 높은 성능의 반도체 패키지를 요구하고 있는 실정에서, 개별 반도체 칩에 대한 집적도를 높이는 것과 동시에 서로 독립되는 패키지를 적층하는 적층형 반도체 패키지를 형성하여 Z-축으로의 집적을 높이는 것을 요구하고 있다. Meanwhile, in the situation where many portable electronic products have become smaller and require higher performance semiconductor packages, the Z-axis is formed by forming a stacked semiconductor package that increases the degree of integration for individual semiconductor chips and stacks independent packages from each other. It is demanding to increase the level of integration.

이와 같이 Z축으로의 집적도를 높이기 위한 패키지 구조를 적층형 패키지라하며 또는 패키지 온 패키지(Package on Package: POP)라 한다. The package structure for increasing the degree of integration on the Z axis is called a stacked package or a package on package (POP).

도 1은 종래기술에 따른 적층형 패키지의 구조를 도시한 도면이다. 1 is a view showing the structure of a stacked package according to the prior art.

BGA 패키지 기판은 주로 구리층으로 이루어지는데, 일반적으로 내부에 FR4 및 유리 섬유와 같은 보강기재(유전층)가 배치되고 보강기재(유전층) 외부에 구리층을 포함하는 코어 전달 기판과 상기한 보강기재 없이 1-레이어의 구리층을 포함하는 코어리스 전달 기판(Coreless transfer Substrate)으로 분류될 수 있다. The BGA package substrate is mainly composed of a copper layer. In general, a reinforcing substrate (dielectric layer), such as FR4 and glass fibers, is disposed therein, and a core transfer substrate including a copper layer outside the reinforcing substrate (dielectric layer) and the reinforcing substrate described above. It may be classified as a coreless transfer substrate including a one-layer copper layer.

도 1은 BGA 패키지 기판 중 유전층을 포함하는 코어 전달 기판, 예를 들어 라미네이션 PCB를 이용한 적층형 패키지의 구조를 도시한 것이다. 1 illustrates the structure of a stacked package using a core transfer substrate including a dielectric layer of a BGA package substrate, for example, a lamination PCB.

도 1에 도시된 바와 같이, 상부 패키지는 라미네이션 PCB(100)에 본딩 패드(102) 및 접속부(108)를 포함하는 회로패턴을 형성한 후에 반도체 칩(104)을 부착하여 제조된다.As shown in FIG. 1, the upper package is manufactured by attaching a semiconductor chip 104 after forming a circuit pattern including a bonding pad 102 and a connection portion 108 on the lamination PCB 100.

라미네이션 PCB(100) 상에 형성된 본딩 패드(102)에 반도체 칩(104)이 부착되며, 반도체 칩(104)의 입출력 패드(금속 패드)는 전도성 와이어(106)를 통해 라미네이션 PCB(100) 상에 형성된 접속부(108)에 전기적으로 연결된다. The semiconductor chip 104 is attached to the bonding pads 102 formed on the lamination PCB 100, and the input / output pads (metal pads) of the semiconductor chip 104 are formed on the lamination PCB 100 through the conductive wires 106. It is electrically connected to the formed connection 108.

패키지 제조에 있어 반도체 칩(104)의 부착 및 와이어 본딩이 수행된 후에 이를 보호하기 위한 몰딩층(110)이 형성되며, 이후 접속부(108)에서 연장되는 지점에 배치된 접속단자 패드를 통해 볼 형상의 접속단자(112)가 부착된다. In the fabrication of the package, a molding layer 110 is formed to protect the semiconductor chip 104 after the semiconductor chip 104 is attached and wire bonded, and then a ball shape is formed through a connection terminal pad disposed at a point extending from the connection portion 108. The connection terminal 112 of is attached.

한편, 상부 패키지의 하부에 결합되는 하부 패키지는 역시 라미네이션 PCB(120) 상에 형성된 본딩 패드(122), 접속부(128)를 포함할 수 있으며, 본딩 패드(122)에는 반도체 칩(124)이 부착되고, 반도체 칩(124)의 입출력 패드는 전도성 와이어(126)를 통해 접속부(128)에 전기적으로 연결된다. The lower package coupled to the lower portion of the upper package may also include a bonding pad 122 and a connection portion 128 formed on the lamination PCB 120, and the semiconductor chip 124 is attached to the bonding pad 122. In addition, the input / output pad of the semiconductor chip 124 is electrically connected to the connection portion 128 through the conductive wire 126.

또한 반도체 칩(124) 및 전도성 와이어(126)는 몰딩층(130)을 통해 보호되며, 라미네이션 PCB 하부 측에는 접속부(128)에서 연장되는 영역에 볼 형상의 접속 단자(132)가 형성된다. In addition, the semiconductor chip 124 and the conductive wire 126 are protected by the molding layer 130, and a ball-shaped connection terminal 132 is formed in an area extending from the connection portion 128 at the lower side of the lamination PCB.

서로 다른 패키지를 적층하는 경우, 도 2에 도시된 바와 같이 몰딩층(110,130)에는 휨(Warp) 현상이 발생할 수 있으며 또한 상부 및 하부 패키지가 코어를 갖는 기판(라미네이션 PCB)을 통해 생성된 것이므로 각 패키지에 대해 휨 변위가 발생할 수 있다. When stacking different packages, warp may occur in the molding layers 110 and 130 as illustrated in FIG. 2, and the upper and lower packages are generated through a substrate having a core (lamination PCB). Flexural displacements can occur with respect to the package.

이와 같이 적층되는 각 패키지에서는 서로 다른 양상(Smile/Crying)으로 휨 변위가 발생할 수 있는데 종래에는 적층되는 모든 패키지가 코어 전달 기판을 이용하기 때문에 2개의 패키지를 적층하는 경우 16가지의 변위가 발생한다. Each package stacked in this way may cause bending displacement in different aspects (Smile / Crying). Since all packages are stacked using a core transfer substrate, 16 displacements occur when two packages are stacked. .

이러한 휨 현상에 의해 서로 다른 패키지를 적층하는 경우 상부 패키지와 하부 패키지 사이에 냉납 현상이 유발되고 SMT(Surface Mount Technology)에서 많은 불량이 유도되는데, 상기한 바와 같이 변위의 경우의 수가 많아질수록 이러한 불량은 증가되는 문제점이 있다. When the different packages are stacked by this bending phenomenon, cold soldering occurs between the upper package and the lower package, and many defects are induced in the surface mount technology (SMT). As described above, as the number of displacement increases, Defects have an increasing problem.

또한 코어 전달 기판은 보강기재를 사용하는 바, 패키지의 단가를 높이기 때문에 이를 대체해야 하는 필요성이 있다. In addition, since the core transfer board uses a reinforcing material, there is a need to replace the core transfer board because it increases the cost of the package.

본 발명에서는 상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 코어리스 전달 기판을 이용하여 고집적으로 제조된 적층형 패키지 및 이의 제조 방법을 제안하고자 한다. In the present invention, in order to solve the problems of the prior art as described above, it is proposed a laminated package and a method of manufacturing the highly integrated manufacturing using a coreless transfer substrate.

상기한 바와 같은 목적을 달성하기 위해, 본 발명의 바람직한 일 실시예에 따르면, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. In order to achieve the object as described above, according to a preferred embodiment of the present invention, the present invention may be modified in various ways and have a number of embodiments, specific embodiments are illustrated in the drawings and detailed description It will be described in detail. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing the drawings, similar reference numerals are used for similar elements.

제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다. Terms such as first, second, A, and B may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component. The term and / or includes a combination of a plurality of related items or any item of a plurality of related items.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. When a component is referred to as being "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may be present in between. Should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that there is no other component in between.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것 으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, the same reference numerals will be used for the same means regardless of the reference numerals in order to facilitate the overall understanding.

도 3은 본 발명의 바람직한 일 실시예에 따른 적층형 패키지의 구조를 도시한 도면이다.3 is a view showing the structure of a stacked package according to an embodiment of the present invention.

본 발명에 따르면, 적층형 패키지 제조를 위해 상부에 코어리스 전달 기판을 이용한 패키지가 제공되고, 하부에는 코어 전달 기판, 예를 들어, 라미네이션 PCB를 이용한 패키지가 제공된다. According to the present invention, a package using a coreless transfer substrate is provided at the top for manufacturing a stacked package, and a package using a core transfer substrate, for example, a lamination PCB, is provided at the bottom.

본 발명에 따르면, 상부 패키지의 코어리스 전달 기판에는 도금 또는 에칭 공정을 통해 본딩 패드(300), 복수의 접속부(308)를 포함하는 회로패턴이 형성된다. 이때, 본딩 패드(300) 및 복수의 접속부(306)의 중앙 영역(310)은 도전층(예를 들어 구리층)에 해당된다. According to the present invention, a circuit pattern including a bonding pad 300 and a plurality of connection parts 308 is formed on the coreless transfer substrate of the upper package through a plating or etching process. In this case, the center region 310 of the bonding pad 300 and the plurality of connection portions 306 corresponds to a conductive layer (for example, a copper layer).

상기한 바와 같이, 코어리스 전달 기판은 본딩 패드와 전도성 와이어가 연결되는 접속부 사이에 다른 유전체 물질이 개재되지 않는 기판이며, 하기에서 설명하는 바와 같이 패키지 제조 단계에서 도전층 캐리어(구리 캐리어)의 제거를 통해 생성되는 기판이다. As described above, the coreless transfer substrate is a substrate having no other dielectric material interposed between the bonding pad and the connection portion to which the conductive wire is connected, and as described below, the removal of the conductive layer carrier (copper carrier) in the package manufacturing step. The substrate is generated through.

코어리스 전달 기판에 형성된 본딩 패드(300)에는 반도체 칩(302)이 부착되며, 반도체 칩(302)의 입출력 패드는 전도성 와이어(304)를 통해 접속부(308)에 전기적으로 연결된다. The semiconductor chip 302 is attached to the bonding pad 300 formed on the coreless transfer substrate, and the input / output pad of the semiconductor chip 302 is electrically connected to the connection portion 308 through the conductive wire 304.

이후, 반도체 칩(302) 및 전도성 와이어(304) 등을 보호하기 위한 몰딩층(312)이 형성되며, 접속부(308)에서 연장되는 영역에 접속단자 패드를 통해 접속단자(314)가 형성된다. Thereafter, a molding layer 312 is formed to protect the semiconductor chip 302, the conductive wire 304, and the like, and the connection terminal 314 is formed in the region extending from the connection portion 308 through the connection terminal pad.

여기서 접속단자(314)는 BGA에 일반적으로 적용되는 솔더 볼일 수 있으나 반드시 이에 한정되는 것은 아니다. The connection terminal 314 may be a solder ball generally applied to BGA, but is not necessarily limited thereto.

한편, 상부 패키지의 하부에는 코어 전달 기판(예를 들어, 라미네이션 PCB)을 통해 제조된 하부 패키지가 제공된다. Meanwhile, a lower package manufactured by a core transfer substrate (eg, a lamination PCB) is provided below the upper package.

여기서 코어 전달 기판(320)의 상부에는 본딩 패드(322), 접속부(328)가 형성된다. Herein, a bonding pad 322 and a connection portion 328 are formed on the core transfer substrate 320.

본딩 패드(322)에는 반도체 칩(324)이 부착되며, 반도체 칩(324)의 입출력 패드와 접속부(328)는 전도성 와이어(326)를 통해 연결된다. The semiconductor chip 324 is attached to the bonding pad 322, and the input / output pad and the connection part 328 of the semiconductor chip 324 are connected through the conductive wire 326.

또한 반도체 칩(324)와 전도성 와이어(326)를 보호하기 위한 몰딩층(320)이 형성되며, 몰딩층 형성 후 라미네이션 PCB(320)의 하부에는 접속단자(332)가 부착된다. In addition, a molding layer 320 is formed to protect the semiconductor chip 324 and the conductive wire 326, and the connection terminal 332 is attached to the lower portion of the lamination PCB 320 after the molding layer is formed.

상기한 바와 같이, 상부에 적층되는 상부 패키지를 코어리스 전달 기판으로 제조하는 경우에는 코어리스 전달 기판의 휨 변위가 제거될 수 있다. As described above, when the upper package stacked on the top is manufactured of the coreless transfer substrate, the bending displacement of the coreless transfer substrate may be eliminated.

즉, 도 4에 도시된 바와 같이, 상하부 패키지의 몰딩층(312,330)의 휨 변위가 발생하며, 하부 패키지에 있어서는 라미네이션 PCB(320)와 같이 코어 전달 기판을 이용하기 때문에 여전히 휨 변위가 발생한다. That is, as shown in FIG. 4, the bending displacement of the molding layers 312 and 330 of the upper and lower packages occurs, and the bending displacement still occurs because the lower package uses a core transfer substrate such as the lamination PCB 320.

그러나 상부 패키지에 대해서는 코어리스 전달 기판이 사용되기 때문에 적층 시 발생하는 휨 현상이 제거되며, 이에 따라 2개의 패키지를 적층하는 경우에 휨 변위의 수가 종래의 16가지의 경우의 수에서 8가지의 경우의 수로 감소하게 된다. However, because the coreless transfer board is used for the upper package, the warpage phenomenon caused by the stacking is eliminated. Thus, when two packages are stacked, the number of bending displacements is eight to six. It decreases by the number of.

즉, 본 발명에 따르면 적층 시 발생하는 휨 변위가 상부 및 하부 패키지의 몰딩층과 하부 패키지의 코어 전달 기판에 의해서만 발생하게 된다. That is, according to the present invention, the bending displacement occurring during the lamination is generated only by the molding layers of the upper and lower packages and the core transfer substrate of the lower package.

이에 따라 적층에서 고려해야 하는 인자가 줄어들게 되므로 적층 시 제어가 보다 용이해지며, 상부 패키지와 하부 패키지의 적층에서 발생하는 불량 발생 확률을 낮출 수 있다. As a result, the factors to be considered in lamination are reduced, thereby facilitating control during lamination and reducing the probability of failure occurring in lamination of the upper package and the lower package.

또한, 본 발명에 따르면 상부 패키지를 코어 전달 기판보다 저렴한 코어리스 전달 기판을 이용하여 제조하기 때문에 제조 단가를 낮출 수 있게 된다. Further, according to the present invention, since the upper package is manufactured using a coreless transfer substrate which is cheaper than the core transfer substrate, the manufacturing cost can be reduced.

한편, 본 발명에 따르면 코어리스 전달 기판을 이용하여 제조된 상부 패키지에 대해 집적도를 보다 높일 수 있다. Meanwhile, according to the present invention, the degree of integration may be further increased with respect to the upper package manufactured using the coreless transfer substrate.

도 5는 본 발명에 따른 적층형 반도체 패키지의 상부에 위치하는 코어리스 전달 기판을 이용한 패키지 제조 공정의 정면도이다.5 is a front view of a package manufacturing process using a coreless transfer substrate positioned on the stacked semiconductor package according to the present invention.

도 5의 (a)에 도시된 바와 같이 우선 본 발명에 따른 상부 패키지를 위한 기판 상에는 반도체 칩이 부착되는 본딩 패드(500), 하나 이상의 메인 접속부(502) 및 하나 이상의 서브 접속부(본드 핑거, 504)가 형성된다. As shown in FIG. 5A, a bonding pad 500 to which a semiconductor chip is attached, one or more main connectors 502, and one or more sub connectors (bond fingers) 504 are first attached to a substrate for an upper package according to the present invention. ) Is formed.

본딩 패드(500)는 도 5의 (b)에 도시된 바와 같이 반도체 칩(508)이 부착되는 영역이다. The bonding pad 500 is a region to which the semiconductor chip 508 is attached as shown in FIG. 5B.

하나 이상의 메인 접속부(502)는 도 5의 (c)와 같이 반도체 칩의 입출력 패드와 전도성 와이어(510)를 통해 연결된다. 메인 접속부(502)는 접속단자 패드와 도통하여 하기에서 설명하는 기판 하부의 접속단자(예를 들어, 솔더 볼)에 전기적으로 접속한다는 점에서 볼 어태치 랜드라는 용어로 사용될 수 있다. One or more main connectors 502 are connected to the input / output pad of the semiconductor chip and the conductive wire 510 as shown in FIG. 5C. The main connector 502 may be used in the term ball attach land in that the main connector 502 is electrically connected to a connection terminal (for example, a solder ball) under the substrate as described below while being connected to the connection terminal pad.

본 발명의 바람직한 일 실시예에 따르면, 메인 접속부(502) 사이의 영역에는 서브 접속부(504)가 제공된다. According to one preferred embodiment of the present invention, the sub-connecting portion 504 is provided in the area between the main connecting portions 502.

여기서 서브 접속부(504)는 도 5의 (c)와 같이 메인 접속부(502)와 기판 상에 형성된 배선부(506)를 통해 전기적으로 연결된다. Here, the sub connection part 504 is electrically connected to the main connection part 502 and the wiring part 506 formed on the substrate as shown in FIG. 5C.

한편, 본 발명에 따른 서브 접속부(504)는 메인 접속부(502)와 달리 솔더 볼과 같은 접속단자에 연결되지 않으며 반도체 칩의 입출력 패드 또는 메인 접속부(502)에 연결되어 파워 또는 접지와 같은 공통 시그널 송수신을 위한 용도로 사 용될 수 있다. Meanwhile, unlike the main connector 502, the sub connector 504 according to the present invention is not connected to a connection terminal such as a solder ball, and is connected to an input / output pad or a main connector 502 of a semiconductor chip, and thus a common signal such as power or ground. It can be used for transmission and reception.

상기한 바와 같이 도 5에 도시된 상부 패키지 기판은 본딩 패드(500)와 복수의 접속부(502,504) 사이에 유전층(Dielectric layer)이 개재되지 않는 코어리스 전달 기판이다. As described above, the upper package substrate illustrated in FIG. 5 is a coreless transfer substrate having no dielectric layer interposed between the bonding pad 500 and the plurality of connectors 502 and 504.

이와 같은 코어리스 전달 기판에서 패키지의 집적도를 높이기 위해 메인 접속부(502) 사이에 복수의 서브 접속부(504)를 제공하는 경우에는 솔더 볼이 서브 접속부(504)와 전기적으로 도통되기 때문에 단락이 발생할 수 있다. In the coreless transfer substrate, when the plurality of sub-connectors 504 are provided between the main connectors 502 to increase the package density, a short circuit may occur because the solder balls are electrically connected to the sub-connectors 504. have.

이를 방지하기 위해 본 발명의 바람직한 일 실시예에 따르면, 코어리스 전달 기판의 하부에 비전도성 물질층을 형성한다. In order to prevent this, according to a preferred embodiment of the present invention, a non-conductive material layer is formed under the coreless transfer substrate.

여기서 비전도성 물질층은 메인 접속부(502)에서 연장되는 접속단자 패드에 부착되는 접속단자를 제외한 나머지 영역에 형성되며, 바람직하게는 서브 접속부(504)에 상응하는 영역에 형성될 수 있다. In this case, the non-conductive material layer may be formed in the remaining region except for the connection terminal attached to the connection terminal pad extending from the main connection portion 502, and preferably in the area corresponding to the sub connection portion 504.

이와 같은 비전도성 물질층은 액상 또는 필름 타입의 솔더 마스크가 적용될 수 있으나 이에 한정됨이 없이 비전도성 필름 등과 같이 접속단자 사이의 절연을 유지할 수 있는 방법이라면 자유롭게 적용될 수 있다. The non-conductive material layer may be a liquid or film type solder mask, but is not limited thereto. Any non-conductive material layer may be freely applied as long as it can maintain insulation between connection terminals such as a non-conductive film.

이처럼 코어리스 전달 기판을 통한 상부 패키지 제조에 있어서 접속단자 주변에 비전도성 물질층을 형성함으로써 많은 수의 서브 접속부(504)가 제공되는 경우에도 단락이 발생하는 것을 방지할 수 있어 패키지의 집적도를 높일 수 있게 된다. As such, in the manufacture of the upper package through the coreless transfer substrate, by forming a non-conductive material layer around the connection terminal, a short circuit can be prevented even when a large number of sub-connectors 504 are provided, thereby increasing the package density. It becomes possible.

본 발명에 따른 상부 패키지 제조 방법에 대해서는 하기의 도 6 및 도 7을 참조하여 보다 상세하게 설명한다. The method of manufacturing the upper package according to the present invention will be described in more detail with reference to FIGS. 6 and 7.

도 6은 본 발명의 일 실시예에 따른 코어리스 전달 기판을 이용한 패키지 제조 공정의 단면도이다.6 is a cross-sectional view of a package manufacturing process using a coreless transfer substrate according to an embodiment of the present invention.

도 6은 에칭을 통해 1레이어의 기판 상에 회로패턴을 형성하고, 형성된 회로패턴에 반도체 칩 실장, 와이어 본딩 및 몰딩 등을 수행하는 과정을 도시한 것이다. 6 illustrates a process of forming a circuit pattern on a single layer substrate through etching, and performing semiconductor chip mounting, wire bonding, and molding on the formed circuit pattern.

도 6의 (a) 및 (b)에 도시된 바와 같이 본딩 패드(500), 메인 접속부(502), 서브 접속부(504) 및 메인 접속부(502)와 서브 접속부(504)를 연결하는 배선부(506)를 형성하기 위한 패턴(600)을 접착제(604)를 통해 구리 캐리어(606)에 접착한다. As shown in FIGS. 6A and 6B, the bonding pad 500, the main connecting portion 502, the sub connecting portion 504, and the wiring portion connecting the main connecting portion 502 and the sub connecting portion 504 ( The pattern 600 for forming 506 is adhered to the copper carrier 606 through the adhesive 604.

상기한 패턴(600)의 중앙 영역은 구리층이며, 또한 패턴(600)은 접속단자가 부착되는 접속단자 패드 영역(601)을 포함한다. The center region of the pattern 600 is a copper layer, and the pattern 600 includes a connection terminal pad region 601 to which the connection terminal is attached.

이후, 도 6의 (c)와 같이, 라미네이션 카버 필름(Lamination cover film)를 이용하여 구리 에칭을 수행하며, 이를 통해 본딩 패드(500), 메인 접속부(502), 서브 접속부(504), 배선부(506) 및 접속단자 패드(601)를 포함하는 코어리스 전달 기판이 형성된다. Thereafter, as illustrated in FIG. 6C, copper etching is performed using a lamination cover film, and through this, the bonding pad 500, the main connection part 502, the sub connection part 504, and the wiring part. A coreless transfer substrate is formed that includes 506 and connection terminal pads 601.

코어리스 전달 기판 형성 후, 도 6의 (d)와 같이 반도체 칩(508)을 본딩 패드(500)에 부착(attach)하며, 반도체 칩의 입출력 패드와 메인 접속부(502) 및 서브 접속부(504)를 전도성 와이어(510)로 연결하는 와이어 본딩을 수행한다. After the coreless transfer substrate is formed, the semiconductor chip 508 is attached to the bonding pad 500 as shown in FIG. 6D, and the input / output pad, the main connection part 502 and the sub connection part 504 of the semiconductor chip are attached. Wire bonding to connect the conductive wires 510.

여기서 와이어 본딩은 반도체 칩(504)의 전기적인 게이트 역할을 하는 금속 패드(입출력 패드)와 외부의 접속부를 연결하여 전기적인 통로를 형성하는 과정이다. The wire bonding is a process of forming an electrical passage by connecting a metal pad (an input / output pad) serving as an electrical gate of the semiconductor chip 504 and an external connection part.

와이어 본딩 후 도 6의 (e)와 같이, 반도체 칩 및 와이어를 보호하기 위한 몰딩층(608)을 형성한다. After wire bonding, as shown in FIG. 6E, a molding layer 608 for protecting the semiconductor chip and the wire is formed.

몰딩층 형성 후 도 6의 (f)와 같이, 구리 캐리어(606)를 제거한다. After forming the molding layer, as shown in FIG. 6F, the copper carrier 606 is removed.

구리 캐리어(606)가 제거됨에 따라 반도체 칩(508)이 실장된 코어리스 전달 기판의 하부에는 접속단자(610)가 부착되는 접속단자 패드(601)가 노출될 수 있다. As the copper carrier 606 is removed, a connection terminal pad 601 to which the connection terminal 610 is attached may be exposed under the coreless transfer substrate on which the semiconductor chip 508 is mounted.

본 발명의 바람직한 일 실시예에 따르면, 구리 캐리어(606)의 제거 후에 도 6의 (g)와 같이 코어리스 전달 기판의 하부에 비전도성 물질층(612)을 형성하고, 다음으로 접속단자 패드(601)에 접속단자(610)를 부착한다. According to a preferred embodiment of the present invention, after removal of the copper carrier 606, a non-conductive material layer 612 is formed on the lower part of the coreless transfer substrate as shown in FIG. The connection terminal 610 is attached to 601.

여기서 비전도성 물질층은 BGA에서 2차원적 평면에 격자 형식으로 분포된 솔더 볼(610)을 제외한 부분에 도포되는 솔더 마스크일 수 있다. The non-conductive material layer may be a solder mask applied to a portion of the BGA except for the solder balls 610 distributed in a lattice form in a two-dimensional plane.

본 발명에 따르면 상부 패키지의 제조는 복수의 패키지를 단일 공정으로 제조하는 스트립 방식으로 이루어질 수 있는데, 도 6의 (h)와 같이 접속단자(610) 부착 후 개별 스트립을 절단하여 적층형 패키지에 적용되는 단일 상부 패키지를 제조한다. According to the present invention, the upper package may be manufactured in a strip method of manufacturing a plurality of packages in a single process. As shown in FIG. 6 (h), after the connection terminal 610 is attached, individual strips are cut and applied to the stacked package. Prepare a single top package.

상기한 과정을 통해 패키지를 제조하는 경우에 접속단자(610)가 하부 패키지에 부착되더라도 접속단자(610)가 서브 접속부(504)에 연결되는 것을 방지할 수 있다. When the package is manufactured through the above process, even if the connection terminal 610 is attached to the lower package, the connection terminal 610 may be prevented from being connected to the sub connection unit 504.

도 7은 본 발명의 바람직한 다른 실시예에 따른 상부 패키지 제조 공정의 단 면도이다.7 is a cut-away view of a top package manufacturing process according to another preferred embodiment of the present invention.

도 7은 도금 공정을 통해 소정의 회로패턴을 갖는 1레이어의 기판을 형성하는 과정을 도시한 것이다. FIG. 7 illustrates a process of forming a single layer substrate having a predetermined circuit pattern through a plating process.

도 7을 참조하면, 도 7의 (a)에 도시된 바와 같이 우선 구리 캐리어(700)의 산화막 처리가 수행된다. Referring to FIG. 7, first, an oxide film treatment of the copper carrier 700 is performed as shown in FIG. 7A.

이후 구리 캐리어(700) 상에 소정 패턴을 형성하기 위한 1차 드라이 필름 마스킹(1st DF Masking)이 수행된다. Thereafter, 1 st DF Masking is performed to form a predetermined pattern on the copper carrier 700.

여기서 드라이 필름(702)은 반도체 칩이 부착되는 본딩 패드(500), 메인 접속부(502) 및 서브 접속부(504) 영역을 형성하기 위한 마스크로 이용된다. 도면에 도시하지 않았으나 드라이 필름은 배선부(506) 형성을 위한 영역을 포함할 수 있다. Here, the dry film 702 is used as a mask for forming regions of the bonding pad 500, the main connecting portion 502, and the sub connecting portion 504 to which the semiconductor chip is attached. Although not shown in the drawings, the dry film may include an area for forming the wiring part 506.

이후 도 7의 (c)와 같이, 메인 접속부(502)에서 연장되는 접속단자 패드(601)를 형성하는 하위막(704)을 형성하고, 하위막(704) 상부에 구리 도금을 통해 구리층(706)을 형성한다. Subsequently, as shown in FIG. 7C, a lower layer 704 is formed to form a connection terminal pad 601 extending from the main connection unit 502, and a copper layer is formed on the lower layer 704 through copper plating. 706).

구리층 형성 후 도 7의 (d)와 같이 2차 드라이 필름(708) 마스킹(2st DF Masking)을 수행하고, 도 7의 (e)와 같이 본딩 패드(500), 메인 접속부(502) 및 서브 접속부(504)를 형성하기 위한 상위막(710)을 형성한다. After the copper layer is formed, a second dry film 708 masking (2 st DF Masking) is performed as shown in FIG. 7D, and a bonding pad 500, a main connection part 502, and as shown in FIG. 7E. An upper layer 710 for forming the sub connection portion 504 is formed.

이후, 도 7의 (f)와 같이 2차 드라이 필름(708)이 제거되며, 도 7의 (g)와 같이 구리 표면을 에칭 처리하여 본딩 패드(500) 및 메인 접속부(502), 서브 접속 부(504) 및 접속단자 패드(601)가 형성된다. Subsequently, the secondary dry film 708 is removed as shown in FIG. 7F, and the bonding surface 500 is etched by etching the copper surface as shown in FIG. 7G. 504 and a connection terminal pad 601 are formed.

다음으로 이후 코어리스 전달 기판이 생성된 후에 도 6의 (d) 내지 (e)와 같은 과정을 통해 반도체 칩 실장, 와이어 본딩 및 몰딩이 수행되며, 몰딩 수행 후 도 6의 (f)와 같이 구리 캐리어(700)가 제거된다. Next, after the coreless transfer substrate is generated, semiconductor chip mounting, wire bonding, and molding are performed through the process as shown in FIGS. 6 (d) to 6 (e), and after molding, copper as shown in FIG. Carrier 700 is removed.

본 발명에 따르면, 도금 공정을 통해 패키지가 제조되는 경우에도 구리 캐리어(700)가 제거된 코어리스 전달 기판의 하부에는 도 6의 (g)와 같이 접속단자 패드(601)를 제외한 영역에 비전도성 물질층을 형성한다. According to the present invention, even when the package is manufactured through the plating process, the lower portion of the coreless transfer substrate from which the copper carrier 700 is removed is non-conductive in a region excluding the connection terminal pad 601 as shown in FIG. Form a material layer.

이후, 도 6의 (h)와 같이 스트립 방식으로 제조된 상부 패키지를 절단하여 단일 상부 패키지를 제조한다. Subsequently, a single upper package is manufactured by cutting the upper package manufactured in a strip manner as shown in FIG. 6 (h).

이와 같이, 에칭 또는 도금 공정을 통해 제조되는 코어리스 전달 기판의 하부를 비전도성 물질로 처리함으로써 본 발명은 기판 상에 단락 없이 복수의 서브 접속부를 제공할 수 있어 집적도를 높일 수 있다. As such, by treating the lower part of the coreless transfer substrate manufactured through the etching or plating process with a non-conductive material, the present invention can provide a plurality of sub-connections without short circuit on the substrate, thereby increasing the degree of integration.

상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.Preferred embodiments of the present invention described above are disclosed for purposes of illustration, and those skilled in the art will be able to make various modifications, changes, and additions within the spirit and scope of the present invention. Additions should be considered to be within the scope of the following claims.

이상에서 설명한 바와 같이, 본 발명에 따르면 적층형 패키지에 있어서 코어리스 전달 기판을 통해 제조된 상부 패키지를 제공함으로써 적층 시 발생하는 휨 변위의 경우의 수를 감소시킬 수 있는 장점이 있다. As described above, according to the present invention, by providing an upper package manufactured through a coreless transfer substrate in a laminated package, there is an advantage of reducing the number of cases of bending displacement occurring during lamination.

또한 본 발명에 따르면 휨 변위의 수를 감소됨에 따라 적층 시 제어가 용이하며 또한 불량 발생 확률을 낮출 수 있는 장점이 있다. In addition, according to the present invention, as the number of bending displacements is reduced, it is easy to control during stacking, and there is an advantage of lowering the probability of defect occurrence.

또한 본 발명에 따르면 상부 패키지에 있어서 반도체 칩의 입출력 패드와 연결되는 접속부의 수를 증가시킬 수 있는 고집적 패키지를 제공할 수 있는 장점이 있다. In addition, according to the present invention there is an advantage that can provide a highly integrated package that can increase the number of connecting portions connected to the input and output pads of the semiconductor chip in the upper package.

또한 본 발명에 따르면 상부 패키지의 하부에 비전도성 물질층을 형성함으로써 접속단자가 서브 접속부와 연결되어 단락이 발생하는 것을 방지할 수 있는 장점이 있다. In addition, according to the present invention by forming a non-conductive material layer on the lower portion of the upper package there is an advantage that the connection terminal is connected to the sub-connection can prevent the short circuit occurs.

Claims (13)

적층형 패키지에 있어서, In the stacked package, 반도체 칩이 부착되는 적어도 하나의 본딩 패드, 상기 반도체 칩의 입출력 패드와 전도성 와이어로 연결되는 복수의 접속부, 상기 복수의 접속부의 하부에 위치하는 복수의 도전층, 및 상기 복수의 접속부 중 일부와 상기 도전층을 통해 도통하는 접속단자 패드가 형성된 코어리스 전달 기판 및 상기 코어리스 전달 기판 상에 형성되고 상기 도전층들 사이에 위치하는 몰딩층을 포함하는 제1 패키지; 및At least one bonding pad to which the semiconductor chip is attached, a plurality of connection parts connected to the input / output pad of the semiconductor chip by conductive wires, a plurality of conductive layers positioned below the plurality of connection parts, and some of the plurality of connection parts and the A first package including a coreless transfer substrate having a connection terminal pad conducting through the conductive layer and a molding layer formed on the coreless transfer substrate and positioned between the conductive layers; And 본딩 패드 및 복수의 접속부가 형성되며 상기 제1 패키지의 접속단자 패드에 부착된 접속단자와 결합하는 코어 전달 기판 및 상기 코어 전달 기판 상에 형성된 몰딩층을 포함하는 제2 패키지를 포함하는 것을 특징으로 하는 적층형 패키지.And a second package including a core transfer substrate coupled to a connection terminal attached to the connection terminal pad of the first package and a molding layer formed on the core transfer substrate. Stackable package. 삭제delete 제1항에 있어서, The method of claim 1, 상기 제1 패키지의 복수의 접속부는 상기 접속단자 패드와 도통하는 복수의 메인 접속부 및 상기 메인 접속부와 상기 코어리스 전달 기판에 형성된 배선부를 통해 연결되는 복수의 서브 접속부를 포함하는 것을 특징으로 하는 적층형 패키지. The plurality of connection parts of the first package include a plurality of main connection parts conducting with the connection terminal pads and a plurality of sub connection parts connected through the wiring parts formed on the main connection part and the coreless transfer substrate. . 제1항에 있어서, The method of claim 1, 상기 제1 패키지는 상기 코어리스 전달 기판 하부에 형성된 절연 물질층을 더 포함하는 것을 특징으로 하는 적층형 패키지. The first package further comprises a layer of insulating material formed under the coreless transfer substrate. 제4항에 있어서, The method of claim 4, wherein 상기 절연 물질층은 액상 또는 필름 타입 중 적어도 하나의 솔더 마스크인 것을 특징으로 하는 적층형 패키지.And the insulating material layer is at least one solder mask of a liquid or film type. 제4항에 있어서, The method of claim 4, wherein 상기 제1 패키지의 복수의 접속부는 상기 접속단자 패드와 도통하는 복수의 메인 접속부 및 상기 메인 접속부와 상기 코어리스 전달 기판에 형성된 배선부를 통해 연결되는 복수의 서브 접속부를 포함하며,The plurality of connection parts of the first package include a plurality of main connection parts connected to the connection terminal pads, and a plurality of sub connection parts connected through the wiring parts formed on the main connection part and the coreless transfer substrate. 상기 절연 물질층은 상기 서브 접속부에 상응하는 영역에 형성되는 것을 특징으로 하는 적층형 패키지.And the insulating material layer is formed in a region corresponding to the sub-connected portion. 적층형 패키지 제조 방법에 있어서, In the stacked package manufacturing method, (a) 반도체 칩이 부착되는 적어도 하나의 본딩 패드, 상기 반도체 칩의 입출력 패드와 전도성 와이어로 연결되는 복수의 접속부 및 상기 복수의 접속부 중 일부와 도통하는 접속단자 패드가 형성된 코어리스 전달 기판 및 코어리스 전달 기판 상에 형성된 몰딩층을 포함하는 제1 패키지를 제공하는 단계; (a) a coreless transfer substrate and a core having at least one bonding pad to which a semiconductor chip is attached, a plurality of connection parts connected to an input / output pad of the semiconductor chip by conductive wires, and a connection terminal pad to conduct a portion of the plurality of connection parts Providing a first package comprising a molding layer formed on the lease transfer substrate; (b) 본딩 패드 및 복수의 접속부가 형성된 코어 전달 기판 및 상기 코어 전달 기판 상에 형성된 몰딩층을 포함하는 제2 패키지를 제공하는 단계; 및(b) providing a second package including a core transfer substrate having a bonding pad and a plurality of connections and a molding layer formed on the core transfer substrate; And (c) 상기 제1 패키지의 접속단자 패드에 부착된 접속단자와 상기 코어 전달 기판을 결합하는 단계를 포함하는 것을 특징으로 하는 적층형 패키지 제조 방법. (c) combining the core transfer substrate with a connection terminal attached to the connection terminal pad of the first package. 제7항에 있어서, The method of claim 7, wherein 상기 (a) 단계는 상기 접속단자 패드와 도통하는 복수의 메인 접속부 및 상기 메인 접속부와 상기 코어리스 전달 기판에 형성된 배선부를 통해 연결되는 복수의 서브 접속부를 형성하는 단계를 포함하는 것을 특징으로 하는 적층형 패키지 제조 방법. The step (a) includes the steps of forming a plurality of main connection portions that are connected to the connection terminal pads and a plurality of sub connection portions that are connected through the wiring portions formed on the main connection portion and the coreless transfer substrate. Package manufacturing method. 제8항에 있어서,The method of claim 8, 상기 (a) 단계는 상기 코어리스 전달 기판 하부에 절연 물질층을 형성하는 단계를 포함하는 것을 특징으로 하는 적층형 패키지 제조 방법.The step (a) comprises the step of forming an insulating material layer below the coreless transfer substrate. 제9항에 있어서, The method of claim 9, 상기 절연 물질층은 액상 또는 필름 타입의 적어도 하나의 솔더 마스크인 것을 특징으로 하는 적층형 패키지 제조 방법. And the insulating material layer is at least one solder mask of a liquid or film type. 제7항에 있어서, The method of claim 7, wherein 상기 (a) 단계는 에칭 및 도금 공정 중 적어도 하나의 공정을 통해 상기 코어리스 전달 기판을 생성하는 것을 특징으로 하는 적층형 패키지 제조 방법. The step (a) is a laminated package manufacturing method, characterized in that for producing the coreless transfer substrate through at least one of the etching and plating process. 제11항에 있어서, The method of claim 11, 상기 (a) 단계는, In step (a), 상기 본딩 패드, 복수의 접속부 및 접속단자 패드 형성을 위한 패턴을 구리 캐리어에 접착하는 단계;Adhering a pattern for forming the bonding pad, the plurality of connecting portions, and the connecting terminal pad to a copper carrier; 상기 본딩 패드, 복수의 접속부 및 접속단자 패드를 제외한 나머지 영역을 에칭하는 단계;Etching the remaining areas except for the bonding pads, the plurality of connection parts, and the connection terminal pads; 상기 본딩 패드에 상기 반도체 칩을 부착하고, 상기 반도체 칩의 입출력 패드와 상기 복수의 접속부를 와이어 본딩하는 단계; Attaching the semiconductor chip to the bonding pad, and wire bonding the input / output pad and the plurality of connection parts of the semiconductor chip; 상기 반도체 칩 및 와이어 본딩 영역을 몰딩하는 단계; 및Molding the semiconductor chip and a wire bonding region; And 상기 구리 캐리어를 제거하는 단계를 포함하는 것을 특징으로 하는 적층형 패키지 제조 방법. Removing said copper carrier. 제11항에 있어서, The method of claim 11, 상기 (a) 단계는, In step (a), 구리 캐리어 상에 상기 본딩 패드, 복수의 접속부 및 접속단자 패드 형성을 위한 필름을 마스킹하는 단계; Masking a film for forming the bonding pads, the plurality of connectors and the terminal pads on a copper carrier; 상기 필름을 마스크로 도금을 수행하여 상기 본딩 패드, 복수의 접속부 및 접속단자 패드를 형성하는 단계;Plating the film with a mask to form the bonding pads, a plurality of connection portions, and connection terminal pads; 상기 반도체 칩 및 와이어 본딩 영역을 몰딩하는 단계; 및Molding the semiconductor chip and a wire bonding region; And 상기 구리 캐리어를 제거하는 단계를 포함하는 것을 특징으로 하는 적층형 패키지 제조 방법. Removing said copper carrier.
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