KR100932139B1 - 데이터 수신 장치 - Google Patents

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Abstract

데이터 수신 장치가 개시된다. 이 장치는 스트로브 신호가 데이터 신호 사이에 데이터 신호와 다른 크기로 삽입되고, 데이터 신호와 동일한 크기의 클록 신호가 스트로브 신호에 후속하여 삽입된 송신 신호를 수신하고, 수신된 송신 신호로부터 스트로브 신호를 추출하는 스트로브 신호 추출부와, 추출된 스트로브 신호를 이용하여 수신된 송신 신호로부터 클록 신호를 복원하고, 복원된 클럭 신호를 생성하는 위상 동기 루프(PLL)와 지연 록 루프(DLL) 중 어느 하나를 구비하는 클록 복원부와, 스트로브 신호에 후속하여 입력되는 클록 신호의 선단 엣지와 후단 엣지 중 적어도 하나를 추출하는 클록 신호 검출부 및 복원된 클록 신호에 응답하여, 송신 신호에 포함된 데이터 신호를 샘플링하는 샘플러를 구비하는 것을 특징으로 한다. 그러므로, 클록 신호와 데이터 신호 사이의 시간 간격에 오차(timing skew error)가 발생할 가능성을 최대한 줄일 수 있고, 공통 성분의 레벨이 변동한다고 하더라도 클록 신호를 정확하게 복원할 수 있을 뿐만 아니라 클록 신호를 복원하는 회로의 면적을 줄일 수 있으며, 높은 전송 속도로 데이터를 송/수신하는데 적합할 뿐만 아니라 데이터 신호와 클록 신호의 전송 과정 또는 경로에서 발생하는 잡음에 강인한 효과를 갖는다.
Figure R1020080030714
데이터 송신, 데이터 수신, 클록 신호, 데이터 신호, 스트로브 신호, 디스플레이

Description

데이터 수신 장치{Data receiving apparatus}
본 발명은 칩 온 글래스(COG:Chip on Glass)용, 칩 온 필름(COF:Chip on Film)용 또는 테이프 캐리어 패키지(TCP:Tape Carrier Package)용 타이밍 제어부(Timing Controller)와 소스 드라이버(Source Driver) 등에 적용 가능한 새로운 데이터 인터페이스 방식 관한 것으로서, 특히, 데이터 수신 장치에 관한 것이다.
텔레비전이나 모니터 등 디스플레이의 해상도가 점차 높아짐에 따라 더 많은 데이터의 전송을 요하게 되었다. 이에 따라 높은 전송 속도로 데이터를 전송할 때, 타이밍 제어부와 칼럼(column) 구동 집적 회로인 소스 드라이버 사이의 데이터 신호를 전송하는 배선에서 전자기파 간섭(EMI:Electromagnetic interference) 또는 고주파 간섭(RFI) 등이 가장 많이 발생된다. 이러한 간섭의 방출을 줄이기 위해, RSDS(Reduced Swing Differential Signaling) 또는 mini-LVDS(Low Voltage Differential Signaling) 같은 소 신호(small signal) 차동 전송 방식이 널리 사용되고 있다.
데이터 전송 속도가 높아짐에 따라, 전술한 RSDS 방식과 mini-LVDS 방식은 여러 개의 소스 드라이버가 데이터 및 클록 라인을 공유하기 때문에, 라인이 소스 드라이브로 분기되는 지점에서 임피던스 부정합(impedence mismatch) 등으로 신호의 질이 저하되는 문제점 등이 야기된다. 따라서, 최근에 국외에서는 타이밍 제어부와 소스 드라이버를 1:1로 연결하는 PPDS(Point-to-Point Differential Signaling) 방식을 제안하였고, 국내에서도 이에 대응하는 방식을 개발하게 되었다.
PPDS 방식에서, 데이터는 타이밍 제어부와 소스 드라이버가 1:1로 연결되지만 클록 신호는 기존과 마찬가지로 여러 개의 소스 드라이버가 공유하는 구조로 되어 있다. 따라서, PPDS 방식은 고속으로 데이터를 전송할 때 클록 신호와 데이터 신호 사이에 시간 오차(Timing Skew error)가 증가하게 된다. 이로 말미암아 전송 속도를 높이는데 어려움이 있다.
한편, 전술한 국내에서 개발한 방식은 클록 신호와 데이터 또는 제어 신호를 직렬로 하여 하나의 전송 경로를 통하여 전송한다. 그러므로, 클록 신호와 데이터 신호가 동일한 지연 시간을 가지고 전송된다. 따라서, 전송과정에서 발생하는 클록 신호와 데이터 신호 사이의 시간 차(skew error)를 더욱 줄일 수 있는 장점이 있다. 그러나, 이런 방식도 여전히 한계를 갖는다. 즉, 소스 드라이버에서 수신된 신호로부터 클록 신호를 검출하기 위해서, 수신된 신호를 기준 신호의 각 레벨과 비교하는데, 소스 드라이버에 수신된 클록 신호와 데이터 신호의 공통 성분의 레벨이 변동하면, 임베디드된 클록 신호를 제대로 검출할 수 없는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 스트로브 신호가 클록 신호와 데이터 신호 사이에 삽입된 송신 신호로부터 추출한 스트로브 신호를 이용하여 클록 신호를 원할히 복원할 수 있는 데이터 수신 장치를 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 데이터 수신 장치는, 스트로브 신호가 데이터 신호 사이에 상기 데이터 신호와 다른 크기로 삽입되고, 상기 데이터 신호와 동일한 크기의 클록 신호가 상기 스트로브 신호에 후속하여 삽입된 송신 신호를 수신하고, 상기 수신된 송신 신호로부터 상기 스트로브 신호를 추출하는 스트로브 신호 추출부와, 상기 추출된 스트로브 신호를 이용하여 상기 수신된 송신 신호로부터 상기 클록 신호를 복원하고, 상기 복원된 클럭 신호를 생성하는 위상 동기 루프(PLL)와 지연 록 루프(DLL) 중 어느 하나를 구비하는 클록 복원부와, 상기 스트로브 신호에 후속하여 입력되는 상기 클록 신호의 선단 엣지와 후단 엣지 중 적어도 하나를 추출하는 클록 신호 검출부 및 상기 복원된 클록 신호에 응답하여, 상기 송신 신호에 포함된 상기 데이터 신호를 샘플링하는 샘플러로 구성되는 것이 바람직하다.
본 발명에 의한 데이터 수신 장치는 클록 신호와 데이터 신호를 동일한 크기로 동일한 경로를 통해 전송하므로 전송과 복원 과정에서 클록 신호와 데이터 신호를 동일하게 처리할 수 있어 클록 신호와 데이터 신호 사이의 시간 간격에 오차(timing skew error)가 발생할 가능성을 최대한 줄일 수 있고, 공통 성분의 레벨이 변동한다고 하더라도 클록 신호를 정확하게 복원할 수 있을 뿐만 아니라 클록 신호를 복원하는 회로의 면적을 줄일 수 있으며, 높은 주파수 즉, 높은 전송 속도로 데이터를 송/수신하는데 적합할 뿐만 아니라 데이터 신호와 클록 신호의 전송 과정 또는 경로에서 발생하는 잡음에 강인하고, 스트로브 신호에 임의의 데이터 신호의 데이터를 실어서 전송할 수 있으므로 데이터 전송 효율을 높일 수 있는 효과를 갖는다.
이하, 본 발명에 의한 데이터 송신 장치 및 데이터 수신 장치의 각 실시예의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 의한 데이터 송신 장치 및 데이터 수신 장치의 블럭도이다.
도 1에 도시된 데이터 송신 장치(100)는 클록 신호 발생부(110)와 송신부(120)로 구성되고, 데이터 수신 장치(200)는 스트로브 신호 추출부(210), 클록 복원부(220) 및 샘플러(sampler)(230)로 구성된다.
도 1에 도시된 클록 신호 발생부(110)는 클록 신호를 발생하고, 발생된 클록 신호를 송신부(120)로 출력한다. 송신부(120)는 클록 신호 발생부(110)로부터 입력된 클록 신호와 입력단자 IN1을 통해 입력된 데이터를 이용하여 송신 신호를 생성하고, 생성된 송신 신호를 채널(260)을 통해 데이터 수신 장치(200)로 송신한다. 본 발명에 의하면, 송신부(120)는 스트로브 신호(이하, 'STB'라 한다.)가 데이터 신호 사이에 데이터 신호와 다른 크기(또는, 레벨)로 삽입되고, 데이터 신호와 동일한 크기의 클록 신호가 스트로브 신호에 후속하여 삽입되도록 송신 신호를 생성 한다. 이때, 스트로브 신호들 사이에 복수 개의 클록 신호가 삽입될 수도 있다.
이하, 본 발명에서 규정하는 스트로브 신호(STB)는 순차적으로 입력되는 정보의 시작과 끝을 표시하기 위한 것으로서, 하나의 데이터 세트가 끝나고 새로운 데이타 세트가 시작됨을 수신측에 알려주는 정보를 가진 신호이다. 그러므로 스트로브 신호(STB)는 송신하고자 하는 정보를 포함하지 않으며, 클록 신호처럼 데이터를 읽어낼 시점을 가진 정보가 아니라는 점에서 클록 신호 및 데이터 신호와 구분된다. 일반적으로 보면, 스트로브 신호(STB)는 데이터 전송 시스템에서 송신기, 수신기 및 채널로 구성되는 물리적인 전송 수단을 운용하는 전송 규약(protocol)에 포함되는 요소이다.
본 발명의 이해를 돕기 위해, 송신부(120)는 송신 신호를 차동 신호의 형태로 변환하여 송신한다고 가정하면서, 송신 신호의 본 발명에 의한 실시 예들을 첨부된 도면들을 참조하여 다음과 같이 설명한다. 그러나, 본 발명은 이에 국한되지 않으면, 송신 신호가 차동 신호가 아닌 비차동 신호인 경우에도 적용될 수 있음은 물론이다.
도 2 내지 도 4는 본 발명의 실시예들에 의한, 송신부(120)에서 발생된 송신 신호의 예시적인 파형도들을 나타낸다. 여기서, 데이터(Dn -1)가 M번째 데이타 세트[이하, 데이터 세트를 패킷(packet)이라 한다.]의 마지막 데이터이고, 데이터(D0)가 M+1 번째 패킷의 첫 번째 데이터에 해당한다.
도 2 내지 도 4에 도시된 바와 같이, 송신부(120)는 스트로브 신호(STB)를 M+1 번째 패킷이 시작하는 데이터 신호(Do)의 앞에 데이터 신호(DX)와 다른 크기로 삽입하고, 데이터 신호(DX)와 동일한 크기의 클록 신호(CLK)를 스트로브 신호(STB)에 후속하여 삽입하고 그 결과를 송신 신호로서 출력한다. 여기서, x는 0을 포함한 양의 정수를 의미한다. 클록 신호(CLK)가 스트로브 신호(STB)의 후미에 삽입되는 위치에 따라 다양한 실시 예가 가능하다.
본 발명의 일 실시 예에 의하면, 도 2에 도시된 바와 같이, 송신부(120)는 클록 신호(CLK)를 스트로브 신호(STB)의 바로 뒤에 삽입하고, 클록 신호(CLK)에 후속하여 데이터 신호(D0 내지 D2)를 삽입하여 송신 신호를 생성한다.
본 발명의 다른 실시 예에 의하면, 송신부(120)는 스트로브 신호(STB)를 기준으로 미리 정해진 이격된 위치에 클록 신호(CLK)를 삽입하여 송신 신호를 생성할 수 있다. 예를 들면, 도 3에 도시된 바와 같이, 스트로브 신호(STB)로부터 두 개의 데이터 신호들(D0 및 D1) 만큼 이격되어 클록 신호(CLK)가 삽입될 수 있다.
본 발명의 또 다른 실시 예에 의하면, 송신부(120)는 스트로브 신호(STB)들 사이에 복수 개의 더미 신호를 삽입할 수 있다. 예를 들어, 송신부(120)는 스트로브 신호(STB)의 선단과 후단 중 적어도 하나에 더미 신호를 삽입할 수 있다. 즉, 도 4에 도시된 바와 같이, 송신부(120)는 스트로브 신호(STB)의 선단에 더미 신호(DC1)를 삽입하고, 스트로브 신호(STB)의 후단에 더미 신호(DC2)를 삽입하여 송신 신호를 생성할 수 있다. 더미 신호를 삽입하는 이유는 다음과 같다.
고속으로 데이터를 전송할 때 스트로브 신호(STB)가 바로 인접한 신호에 영 향을 줄 수 있다. 따라서, 도 4에 도시된 바와 같이 더미 신호(DC1 및 DC2)를 스트로브 신호(STB)의 전후에 삽입할 경우, 도 2에 도시된 바와 같이 스트로브 신호(STB)가 그에 바로 인접한 클록 신호 및 데이터 신호에 줄 수 있는 영향을 감소시킬 수 있다. 또한, 스트로브 신호(STB)를 발생시키는데도 도움이 된다. 나아가, 다수 개의 더미 신호들을 삽입할 경우, 데이터 수신 장치(200)에서 클록 신호를 편리하고 정확하게 복원할 수도 있다.
한편, 도 2 내지 도 4에 도시된 바와 같이, 송신부(120)는 클록 신호(CLK)나 데이터 신호(Dx)보다 스트로브 신호(STB)의 크기를 크게 설정할 수도 있지만, 도시된 바와 달리 클록 신호(CLK)나 데이터 신호(Dx)보다 스트로브 신호(STB)의 크기를 작게 설정할 수도 있다. 예를 들어, 스트로브 신호(STB)의 크기(SPH 및 SPL)를 데이터 신호(Dx)나 클록 신호(CLK) 크기의 3배의 크기(HR 및 LR)로 크게 설정할 경우, 데이터 수신 장치(200)에서 스트로브 신호(STB)의 검출이 보다 용이해진다.
한편, 차동 신호인 스트로브 신호(STB)의 차동 성분들은 채널(260)의 두 선들을 통해 데이터 송신 장치(100)로부터 데이터 수신 장치(200)로 송신되며, 차동 성분들은 다음과 같이 서로 다양한 값을 가질 수 있다. 일반적으로, 차동 신호는 차동 성분들을 가지며, 차동 성분들중 높은 성분을 '포지티브(positive) 레벨'이라 정의하고, 낮은 성분을 '네가티브(negative) 레벨'이라 정의한다. 또한, 차동 신호 전송에서는 채널로 사용되는 두 선들중에서 한 선으로 포지티브 레벨을 보내고, 다른 한 선으로 네가티브 레벨을 보낸다. 일반적으로 보내고자 하는 데이터가 하이 레벨일 때 포지티브 레벨을 보내는 선을 P-채널이라고 하고, 네가티브 레벨을 보내는 다른 선을 N-채널로 명명한다. 그러나, 보내고자 하는 데이터가 로우 레벨일 때, 포지티브 레벨을 보내는 선을 N-채널이라 하고, 네가티브 레벨을 보내는 다른 선을 P-채널로 명명한다.
본 발명의 일 실시 예에 의하면, 도 2 또는 도 3에 도시된 바와 같이, 스트로브 신호(STB)는 대칭 차동 신호일 수 있다. 여기서, 대칭 차동 신호란, 서로 대칭되는 차동 성분들을 갖는 차동 신호를 의미한다. 즉, 스트로브 신호(STB)의 포지티브 레벨(SPH)이 P-채널로 전송될 경우, 네가티브 레벨(SPL)은 N-채널로 전송된다. 또는, 스트로브 신호(STB)의 네가티브 레벨(SPL)이 P-채널로 전송될 경우, 그(STB)의 포지티브 레벨(SPH)은 N-채널로 전송된다. 도 2 또는 도 3에 도시된 바와 같이, 포지티브 레벨(SPH)과 네가티브 레벨(SPL)을 함께 송신하는 것이 전자기파의 발생을 감소하는 효과를 얻을 수 있다.
본 발명의 다른 실시예에 의하면, 도 4에 도시된 바와 같이, 스트로브 신호(STB)는 비대칭 차동 신호일 수 있다. 여기서, 비대칭 차동 신호란, 공통 성분을 기준으로 서로 비대칭되는 차동 성분들을 갖는 차동 신호를 의미한다. 즉, 스트로브 신호(STB)의 포지티브 레벨이 높은 레벨(SPH)로 전송될 경우, 스트로브 신호(STB)의 네가티브 레벨은 데이터 신호(Dx)의 데이터 레벨의 낮은 값(CDL)보다 낮거나 동일한 레벨(CDL)로 전송될 수 있다. 또는, 스트로브 신호(STB)의 네가티브 레벨이 낮은 레벨(SPL)로 전송될 경우, 스트로브 신호(STB)의 포지티브 레벨은 데 이터 신호의 데이터 레벨의 높은 값(CDH)보다 높거나 동일한 레벨(CDH)로 전송될 수 있다. 이와 같이, 시간 영역에서 스트로브 신호(STB)가 차지하는 비율은 매우 낮으므로, 스트로브 신호(STB)의 차동 성분들은 서로 대칭되지 않은 값을 가질 수도 있다.
본 발명에 의하면, 데이터 신호(Dx)와 클록 신호(CLK)의 펄스 폭은 동일할 수 있으며, 데이터 신호(Dx)의 펄스 폭의 정수 배의 펄스 폭으로 스트로브 신호(STB)가 삽입될 수도 있다. 도 2 또는 도 3의 경우, 스트로브 신호(STB)의 펄스 폭과 데이터 신호(Dx)[또는, 클록 신호(CLK)]의 펄스 폭은 동일하다. 그러나, 도 4의 경우 스트로브 신호(STB)의 펄스 폭은 데이터 신호(Dx)의 펄스 폭의 대략 2배 정도이다. 본 발명의 경우, 스트로브 신호(STB)가 차지하는 펄스 폭은 정보를 갖지 않는다. 따라서, 스트로브 신호(STB)가 전송 규약의 일부로서 클록 신호(CLK) 및 데이터 신호를 복원하기 위한 기준으로서의 역할만 수행하는 범위에서, 스트로브 신호(STB)가 차지하는 폭을 가능한 줄이는 것이 바람직하다. 즉, 스트로브 신호(STB)의 상승 시점, 하강 시점, 상승 기울기 및 하강 기울기는 동작에 영향을 미치는 인자가 아니다.
전술한 바와 같이, 스트로브 신호(STB)의 포지티브 레벨이 P-채널로 전송되고 네가티브 레벨이 N-채널로 전송되거나, 스트로브 신호(STB)의 네가티브 레벨이 P-채널로 전송되고 포지티브 레벨이 N-채널로 전송될 수 있다. 일반적으로 P-채널로 포지티브 레벨이 전송되고 N-채널로 네가티브 레벨이 전송될 때 신호의 극성을 양(+)으로 규정하고, 반대로 P-채널로 네가티브 레벨이 전송되고 N-채널로 포지티브 레벨이 전송될 때 신호의 극성을 음(-)으로 규정한다. 또한, 두 극성을 이진수 '0'과 '1'에 각각 대응시켜 정보로 인식한다. 본 발명에 의하면, 이러한 스트로브 신호(STB)의 극성을 정보로서 이용할 수 있다. 예를 들어, 스트로브 신호(STB)의 극성을 전송 프로토콜에 의해 미리 정해진 특정한 약속된 데이터 신호(Dx)의 데이터 정보로서 이용할 수도 있다. 만일, 그 약속된 데이터 신호(Dx)가 어느 패킷의 마지막 데이터 신호(Dn-1)라고 할 경우, 그 신호(Dn-1)의 값이 '1'이면 스트로브 신호(STB)의 포지티브 레벨을 P-채널을 통해 전송하고, 그(Dn-1)의 값이 '0'이면 스트로브 신호의 포지티브 레벨을 N-채널을 통해 전송한다. 따라서, 마지막 데이터(Dn-1)는 별도로 전송할 필요가 없게 되므로 전송 효율이 더욱 향상된다. 이와 같이, 임의의 데이터 신호의 데이터 정보를 스트로브 신호(STB)에 실어서 전송할 경우, 클록 신호를 제외하면 전송 패킷의 모든 비트에 데이터를 실어서 전송할 수 있어 전송 효율을 높일 수 있다. 전송 효율이란, 정보 전달에 필요한 비트 예를 들면, 클록 신호나 패러티(parity) 등과 같은 비트를 제외한 유효한 정보를 가진 비트 수를 총 전송 비트 수로 제산한 값이다.
한편, 데이터 수신 장치(200)의 구성 및 동작을 살펴보면 다음과 같다.
스트로브 신호 추출부(210)는 데이터 송신 장치(100)로부터 송신된 송신 신호를 수신하고, 수신된 송신 신호로부터 스트로브 신호(STB)를 추출하고, 추출된 스트로브 신호(STB)를 클록 복원부(220)로 출력한다.
전술한 바와 같이, 스트로브 신호(STB)는 데이터 신호(Dx)나 클록 신호(CLK)의 크기보다 크기 때문에, 송신 신호를 크기를 검사하여 스트로브 신호(STB)를 추출할 수 있다. 특히, 송신 신호의 차동 성분들의 차를 검사하여 스트로브 신호(STB)를 추출할 수도 있다. 이에 대해서는, 데이터 송신 장치 및 데이터 수신 장치의 적용 예인 디스플레이를 설명할 때, 도 8 내지 도 10을 참조하여 상세히 후술하기로 한다.
클록 복원부(220)는 스트로브 신호 추출부(210)에서 추출된 스트로브 신호(STB)를 이용하여 클록 신호(CLK)를 복원하고, 복원된 클록 신호(RCLK)를 샘플러(230) 및 데이터 수신 장치(200)의 외부로 출력한다. 예컨대, 추출된 스트로브 신호(STB)를 이용하여, 클록 복원부(220)는 스트로브 신호(STB)에 후속하여 위치하는 클록 신호(CLK)를 추출해낸다. 도 2를 참조하면, 스트로브 신호(STB)의 후미로부터 최초 교차점(a)을 복원 클록 신호(CLK)의 상승 엣지로서 결정하고, 다음 교차점(b)을 복원 클록 신호(CLK)의 하강 엣지로서 결정한다. 도 3을 참조하면, 스트로브 신호(STB)의 후미로부터 클록 신호 또는 데이터 신호의 세 번째 시작점에 위치한 교차점(c)을 복원 클록 신호의 상승 엣지로서 결정하고, 다음에 교차점(d)을 복원 클록 신호의 하강 엣지로서 결정한다. 도 4를 참조하면, 스트로브 신호(STB)에 연속하는 더미 신호(DC2)의 후미로부터 최초 교차점(e)을 복원 클록 신호의 상승 엣지로서 결정하고, 다음 교차점(f)을 복원 클록 신호의 하강 엣지로서 결정한다.
이와 같이, 결정된 상승 엣지(a, c 또는 e)와 하강 엣지(b, d 또는 f) 사이 에서 복원 클록 신호를 고 논리 레벨로 발생시킨 후, 클록 복원부(220)는 다음 스트로브 신호(STB)가 검출될 때까지 복원 클록 신호를 저 논리 레벨을 유지시켜 발생한다. 이후에, 다음 스트로브 신호(STB)가 검출될 때, 전술한 동작을 반복하여 복원 클록 신호의 상승 엣지 및 하강 엣지가 다시 검출된다.
클록 신호를 복원하기 위한 두 개의 교차점들을 얻기 위해, 송신부(120)는 클록 신호(CLK)에 후속하는 데이터 신호(Dx)와 반대 극성을 갖도록 클록 신호(CLK)를 삽입할 수 있다. 즉, 도 2 또는 도 4에 도시된 클록 신호(CLK)는 낮은 레벨(CDL)의 극성을 갖지만, 클록 신호(CLK)에 후속하는 데이터 신호(D0)는 높은 레벨(CLH)의 극성을 갖는다. 즉, 클록 신호(CLK)와 데이터 신호(DO)가 서로 반대 극성을 갖게 하면, 스트로브 신호(STB)와 클록 신호(CLK) 사이의 교차점으로부터 얻어지는 첫 번째 엣지 외에 또 다른 엣지를 발생시킬 수 있다. 또한, 도 3에 도시된 클록 신호(CLK)는 낮은 레벨(CDL)의 극성을 갖지만, 클록 신호(CLK)에 후속하는 데이터 신호(D2)는 높은 레벨(CLH)의 극성을 갖는다. 즉, 클록 신호(CLK)와 데이터 신호(D2)는 서로 반대 극성을 갖는다. 그러나, 본 발명은 이에 국한되지 않는다. 즉, 도 8을 참조하여 후술되는 바와 같이 하나의 교차점(a, b, c, d, e 또는 f)만으로 지연 동기 루프(DLL:Delay Locked Loop) 또는 위상 동기 루프(PLL:Phase Locked Loop)를 이용하여 클록 신호를 복원하는 경우, 클록 신호(CLK)와 그에 후속하는 데이터 신호의 극성을 고려할 필요 없다.
샘플러(230)는 송신 신호에 포함된 데이터 신호를 복원된 클록 신호(RCLK)에 응답하여 샘플링하여 출력단자 OUT를 통해 출력한다. 즉, 샘플러(230)는 도 2에 도시된 송신 신호의 두 차동 성분들을 비교하여 데이터 신호의 데이터 정보(D0, D1, D2)를 각각 '1', '0' 및 '1'로 결정하고, 결정된 데이터를 복원된 클록 신호(RCLK)에 응답하여 출력한다. 도 1에 도시된 데이터 수신 장치(200)에서, 샘플러(230)에서 송신 신호의 차동 성분들을 비교한 결과가 클록 복원부(220)로 출력되고, 클록 복원부(220)는 샘플러(230)로부터 입력되는 비교된 결과에 응답하여 클록 신호를 복원해 낸다. 그러나, 본 발명은 이에 국한되지 않으며, 도 1에 도시된 바와 달리 송신 신호가 샘플러(230)를 통하지 않고 클록 복원부(220)로 직접 인가될 수도 있다. 이 경우, 클록 복원부(220)는 샘플러(230)의 비교 동작을 수행한다.
복원된 클록 신호(RCLK)를 이용하여, 데이터 수신 장치(200)에서 데이터를 읽어내는 과정은 일반적이므로 그에 대한 설명을 중략한다.
전술한 바와 같이, 스트로브 신호(STB)는 공통 성분을 기준으로 서로 다른 크기의 포지티브 레벨과 네가티브 레벨을 가질 수도 있지만, 두 값의 차인 차동 성분을 이용하여 클록 신호가 복원되고 데이터 신호(Dx)가 읽혀지므로, 데이터 수신 장치(200)는 채널(260)을 통한 전송 과정에서 전송 쌍에 공통으로 발생하는 잡음에 매우 둔감하게 반응할 수 있다. 또한, 스트로브 신호(STB)의 엣지가 변화를 갖는다고 하더라도, 스트로브 신호(STB)는 클록 신호(CLK)와 달리 시간에 대한 정보를 갖지 않고 클록 신호(CLK)의 스트로브 신호(STB)에 대한 상대적 위치를 단지 알려주 는 역할만을 수행하므로, 본 발명에 의한 데이터 수신 장치(200)는 클록 신호를 정확하게 검출할 수 있다.
한편, 스트로브 신호(STB)의 극성을 전송 프로토콜에 의해 미리 정해진 약속된 데이터 신호(Dx)의 데이터 정보로서 이용하여 전송할 경우, 데이터 수신 장치(200)는 스트로브 신호(STB)의 극성을 그 약속된 데이터 신호의 레벨로서 인식할 수 있다. 만일, 그 약속된 데이터 신호가 어느 패킷의 마지막 데이터 신호(Dn-1)이라고 할 경우, 데이터 수신 장치(200)는 스트로브 신호(STB)의 포지티브 레벨이 P-채널로 전송되면 그 데이터 신호(Dn-1)의 값이 '1'인 것으로서 결정하고, 스트로브 신호(STB)의 포지티브 레벨이 N-채널로 전송되면 그(Dn-1)의 값이 '0'인 것으로서 결정한다.
전술한 도 1에 도시된 데이터 송신 장치(100) 및 데이터 수신 장치(200)는 다양한 례들에 적용될 수 있다. 이하, 데이터 송신 및 수신 장치들(100 및 200)이 디스플레이에 적용될 경우, 본 발명의 실시 예에 의한 디스플레이의 구성 및 동작을 첨부된 도면들을 참조하여 다음과 같이 설명한다.
도 5는 본 발명의 일 실시 예에 의한 디스플레이의 구조도이다. 도 6은 도 5에 도시된 디스플레이의 이해를 돕기 위해, 타이밍 제어부(300)와 칼럼 구동 회로(500) 사이의 송신 신호의 전달 구조만을 표현한 도면이다.
도 5 및 도 6을 참조하면, 디스플레이는 타이밍 제어부(300), 디스플레이 패널(400), 칼럼 구동 회로(500)들 및 로우(row) 구동 회로(600)들을 포함한다. 여기서, 칼럼 구동 회로(500) 및 로우 구동 회로(600)는 집적회로(IC)화 될 수 있다. 타이밍 제어부(300)는 칼럼 구동 회로(500)들과 로우 구동 회로(600)들을 제어하고, 칼럼 구동 회로(500)들과 로우 구동 회로(600)들은 디스플레이 패널(400)을 구동시키는 역할을 한다. 디스플레이 패널(400)은 주사 신호(R1 내지 Rn) 및 데이터 신호(C1 내지 Cm)에 따라 화상을 표시하는 부분으로써, TFT-LCD(TFT Liquid Crystal Display), STN-LCD, 또는 FLCD(강유전성 액정 화면) 등과 같은 LCD 패널, PDP(Plasma Display Panel) 패널 또는 OLED(Organic Luminescence Electro Display) 패널, FED 등과 같이, 타이밍 제어부(300)와 디스플레이 구동 집적 회로(DDI) 사이에서 사용 가능한 각종 디스플레이 패널이 될 수 있다.
로우 구동 회로(600)들은 디스플레이 패널(400)에 주사 신호(R1 내지 Rn)를 인가하며, 칼럼 구동 회로(500)들은 디스플레이 패널(400)에 데이터 신호(C1 내지 Cm)를 인가한다. 타이밍 제어부(300)는 입력단자 IN2를 통해 데이터를 입력받고, 칼럼 구동 회로(500)에 데이터 신호(DATA), 스트로브 신호(STB) 및 클록 신호(CLK)로 이루어진 송신 신호를 전달하며, 로우 구동 회로(600)에 클록 신호(CLK_R) 및 스타트(start) 펄스(SP_R)를 인가한다. 이때, 도시되지는 않았지만, 타이밍 제어부(300)는 종래 기술에서 새로운 수평 주사선을 위한 데이터 전달이 시작됨을 알리는 신호인 스타트 펄스(SP) 등의 칼럼 구동 회로(500)를 제어하기 위한 제어 신호를 전송 규약에 따라 단위 패킷에 넣어서 컬럼 구동회로(500)로 전달할 수도 있다. 타이밍 제어부(300)에서 칼럼 구동 회로(500)로 전달되는 데이터 신호(DATA)는 디스플레이 패널(400)에 표시될 화상 데이터만을 포함할 수도 있으며, 제어 신호를 더 포함할 수도 있다.
타이밍 제어부(300)는 도 1에 도시된 데이터 송신 장치(100)에 해당한다. 즉, 타이밍 제어부(300)는 입력단자 IN2를 통해 입력된 데이터를 포함하는 데이터 신호 사이에 데이터 신호(DATA)와 다른 크기로 스트로브 신호(STB)를 삽입하고, 데이터 신호(DATA)와 동일한 크기의 클록 신호(CLK)를 스트로브 신호(STB)에 후속하여 삽입하여 송신 신호를 생성하며, 생성된 송신 신호를 칼럼 구동 회로(500)로 송신한다. 전술한 바와 같이, 송신 신호는 차동 신호일 수 있다. 이 경우, 하나의 차동 쌍(differential pair)만이 타이밍 제어부(300)로부터 하나의 칼럼 구동 회로(500)로 스트로브 신호(STB), 클록 신호(CLK) 및 데이터 신호(DATA)를 보내는데 사용된다. 구체적으로, 타이밍 제어부(300)는 도 2에 도시된 바와 같이 클록 신호(CLK)를 스트로브 신호(STB)의 바로 뒤에 삽입하여 송신할 수도 있고, 도 3에 도시된 바와 같이 스트로브 신호(STB)를 기준으로 미리 정해진 이격된 위치에 클록 신호(CLK)를 삽입하여 전송할 수도 있고, 도 4에 도시된 바와 같이 스트로브 신호(STB)의 선단과 후단 중 적어도 하나에 더미 신호(DC1 및 DC2)를 삽입하여 전송할 수도 있다. 도 2 내지 도 4에 도시된 바와 같이, 타이밍 제어부(300)는 클록 신호(CLK) 보다 스트로브 신호(STB)의 크기를 크게 설정할 수도 있고, 도시된 바와 달리 작게 설정할 수도 있다. 또한, 타이밍 제어부(300)는 적어도 하나의 더미 신호(DC1 및 DC2)를 전송할 수도 있고, 스트로브 신호(STB)들 사이에 복수 개의 클록 신호들을 삽입하여 송신할 수도 있고, 클록 신호(CLK)에 후속하는 데이터 신호(DATA)와 반대 극성을 갖도록 그 클록 신호(CLK)를 삽입할 수도 있으며, 데이터 신호(DATA)의 최소 펄스 폭의 정수 배의 펄스 폭으로 스트로브 신호(STB)를 삽 입할 수 있다. 또한, 타이밍 제어부(300)는 스트로브 신호(STB)에 후속하여 제어 신호 예를 들면 스타트 펄스(SP) 등을 전송 규약에 따라 단위 패킷에 넣어서 전송할 수 있다.
한편, 칼럼 구동 회로(500)는 도 1에 도시된 데이터 수신 장치(200)에 해당한다. 즉, 칼럼 구동 회로(500)는 타이밍 제어부(300)에서 보낸 송신 신호를 수신하고, 수신된 송신 신호로부터 스트로브 신호(STB)를 추출하고, 추출된 스트로브 신호(STB)로부터 클록 신호(CLK)를 복원하고, 복원된 클록 신호(RCLK)를 이용하여 송신 신호에 포함된 데이터 신호(DATA)를 샘플링한다.
이하, 도 5 및 도 6에 도시된 타이밍 제어부(300)와 칼럼 구동 회로(500) 각각의 본 발명의 실시예들의 구성 및 동작을 첨부된 도면들을 참조하여 다음과 같이 살펴본다.
도 7은 도 5 및 도 6에 도시된 타이밍 제어부(300)의 본 발명의 실시 예(300A)에 의한 개략적인 블럭도이다.
도 7에 도시된 타이밍 제어부(300A)는 수신부(310), 버퍼(320), 송신부(330), 클록 신호 발생부(340), 제어부(350) 및 데이터 발생부(360)로 구성된다. 도 7에 도시된 송신부(330) 및 클록 신호 발생부(340)는 도 1에 도시된 송신부(120) 및 클록 신호 발생부(110)에 각각 해당하며 동일한 구성을 가지며, 동일한 기능을 수행한다. 또한, 도 1에 도시된 데이터 송신 장치(100)는 도 7에 도시된 수신부(310) 및 버퍼(320)를 더 마련할 수도 있으며, 이러한 데이터 송신 장치(100)가 디스플레이의 타이밍 제어부(300A)에 적용될 경우, 타이밍 제어부(300A)는 데이 터 송신 장치(100) 이외에 제어부(350) 및 데이터 발생부(360)를 부가적으로 더 마련한다.
타이밍 제어부(300A)의 수신부(310)는 입력단자 IN2를 통해 화상 데이터(LVDS DATA) 및 외부 클록 신호(LVDS CLK')를 입력받고, 입력받은 화상 데이터를 TTL(Trasistor-Transistor Logic) 신호로 변환하여 데이터 발생부(360)로 출력한다. 또한, 수신부(310)는 외부 클록 신호(LVDS CLK')를 TTL 신호로 변환하여 클록 신호 발생부(340)로 출력한다. 수신부(310)로 입력되는 신호는 LVDS 형태의 차동 신호일 수도 있으나, 본 발명은 이에 국한되지 않으며 TMDS(Transition Minimized Differential Signals) 형태의 차동 신호일 수도 있으며, 차동 신호가 아닌 다른 형태의 신호일 수도 있다. TTL 신호는 일반적으로 디지털로 변환된 신호를 의미하며, 0.35V와 같은 작은 전압 폭을 갖는 LVDS와 달리 전원 전압 수준의 큰 전압 폭을 갖는다.
제어부(350)는 외부로부터 정보 신호를 입력받고, 외부로부터 입력받은 정보 신호에 상응하는 제어신호를 발생한다. 이때, 제어부(350)는 정해진 전송 규약에 따라 칼럼구동회로(500)를 제어하기 위한 제어신호를 정보신호를 이용하면서 생성한다. 여기서, 정보 신호는 TTL 신호의 형태를 가지며, 예를 들면, 디스플레이 패널(400)에서 디스플레이될 영상의 해상도 등 디스플레이를 제어할 정보를 갖는다. 또한, 제어부(350)는 도 7에 도시된 각 부를 제어하는 역할을 한다.
데이터 발생부(360)는 수신부(310)로부터 입력받은 화상 데이터(DATA)를 제어부(350)로부터 입력받은 제어 신호에 따라 가공 처리하며, 가공 처리된 화상 데 이터를 버퍼(320)로 출력한다. 만일, 제어 신호가 해상도에 대한 정보를 갖는 정보 신호로부터 제어부(350)에서 생성된 경우, 데이터 발생부(360)는 디스플레이 패널(400)이 원하는 해상도로 영상을 디스플레이할 수 있도록 화상 데이터를 가공 처리한다. 또한, 데이터 발생부(360)는 제어 신호를 버퍼(320)로 화상 데이터와 함께 출력할 수도 있다.
버퍼(320)는 데이터 발생부(360)로부터 출력되는 화상 데이터를 입력받고, 입력받은 화상 데이터를 버퍼링하여 데이터 신호(DATA)로서 송신부(330)로 출력한다. 또한, 버퍼(320)는 데이터 발생부(360)로부터 입력받은 제어 신호를 송신부(330)로 출력할 수도 있다.
클록 신호 발생부(340)는 TTL 신호로 변환된 클록 신호(CLK')를 수신부(310)로부터 입력받아, 로우 구동 회로(600)로 전달되는 스타트 펄스(SP_R)와 클록 신호(CLK_R)를 생성하고, 칼럼 구동 회로(500)로 전달되는 클록 신호(CLK)를 생성한다. 이와 같이, 클록 신호 발생부(340)에서 외부의 클록 신호(CLK')로부터 클록 신호(CLK)를 생성하는 이유는, 도 5에 도시된 디스플레이에서 사용될 클록 신호(CLK)의 주파수와 외부 클록 신호(LVDS CLK')의 주파수가 서로 다를 수 있기 때문이다.
송신부(330)는 버퍼(320)로부터 입력받은 데이터 신호와 클록 신호 발생부(340)에서 입력받은 클록 신호(CLK)에 스트로브 신호(STB)를 삽입하여 송신 신호를 생성하고, 생성된 송신 신호(CD1, CD2, ... 또는 CDm)를 해당하는 칼럼 구동 회로(500)로 출력한다. 즉, 송신부(330)는 스트로브 신호(STB), 클록 신호(CLK) 및 데이터 신호(DATA)를 각 칼럼 구동 회로(500)에 대하여 하나의 차동 쌍을 통하여 전송하며, 전술한 바와 같이 스트로브 신호(STB)가 클록 신호(CLK)와 다른 크기로 삽입되어 전송된다. 이 경우, 클록 신호(CLK)와 데이터 신호(DATA)는 서로 동일한 크기를 갖는다.
본 발명에 의하면, 송신부(330)는 데이터 신호(DATA)에 화상 데이터뿐만 아니라 버퍼(320) 및 데이터 발생부(360)를 경유하여 제어부(350)로부터 받은 제어 신호를 더 포함시킬 수도 있다. 이 경우, 송신부(330)는 스트로브 신호(STB)에 후속하여 클록 신호(CLK)와 제어 신호를 포함시킬 수도 있다.
이하, 송신부(330)의 본 발명의 실시예에 의한 구성 및 동작을 살펴보면 다음과 같다.
송신부(330)는 역 다중화부(332), 복수의 직렬 변환부(334) 및 복수의 구동부(336)로 구현될 수 있다. 역 다중화부(332)는 버퍼(320)로부터 출력되는 데이터 신호를 클록 신호(CLK)에 응답하여 직렬 변환부(334)별로 분리하여 출력한다.
직렬 변환부(334)는 스트로브 신호(STB), 클록 신호(CLK) 및 데이터 신호(DATA)를 순차적으로 직렬로 변환하고, 변환된 결과를 구동부(336)로 출력한다. 예를 들어, 도 2와 같이 송신 신호를 생성하고자 할 경우, 직렬 변환부(334)는 M번째 패킷의 데이터(Dn -2 및 Dn -1)를 순차적으로 출력한 다음, 스트로브 신호(STB)를 출력한 다음, 클록 신호(CLK)를 출력하고, M+1 번째 패킷의 데이터들(D0, D1 및 D2)를 순차적으로 출력한다.
구동부(336)는 직렬 변환부(334)로부터 순차적으로 출력되는 신호 중 M번째 패킷에 포함된 데이터 중 마지막 데이터와 M+1 번째 패킷을 위한 클록 신호(CLK) 사이(또는, 정해진 위치)에 있는 스트로브 신호(STB)를 데이터 신호(DATA)와 서로 다른 크기로 변환하여 송신 신호로서 출력한다. 이때, 구동부(336)는 데이터 신호(DATA)와 클록 신호(CLK)의 크기를 서로 동일하게 하여 송신 신호를 생성한다. 또한, 구동부(336)는 직렬 변환부(334)로부터 순차적으로 출력되는 신호를 차동 신호로 변환하는 역할도 수행한다.
본 발명의 일 실시예에 의하면, 구동부(336)는 직렬 변환부(334)로부터 순차적으로 출력되는 신호들을 도 2 및 도 3에 도시된 바와 같이, 대칭 차동 신호로 변환하여 출력할 수 있다.
본 발명의 다른 실시예에 의하면, 구동부(336)는 직렬 변환부(334)로부터 순차적으로 출력되는 신호 중 데이터 신호(DATA)와 클록 신호(CLK)를 대칭 차동 신호로 변환하고, 스트로브 신호(STB)는 비대칭 차동 신호로 변환하여 출력할 수도 있다.
한편, 스트로브 신호(STB)의 극성 정보를 전송 프로토콜에 의해 미리 정해진 약속된 데이터 신호(Dx)의 데이터 정보로서 이용할 수 있다. 만일, 약속된 데이터 신호(Dx)가 어느 패킷의 마지막 데이터 신호(Dn-1)인 경우, 구동부(336)는 스트로브 신호(STB)의 포지티브 레벨과 네가티브 레벨을 전송할 채널을 마지막 데이터 신호(Dn-1)의 레벨에 따라 결정한다. 즉, 데이터 신호(Dn-1)의 레벨이 '1'이면 스트로브 신호의 포지티브 레벨을 P-채널을 통해 전송하고 네가티브 레벨을 N-채널을 통해 전송한다. 또는, 그(Dn-1)의 레벨이 '0'이면 스트로브 신호의 포지티브 레벨을 N-채널을 통해 전송하고 네가티브 레벨을 P-채널을 통해 전송한다.
이하, 도 5에 도시된 칼럼 구동 회로(500)의 본 발명의 실시예에 의한 구성 및 동작을 첨부된 도면들을 참조하여 다음과 같이 설명한다.
도 8은 도 5 및 도 6에 도시된 칼럼 구동 회로(500)의 본 발명에 의한 실시예(500A)의 블럭도이다. 칼럼 구동 회로(500A)는 입력 버퍼(510), 스트로브 신호 추출부(520), 클록 신호 복원부(530), 샘플러(540) 및 구동 데이터 처리부(580)로 구성된다.
도 8에 도시된 스트로브 신호 추출부(520), 클록 신호 복원부(530) 및 샘플러(540)는 도 1에 도시된 스트로브 신호 추출부(210), 클록 복원부(220) 및 샘플러(230)에 해당하며, 각각 동일한 구성을 가지며 동일한 역할을 수행한다. 따라서, 이하에서 설명되는 각 부(520, 530 및 540)의 구성 및 동작이 도 1에 도시된 각 부(210, 220 및 230)를 위해 적용될 수 있음은 물론이다.
먼저, 데이터 송신 장치(100)에 대응하는 타이밍 제어부(300)와 연결되는 채널(260)과 데이터 수신 장치(200)에 대응하는 칼럼 구동 회로(500A)는 임피던스 부정합 등 여러 가지 인터페이스 문제를 야기할 수 있다. 이를 해소하기 위해, 입력 버퍼(510)는 채널(260)과 칼럼 구동 회로(500A)를 인터페이싱하는 역할을 한다. 즉, 입력 버퍼(510)는 입력단자 IN3을 통해 수신된 송신 신호를 버퍼링하고, 버퍼링된 결과를 스트로브 신호 추출부(520) 및 샘플러(540)로 각각 출력한다.
스트로브 신호 추출부(520)는 입력 버퍼(510)로부터 입력받은 송신 신호로부 터 스트로브 신호를 추출한다. 이를 위한 스트로브 신호 추출부(520)의 실시예들의 구성 및 동작은 다음과 같다.
도 9는 도 8에 도시된 히스테리시스(histeresis) 비교기(522)의 동작을 설명하기 위한 파형도로서, 횡축은 히스테리시스 비교기(522)에 입력되는 송신 신호의 차동 성분(Vd)을 나타내고, 종축은 히스테리시스 비교기(522)의 출력 전압(Vo)을 각각 나타낸다.
본 발명의 일 실시예에 의하면, 스트로브 신호 추출부(520)는 히스테리시스 비교기(522)로 구현될 수 있다. 히스테리시스 비교기(522)는 송신 신호의 차동 성분(Vd)을 임계 전압(Vth)과 비교한 결과에 따라 스트로브 신호(STB)를 출력한다. 즉, 히스테리시스 비교기(522)는 입력되는 송신 신호의 차동 성분(Vd)이 양의 임계 전압(Vth)보다 높거나 음의 임계 전압(-Vth)보다 낮은 값으로 변하면, 그 입력되는 차동 성분(Vd)에 응답하여 출력 전압(Vo)을 접지 전압 또는 정 전압(VDD) 중 하나로 변화시켜 스트로브 신호(STB)로서 사용할 수 있게 한다. 만약 그렇지 않을 경우 계속 동일한 출력 전압(Vo)을 유지한다. 이를 위해서, 구동부(336)는 스트로브 신호(STB)의 포지티브 레벨과 네가티브 레벨을 P-채널과 N-채널을 통해 교대로 전송시켜야 한다. 왜냐하면, 도 9에 도시된 바와 같이 송신 신호의 차동 성분(Vd)이 임계 전압(Vth)보다 높을 때 M번째 패킷의 스트로브 신호(STB)가 히스테리시스 비교기(522)로부터 정 전압(VDD)으로 발생된 후, 송신 신호의 차동 성분(Vd)이 임계 전압(-Vth)보다 낮아야만 M+1번째 패킷의 스트로브 신호(STB)가 접지 전압으로 변화될 수 있기 때문이다. 임계 전압(Vth)은 도 2 내지 도 4를 참조하면, ｜HR-LR｜이 될 수 있다. 이와 같이, 송신 신호의 차동 성분(Vd)을 임계 전압(Vth)과 비교하여 스트로브 신호(STB)를 추출하기 때문에, 칼럼 구동 회로(500A)에서 수신된 클록 신호(CLK)와 데이터 신호(DATA)의 차동 성분들의 중간 레벨인 공통 성분의 레벨이 변동하더라도, 칼럼 구동 회로(500)에서 스트로브 신호(STB)를 제대로 검출할 수 있다.
도 10 (a) 및 (b)는 도 8에 도시된 스트로브 신호 추출부(520)의 본 발명에 의한 다른 실시예의 블럭도 및 동작 파형도를 각각 나타낸다.
도 10 (a)에 도시된 스트로브 신호 추출부는 제1 및 제2 레벨 비교기들(524 및 525), 제1 및 제2 합성기들(526 및 527) 및 제1 논리합부(528)로 구성된다. 여기서, VDD는 각 비교기(524 및 525)의 동작 전압을 나타낸다.
본 발명의 다른 실시 예에 의하면, 제1 합성기(526)는 송신 신호의 차동 입력들 중 N-채널 성분과 제1 오프셋 레벨(|Voffset1|)을 합성하고, 합성된 결과를 제1 레벨 비교기(524)의 음(-)의 입력단자로 출력한다. 제2 합성기(527)는 송신 신호의 차동 입력들 중 P-채널 성분과 제2 오프셋 레벨(-|Voffset2|)을 합성하고, 합성된 결과를 제2 레벨 비교기(525)의 음의 입력단자로 출력한다. 제1 레벨 비교기(524)는 입력받은 송신 신호의 P-채널 성분과 제1 합성기(526)에서 합성된 결과의 레벨을 비교하고, 비교된 결과를 제1 논리합부(528)로 출력한다. 또한, 제2 레벨 비교기(525)는 입력받은 송신 신호 중 N-채널 성분과 제2 합성기(527)에서 합성된 결과의 레벨을 비교하고, 비교된 결과를 제1 논리합부(528)로 출력한다. 제1 논리합부(528)는 제1 및 제2 레벨 비교기들(524 및 525)의 출력들을 논리합하고, 논리합한 결과를 스트로브 신호(STB)로서 출력한다.
제1 오프셋 레벨은 데이터 신호의 차동 성분(P-채널 성분에서 N-채널 성분을 차감한 값)이 양(+)인 경우, 데이터 신호의 차동 성분보다 큰 값을 가져야 한다. 예를 들어, 도 2 내지 도 4의 경우, 제1 오프셋 레벨은 레벨(HR-LR)이 될 수 있다. 또한, 제2 오프셋 레벨은 데이터 신호의 차동 성분이 음(-)인 경우, 데이터 신호의 차동 성분보다 낮은 값을 가져야 한다. 예를 들어, 도 2 내지 도 4의 경우, 제2 오프셋 레벨은 레벨(LR-HR)이 될 수 있다. 제1 오프셋 레벨과 제2 오프셋 레벨은 절대값이 동일한 값일 수도 있고 다른 값일 수도 있다.
도 10 (b)를 참조하면, 도 10 (a)에 도시된 스트로브 신호 추출부는 송신 신호의 차동 성분이 제1 오프셋 레벨 예를 들면, 레벨(HR-LR)보다 큰 경우 하이 레벨(VDD)을 갖는 스트로브 신호(STB)를 출력하고, 송신 신호의 차동 성분이 음의 제2 오프셋 레벨 예를 들면, 레벨(LR-HR) 보다 낮은 경우 하이 레벨(VDD)을 갖는 스트로브 신호(STB)를 출력한다.
한편, 도 8에 도시된 샘플러(540)는 입력 버퍼(510)로부터 입력받은 송신 신호로부터 클록 신호(RCLK)에 응답하여 데이터 신호를 샘플링하는 역할을 한다. 본 발명의 일 실시예에 의하면, 샘플러(540)는 제3 레벨 비교기(542)와 제1 D 플립플롭(544)로 구현될 수 있다.
제3 레벨 비교기(542)는 입력 버퍼(510)로부터 입력되는 송신 신호의 차동 성분들을 서로 비교하고, 비교된 결과를 제1 D 플립플롭(544)의 데이터 입력단자(D)로 출력한다. 예를 들어 도 2를 참조하면, 제3 레벨 비교기(542)는 데 이터 신호(D0)의 두 차동 성분들을 비교하여 '1'의 "고" 논리 레벨을 출력하고, 데이터 신호(D1)의 두 차동 성분들을 비교하여 '0'의 "저" 논리 레벨을 출력하고, 데이터 신호(D2)의 두 차동 성분들을 비교하여 '1'의 "고" 논리 레벨을 출력한다.
제1 D 플립플롭(544)은 제3 레벨 비교기(542)에서 비교된 결과를 데이터 입력단자(D)를 통해 입력받고, 비교된 결과를 클록 단자로 입력된 클록 신호(CLK)에 응답하여 정 출력단자(Q)를 통해 출력한다.
또한, 샘플러(540)는 샘플링된 데이터를 병렬 데이터로 변환하는 기능을 부가적으로 더 수행할 수 있다.
이하, 도 8에 도시된 클록 복원부(530)의 실시예의 구성 및 동작을 다음과 같이 설명한다.
본 발명의 일 실시예에 의하면, 클록 복원부(530)는 클록 신호 검출부(532) 및 PLL(또는, DLL)(534)로 구현될 수 있다. 제3 레벨 비교기(542)로부터 출력되는 신호(CLK+DATA)에 따라 클록 신호 검출부(532)는 스트로브 신호(STB)에 후속하여 입력되는 클록 신호(CLK)의 선단 엣지 및 후단 엣지 중 적어도 하나를 검출한다.
도 11은 도 8에 도시된 클록 신호 검출부(532)의 본 발명에 의한 바람직한 실시예의 블럭도로서, 제2 및 제3 D 플립플롭들(550 및 552), 인버터(551) 및 제2 논리합부(554)로 구성된다.
도 12는 도 11에 도시된 각 부에 입력 및 출력되는 파형도들을 나타내며, 엣지에 화살표가 표시된 것은 클록 정보를 가지고 있음을 나타낸다.
도 11에 도시된 제2 D 플립플롭(550)은 정 전압(VDD)을 데이터 입력 단자(D)로 입력하고, 제3 레벨 비교기(542)에서 출력되는 신호(CLK+DATA)를 클록 단자(CK)로 입력하고, 스트로브 신호(STB)를 클리어(CL) 단자로 입력한다. 따라서, 제2 D 플립플롭(550)은 샘플러(540)의 제3 레벨 비교기(542)에서 비교된 결과에 응답하여 정 전압(VDD)을 출력하고, 스트로브 신호(STB)에 응답하여 클리어된다.
인버터(551)는 샘플러(540)의 제3 레벨 비교기(542)에서 비교된 결과를 반전하고, 반전된 결과를 제3 D 플립플롭(552)의 클록 단자(CK)로 출력한다.
제3 D 플립플롭(552)은 정 전압(VDD)을 데이터 입력 단자(D)로 입력하고, 제3 레벨 비교기(542)에서 출력되는 신호(CLK+DATA)를 반전한 결과를 클록 단자(CK)로 입력하고, 스트로브 신호(STB)를 클리어(CL) 단자로 입력한다. 따라서, 제3 D 플립플롭(552)은 인버터(551)에서 반전된 신호에 응답하여 정 전압(VDD)을 출력하고, 스트로브 신호(STB)에 응답하여 클리어된다.
제2 논리합부(554)는 제2 및 제3 D 플립플롭들(550 및 552)의 정 출력단자들(Q)로부터 출력되는 신호들을 논리합하고, 논리합한 결과를 클록 신호 검출부(532)에서 검출된 클록 신호(CLK")로서 출력한다.
도 11에서 제2 플립플롭(550)은 제3 비교기(542)에서 출력되는 신호(CLK+DATA)에서 스트로브 신호(STB)에 후속하여 입력되는 첫번째 상승 엣지를 검출하지 위한 수단이며, 제3 플립플롭(552) 및 인버터(551)는 제3 비교기(542)의 출력 신호(CLK+DATA)에서 스트로브 신호(STB)에 후속하여 입력되는 첫번째 하강 엣지를 검출하는 수단이다.
도 11에 보인 실시 예는 스트로브(STB)에 후속하는 신호의 첫번째 엣지만 검출하여 클럭 정보로 사용하는 경우이므로 클럭 신호에 후속하는 데이터 신호(Dx)의 극성을 고려할 필요가 없다.
클록 신호는 상승 엣지 또는 하강 엣지에 시간 정보를 갖는다는 점에서, 데이터 신호와 다르다. 위상 변조 방식의 경우, 위상에 데이터의 정보가 포함될 수도 있지만, 일반적으로 데이터 신호는 로우(low) 논리 레벨 또는 하이(high) 논리 레벨에서 정보를 갖는다. 따라서, 모든 패킷에서 클록 신호의 상승 엣지나 하강 엣지 중 하나만을 검출하면, PLL(또는, DLL)(534)을 이용하여 각 패킷 내에 있는 데이터 신호(Dx)를 모두 샘플링할 수 있는 전체 클록 신호를 복원할 수 있다. 여기에서 PLL(534)(또는, DLL)은 각 패킷에서 검출한 클럭 신호 사이에 일정한 간격으로 위상이 지연된 다수의 에지를 발생하고 이를 합성하여 복원된 클럭 신호(RCLK)로 내 보낸다.
도 8에서도 PLL(또는, DLL)(534)은 클록 신호 검출부(532)에서 검출된 클록 신호(CLK")의 엣지를 이용하여 클록 신호(RCLK)를 생성한다. 도 2 내지 도 4의 경우, 클록 신호 검출부(532)에서 검출된 클록 신호(CLK")의 상승(a, c 또는 e) 또는 하강 엣지(b, d 또는 f) 중 하나 만을 이용하여 클록 신호의 시작점을 만들고, 이를 기준으로 임의의 폭을 갖는 클록 신호를 생성하게 하면 도 8에 도시된 바와 같이 클럭 신호를 복원할 수 있다. 이 경우, 임의로 생성된 클록 신호(CLK")의 후단(trailing) 엣지는 클록 신호를 복원하는데 사용하지 않는다. 전술한 클록 신호 검출부(532)가 클록 신호의 선단 엣지와 후단 엣지 중 어느 하나를 검출하더라 도, PLL(또는, DLL)(534)을 사용하지 않을 수 있다. 이 경우 검출된 클록 신호(CLK)를 일정한 시간 간격으로 지연시켜 매 데이터를 샘플링하는 시점으로 사용한다. 그러나, 실제로 송신 신호에 삽입된 클록 신호(CLK)의 주기는 한 패킷의 길이와 같으며, 그 길이가 각 데이터의 폭보다 10배 이상이 되는 경우, 칼럼 구동 회로(500A)에서는 PLL(또는, DLL)(534)을 사용하여 데이터의 폭과 같은 주기를 갖는 클록 신호(RCLK)를 생성하는 것이 바람직하다.
한편, 구동 데이터 처리부(580)는 샘플러(540)에서 샘플링된 데이터를 입력받고, 입력받은 데이터를 디스플레이 패널(400)을 구동하기에 적합한 디스플레이 패널 구동용 신호로 변환하고, 변환된 신호(Y1, Y2, ... 및 Yk)를 디스플레이 패널(400)로 출력한다. 여기서, 아날로그 형태의 신호(Y1, Y2, ... 및 Yk)는 도 5에 도시된 C1 내지 Cm중 하나이다. 예를 들어, 구동 데이터 처리부(580)는 샘플링된 데이터가 시간적으로 정렬되지 않은 경우, 데이터의 값이 바뀌는 시점을 일치시켜 정렬한다. 또한, 구동 데이터 치리부(580)는 스타트 펄스(SP)를 순차적으로 쉬프트한 결과에 응답하여 정렬 데이터 신호에 포함된 데이터를 순차적으로 저장한 후 병렬로 출력한다. 이때, 병렬로 출력되는 신호를 아날로그 형태의 신호(Y1, Y2, ... 및 Yk)로 변환된다. 여기서, 스타트 펄스(SP)는 전송 규약에 따라 수신된 패킷으로부터 클록 신호에 응답하여 구동 데이터 처리부(580)에서 자체적으로 생성할 수 있다.
도 13은 본 발명의 다른 실시예에 의한 디스플레이의 구조도이다. 도 14는 도 13에 도시된 디스플레이의 이해를 돕기 위해, 타이밍 제어부(302)와 칼럼 구동 회로(502) 사이의 송신 신호의 전달 구조만을 표현한 도면이다.
도 5 및 도 6에 도시된 디스플레이는 포인트 투 포인트 방식(point to point scheme)을 사용하는 반면, 도 13 및 도 14에 도시된 디스플레이는 포인트 투 커플 방식(point to couple scheme)을 사용한다. 이를 제외하면, 도 13 및 도 14에 도시된 디스플레이는 도 5 및 도 6에 도시된 디스플레이와 동일한 구성 및 동작을 가지므로 동일한 부분에 대한 설명은 생략한다. 즉, 타이밍 제어부(302), 디스플레이 패널(402), 칼럼 구동 회로(502) 및 로우 구동 회로(602)는 도 5에 도시된 타이밍 제어부(300), 디스플레이 패널(400), 칼럼 구동 회로(500) 및 로우 구동 회로(600)에 각각 해당하며, 동일한 기능을 수행한다.
도 5 및 도 6에 도시된 디스플레이의 경우, 하나의 칼럼 구동 회로(500)에 하나의 차동 쌍이 연결되어 있으나, 도 13 및 도 14에 도시된 디스플레이는 두 개의 칼럼 구동 회로(502)에 하나의 차동 쌍이 연결되어 있다. 따라서, 차동 쌍을 통하여 전달되는 데이터의 량이 도 5 및 도 6에 도시된 디스플레이에 대비하여 2배 증가한다. 즉, 디스플레이가 도 5 및 도 6에 도시된 바와 같이 구현될 경우, 도 7에 도시된 역 다중화부(332)는 하나의 칼럼 구동 회로(500)에 대응하는 데이터 신호를 하나의 직렬 변환부(334)로 출력한다. 그러나, 디스플레이가 도 13 및 도 14에 도시된 바와 같이 구현될 경우, 역 다중화부(332)는 복수의 칼럼 구동 회로(502)에 대응하는 데이터 신호를 하나의 직렬 변환부(334)로 출력한다.
만일, 시간 오차가 발생한다면 클록 신호가 정확하게 복원되지 못하게 된다. 따라서, 데이터 신호의 정확한 위치를 알려주지 못하고, 오차만큼 다른 위치를 알 려준다. 그러나, 본 발명에 의하면, 디스플레이에서 타이밍 제어부(300 또는 302)와 칼럼 구동 회로(500 또는 502) 사이에 데이터 신호와 클록 신호를 전송함에 있어서, 클록 신호를 복원할 때 발생하는 클록 신호의 시간 오차(Timing skew error) 예를 들면, 클록 신호들 간의 시간 간격 및/또는 클록 신호와 데이터 신호 사이의 시간 간격의 변화가 매우 적어 클록 신호가 보다 안정적으로 복원될 수 있다. 따라서, 1.5 Gbps/ch 이상의 성능을 구현할 수 있다.
한편, 데이터를 송신하는 측(100, 300 또는 302)에서 데이터를 전송하기에 앞서, 데이터를 수신하는 측(200, 500 또는 502)에서 일정한 시간 동안 클록 신호를 복원하기 위한 기간을 마련할 수 있다. 이 기간 동안에, 송신측(100, 300 또는 302)은 유효한 데이터를 전송하지 않는다.
전술한 도 1에 도시된 데이터 송신 장치(100) 및 데이터 수신 장치(200)가 디스플레이에 적용된 것으로 가정하여 설명하였지만, 데이터 수신 장치(100) 및 데이터 송신 장치(200)는 음성 신호의 처리에도 적용될 수 있다. 이 경우, 데이터 송신 장치(100)의 수신부(310)는 음성 데이터를 수신하고, 버퍼(320)는 음성 데이터를 버퍼링하여 데이터 신호로서 송신부(330)로 출력한다. 그 밖에 데이터 수신 장치(200)의 동작은 전술한 화상 데이터의 처리에서와 같다.
전술한 도 5의 경우 타이밍 제어부(300)로부터 각 컬럼 구동 회로(500)로 단지 하나의 쌍(pair)의 신호가 전송되지만 본 발명은 이에 국한되지 않는다. 여기서, 하나의 쌍의 신호란, 전술한 바와 같이 P-채널과 N-채널의 쌍(pair)을 의미한다. 즉, 타이밍 제어부(300)와 각 컬럼 구동 회로(500) 사이에 더 많은 데이터 를 전송하기 위해, 복수 쌍의 신호가 타이밍 제어부(300)로부터 각 컬럼 구동 회로(500)로 전송될 수 있다.
마찬가지로, 도 13의 경우 타이밍 제어부(302)로부터 두 개의 컬럼 구동 회로(502)로 단지 하나의 쌍(pair)의 신호가 전송되지만 본 발명은 이에 국한되지 않는다. 즉, 타이밍 제어부(302)와 두 개의 컬럼 구동 회로(502) 사이에 더 많은 데이터를 전송하기 위해, 복수 쌍의 신호가 타이밍 제어부(302)로부터 두 개의 컬럼 구동 회로(502)로 전송될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 본 발명의 일 실시예에 의한 데이터 송신 장치 및 데이터 수신 장치의 블럭도이다.
도 2 내지 도 4는 본 발명의 실시예들에 의한, 송신부에서 발생된 송신 신호의 예시적인 파형도들을 나타낸다.
도 5는 본 발명의 일 실시 예에 의한 디스플레이의 구조도이다.
도 6은 도 5에 도시된 디스플레이의 이해를 돕기 위해, 타이밍 제어부와 칼럼 구동 회로 사이의 송신 신호의 전달 구조만을 표현한 도면이다.
도 7은 도 5 및 도 6에 도시된 타이밍 제어부의 본 발명의 실시 예에 의한 개략적인 블럭도이다.
도 8은 도 5 및 도 6에 도시된 칼럼 구동 회로의 본 발명에 의한 실시예의 블럭도이다.
도 9는 도 8에 도시된 히스테리시스 비교기의 동작을 설명하기 위한 파형도이다.
도 10 (a) 및 (b)는 도 8에 도시된 스트로브 신호 추출부의 본 발명에 의한 다른 실시예의 블럭도 및 동작 파형도를 각각 나타낸다.
도 11은 도 8에 도시된 클록 신호 검출부의 본 발명에 의한 바람직한 실시예의 블럭도이다.
도 12는 도 11에 도시된 각 부에 입력 및 출력되는 파형도들을 나타낸다.
도 13은 본 발명의 다른 실시예에 의한 디스플레이의 구조도이다.
도 14는 도 13에 도시된 디스플레이의 이해를 돕기 위해, 타이밍 제어부와 칼럼 구동 회로 사이의 송신 신호의 전달 구조만을 표현한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 데이터 송신 장치 200 : 데이터 수신 장치
110, 340 : 클록 신호 발생부 120, 330 : 송신부
210, 520 : 스트로브 신호 추출부 220, 530 : 클록 복원부
230, 540 : 샘플러 300, 302 : 타이밍 제어부
310 : 수신부 320 : 버퍼
332 : 역 다중화부 334 : 직렬 변환부
336 : 구동부 350 : 제어부
360 : 데이터 발생부 400, 402 : 디스플레이 패널
500, 502 : 칼럼 구동 회로 510 : 입력 버퍼
522 : 히스테리시스 비교기 524, 525, 542 : 레벨 비교기
526, 527 : 합성기 528, 554 : 논리합부
532 : 클록 신호 검출부 534 : DLL 또는 PLL
544, 550, 552 : D 플립플롭 551 : 인버터
580 : 구동 데이터 처리부 600, 602 : 로우 구동 회로

Claims (6)

  1. 스트로브 신호가 데이터 신호 사이에 상기 데이터 신호와 다른 크기로 삽입되고, 상기 데이터 신호와 동일한 크기의 클록 신호가 상기 스트로브 신호에 후속하여 삽입된 송신 신호를 수신하고, 상기 수신된 송신 신호로부터 상기 스트로브 신호를 추출하는 스트로브 신호 추출부;
    상기 추출된 스트로브 신호를 이용하여 상기 수신된 송신 신호로부터 상기 클록 신호를 복원하고, 상기 복원된 클럭 신호를 생성하는 위상 동기 루프(PLL)와 지연 록 루프(DLL) 중 어느 하나를 구비하는 클록 복원부;
    상기 스트로브 신호에 후속하여 입력되는 상기 클록 신호의 선단 엣지와 후단 엣지 중 적어도 하나를 추출하는 클록 신호 검출부; 및
    상기 복원된 클록 신호에 응답하여, 상기 송신 신호에 포함된 상기 데이터 신호를 샘플링하는 샘플러를 구비하는 것을 특징으로 하는 데이터 수신 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서, 상기 샘플러는
    상기 송신 신호의 차동 성분들을 서로 비교하고, 비교된 결과를 출력하는 제1 레벨 비교기; 및
    상기 제1 레벨 비교기로부터 출력되는 비교된 결과를 상기 복원된 클록 신호에 응답하여 출력하는 제1 D 플립플롭을 구비하고,
    상기 클록 복원부는 상기 비교된 결과에 응답하여 상기 클록 신호를 복원하는 것을 특징으로 하는 데이터 수신 장치.
  6. 제1 항에 있어서, 상기 데이터 수신 장치는
    상기 스트로브 신호의 극성을 전송 프로토콜에 의해 정의된 약속된 데이터 신호의 극성으로서 인식하는 것을 특징으로 하는 데이터 수신 장치.
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