KR100924934B1 - 폴라 모듈레이터를 위한 멀티플라이어가 없는 인터폴레이션기술 - Google Patents

폴라 모듈레이터를 위한 멀티플라이어가 없는 인터폴레이션기술 Download PDF

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Abstract

폴라 모듈레이터를 위한 멀티플라이어가 없는 인터폴레이션 기술이 개시된다. 인터폴레이션 방법은 입력 샘플링 주파수를 갖는 진폭 신호를 수신하여 인터폴레이팅하고, 인터폴레이트된 진폭 신호를 2n(n은 자연수)배만큼 오버샘플링하고, 오버샘플된 진폭 신호를 출력하는 단계, 및 상기 입력 샘플링 주파수를 갖는 위상 신호를 수신하여 인터폴레이팅하고, 인터폴레이트된 위상 신호를 미분하고, 미분된 위상 신호를 상기 2n배만큼 오버샘플링하고, 오버샘플된 미분된 위상 신호를 출력하는 단계를 구비한다.
Polar interpolator, GSM, EDGE

Description

폴라 모듈레이터를 위한 멀티플라이어가 없는 인터폴레이션 기술 {Multiplierless interpolation technique for polar modulator}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 EDGE 베이스-밴드 모듈레이터의 기능 블락도를 나타낸다.
도 2는 종래의 인터폴레이션 접근법에 따라 미분 불연속 점이 발생되는 경우를 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 인터폴레이션 기술인 매끄러운 접근법 (smoothing approach)을 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 인터폴레이션 기술인 매끄러운 접근법을 보다 상세하게 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 인터폴레이터를 구비하는 모듈레이터의 기능 블락도이다.
도 6a는 본 발명의 실시예에 따른 멀티플라이어를 구비하지 않는 진폭 인터폴레이터의 기능 블락도이다.
도 6b는 본 발명의 실시예에 따른 멀티플라이터를 구비하지 않는 위상 인터폴레이터의 기능 블락도이다.
도 7은 단위 플렉셔녈 딜레이 소자의 기능 블락도이다.
도 8은 위상 언래핑 원리를 설명하기 위한 그래프이다.
도 9는 본 발명의 실시예에 따른 멀티플라이어를 구비하지 않는 인터폴레이터의 코어의 기능 블락도이다.
도 10a 내지 도 10g는 도 9에 도시된 인터폴레이터 코어의 필터 뱅크들의 기능 블락도이다.
본 발명은 GSM(Global System for Mobile Communications) 또는 EDGE (Enhanced Data rates for GSM Evolution) 네트워크의 폴라 모듈레이터 (polar modulator)를 위한 데이터 인터폴레이션 기술에 관한 것으로, 보다 상세하게는 멀티플라이어가 없는 인터폴레이터(multiplier-less interpolator), 상기 인터폴레이터를 구비하는 폴라 모듈레이터, 및 상기 인터폴레이터를 이용한 인터폴레이션 방법에 관한 것이다.
디지털 위상 동기 루프(two-point digital phase locked loop) 모듈레이터와 같은 시스템은 GSM 심벌 주파수를 96배(96x) 오버샘플링한 26Mhz 샘플링 주파수를 요구한다.
도 1은 종래의 EDGE 베이스-밴드 모듈레이터의 기능 블락도이다. 도 1을 참조하면, EDGE(또는 Enhanced General Packet Radio Service (EGPRS))라고도 불린 다) 네트워크에서 사용되는 송신기의 모듈레이터의 경우, 업-샘플러 (up-sampler; ↑96)의 출력 샘플링 주파수(또는 출력 샘플링 레이트)는 입력 샘플링 주파수(또는 입력 샘플링 레이트)보다 96배 높다. 따라서 펄스 모양 필터(pulse shape filter), CORDIC(Coordinate Rotation Digital Calculation)프로세서, 위상 언래퍼(phase unwrapper), 및 미분기(d/dt)는 96x 오버샘플된 클락, 즉 26Mhz 클락을 사용한다.
EDGE 네트워크의 모듈레이터에서 사용되는 펄스 모양 필터의 길이(pulse shape filter length)가 4심벌들인 경우, 상기 펄스 모양 필터에서 96x 오버샘플링이 사용된다면, 상기 펄스 모양 필터는 96*4=384개의 필터 탭들을 필요로 하므로 많은 칩의 영역이 필요하고, 또한 상기 384개의 필터 탭들 각각은 26Mhz 클락으로 동작되도록 구현되어야 할 것이다.
진폭 계산과 위상 계산을 수행하는 CORDIC 프로세서는 26Mhz 클락으로 동작한다. EDGE 네트워크의 모듈레이터에서 26Mhz 클락이 최고 클락이라고 가정했기 때문에, CORDIC 프로세서를 구현하기 위하여 반복적인 구조(iterative structure)가 사용될 수 없다.
따라서 상기 CORDIC 프로세서는 많은 칩 영역(chip's area)을 차지하고 또한 많은 전력을 소비한다. 또한, 위상 언래퍼(unwrapper)에서 수행되는 위상 언래핑 과정과 상기 미분기에서 수행되는 미분 계산 과정에서도 26Mhz 클락이 필요하다. 따라서 칩의 영역, 복잡도(complexity), 및 전력 소비를 줄일 수 있는 데이터 인터폴레이션 기술이 필요하다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 칩의 영역, 복잡도, 및 전력 소비를 감소시킬 수 있는 인터폴레이터와 상기 인터폴레이터를 이용하는 인터폴레이션 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적인 과제는 상기 인터폴레이터를 구비하는 모듈레이터와 모듈레이션 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 인터폴레이션 방법은 입력 샘플링 주파수를 갖는 진폭 신호를 수신하여 인터폴레이팅하고, 인터폴레이트된 진폭 신호를 2n(n은 자연수)배만큼 오버샘플링하고, 오버샘플된 진폭 신호를 출력하는 단계; 및 상기 입력 샘플링 주파수를 갖는 위상 신호를 수신하여 인터폴레이팅하고, 인터폴레이트된 위상 신호를 미분하고, 미분된 위상 신호를 상기 2n배만큼 오버샘플링하고, 오버샘플된 미분된 위상 신호를 출력하는 단계를 구비한다.
상기 오버샘플된 진폭 신호를 출력하는 단계는 상기 인터폴레이트된 진폭 신호를 상기 2n(n은 자연수)배만큼 오버샘플링하기 전에 상기 인터폴레이트된 진폭 신호의 프렉셔널 지연(fractional delay)을 조절하는 단계를 더 구비한다.
상기 오버샘플된 미분된 위상 신호를 출력하는 단계는 상기 수신된 위상 신호를 인터폴레이팅하기 전에 상기 입력 샘플링 주파수를 갖는 상기 위상 신호를 위상 언래핑 (phase unwrapping)하는 단계를 더 구비한다. 상기 n은 3이다.
상기 기술적 과제를 달성하기 위한 인터폴레이션 방법은 입력 샘플링 주파수 를 갖는 진폭 신호를 수신하여 인터폴레이팅하고, 인터폴레이트된 진폭 신호의 프렉셔널 지연을 조절한 후, 지연 조절된 진폭 신호를 인터폴레이션 비율만큼 오버샘플링하고, 오버샘플된 진폭 신호를 출력하는 단계; 및 상기 입력 샘플링 주파수를 갖는 위상 신호를 수신하여 위상 언래핑하고, 위상 언래핑된 위상 신호를 인터폴레이팅하고, 인터폴레이트된 위상 신호를 미분하고, 미분된 위상 신호를 상기 인터폴레이션 비율만큼 오버샘플링하고, 오버샘플된 미분된 위상 신호를 출력하는 단계를 한다. 상기 인터폴레이션 비율은 2n(여기서, n은 자연수)이다.
상기 기술적 과제를 달성하기 위한 모듈레이션 방법은 직각 좌표 신호들을 진폭 신호와 위상 신호로 변환하는 단계; 상기 진폭 신호를 수신하여 인터폴레이팅하고, 인터폴레이트된 진폭 신호를인터폴레이션 비율만큼 오버샘플링하고, 오버샘플된 진폭 신호를 출력하는 단계; 및 상기 위상 신호를 수신하여 위상 언래핑하고, 위상 언래핑된 위상 신호를 인터폴레이팅하고, 인터폴레이트된 위상 신호를 미분하고, 미분된 위상 신호를 상기 인터폴레이션 비율만큼 오버샘플링하고, 오버샘플된 미분된 위상 신호를 출력하는 단계를 구비한다.
상기 오버샘플된 진폭 신호를 출력하는 단계는 상기 인터폴레이트된 진폭 신호를 상기 2n(n은 자연수)배만큼 오버샘플링하기 전에 상기 인터폴레이트된 진폭 신호의 프렉셔널 지연을 조절하는 단계를 더 구비한다.
상기 직각 좌표 신호들 각각과 상기 진폭 신호와 상기 위상 신호은 동일한 샘플링 주파수를 갖는다. 상기 인터폴레이션 비율은 2n(여기서, n은 자연수)이다.
상기 기술적 과제를 달성하기 위한 인터폴레이터는 진폭 인터폴레이터와 위상 인터폴레이터를 구비한다.
상기 진폭 인터폴레이터는 입력 샘플링 주파수를 갖는 진폭 신호를 수신하여 인터폴레이팅하고, 인터폴레이트된 진폭 신호를 인터폴레이션 비율만큼 오버샘플링하고, 오버샘플된 진폭 신호를 출력한다.
상기 위상 인터폴레이터는 상기 입력 샘플링 주파수를 갖는 위상 신호를 수신하여 위상 언래핑하고, 위상 언래핑된 위상 신호를 인터폴레이팅하고, 인터폴레이트된 위상 신호를 미분하고, 미분된 위상 신호를 상기 인터폴레이션 비율만큼 오버샘플링하고, 오버샘플된 미분된 위상 신호를 출력한다.
상기 진폭 인터폴레이터는 상기 인터폴레이트된 진폭 신호를 상기 인터폴레이션 비율만큼 오버샘플링하기 전에 상기 인터폴레이트된 진폭 신호의 프렉셔널 지연을 조절한다.
상기 기술적 과제를 달성하기 위한 인터폴레이터는 입력 포트와 출력 포트를 구비하며, 상기 입력 포트를 통하여 입력된 신호들을 인터폴레이팅하고, 인터폴레이트된 신호들을 상기 출력 포트를 통하여 출력하기 위한 인터폴레이터 코어; 제1샘플링 주파수를 갖는 진폭 신호를 수신하고, 서로 다른 지연 값을 갖는 다수의 진폭 지연 신호들을 제1버스로 출력하기 위한 진폭 지연 파이프라인; 상기 제1샘플링 주파수를 갖는 위상 신호를 수신하여 위상 언래핑하고, 위상 언래핑된 다수의 위상 신호들을 제2버스로 출력하기 위한 위상 언래핑 모듈; 제1스위칭 신호에 응답하여 상기 제1버스와 상기 제2버스 중의 어느 하나와 상기 인터폴레이터 코어의 상기 입 력 포트를 접속시키기 위한 제1스위칭 회로; 제2스위칭 신호에 응답하여 제3버스와 제4버스 중의 어느 하나와 상기 인터폴레이터 코어의 상기 출력 포트를 접속시키기 위한 제2스위칭 회로; 제1선택 신호들에 응답하여 상기 제3버스 상의 인터폴레이트된 진폭 신호들을 제2샘플링 주파수를 갖는 진폭 신호로서 순차적으로 출력하기 위한 제1선택회로; 상기 제4버스 상의 인터폴레이트된 위상 신호들을 수신하여 미분하고, 미분된 신호들을 출력하기 위한 미분 모듈; 및 제2선택신호들에 응답하여 상기 미분 모듈로부터 출력된 신호들을 상기 제2샘플링 주파수를 갖는 미분된 위상 신호로서 순차적으로 출력하기 위한 제2선택회로를 구비한다.
상기 인터폴레이터는 상기 제3버스와 상기 제1선택회로사이에 접속되고, 지연 값 제어신호에 기초하여 상기 제3버스 상의 상기 인터폴레이트된 진폭 신호들 각각의 프렉셔널 지연을 조절하고, 지연 조절된 진폭 신호들을 상기 제1선택회로로 출력하기 위한 프렉셔널 지연 블록을 더 구비한다.
상기 제2샘플링 주파수는 상기 제1샘플링 주파수의 2n(여기서, n은 자연수)배이다. 상기 제1스위칭 신호의 주파수와 상기 제2스위칭 신호의 주파수 각각은 상기 제1샘플링 주파수의 2배이다.
상기 기술적 과제를 달성하기 위한 모듈레이터는 변환기와 인터폴레이터를 구비한다. 상기 변환기는 직각 좌표 신호들을 극 좌표 신호들로 변환한다. 상기 인터폴레이터는 상기 극 좌표 신호의 진폭 신호를 수신하여 인터폴레이팅하고, 인터폴레이트된 진폭 신호를 인터폴레이션 비율만큼 오버샘플링하고, 오버샘플된 진폭 신호를 출력하거나 또는 상기 극 좌표 신호의 위상 신호를 수신하여 위상 언래핑하고, 위상 언래핑된 위상 신호를 인터폴레이팅하고, 인터폴레이트된 위상 신호를 미분하고, 미분된 위상 신호를 상기 인터폴레이션 비율만큼 오버샘플링하고, 오버샘플된 미분된 위상 신호를 출력한다.
상기 변환기는 CORDIC(Coordinate Rotation Digital Calculation) 알고리즘을 사용하는 프로세서이다. 상기 인터폴레이터는 상기 인터폴레이트된 진폭 신호를 상기 인터폴레이션 비율만큼 오버샘플링하기 전에 상기 인터폴레이트된 진폭 신호의 프렉셔널 지연을 조절한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
우선, 본 발명의 실시예에 따른 멀티플라이어가 없는 인터폴레이터 (multiplier-less interpolator)와 상기 인터폴레이터를 구비하는 모듈레이터를 구현하기 위한 기술적 배경을 설명하면 다음과 같다.
1. 사전 지식 (preliminary information)
여러 가지 인터폴레이션 접근법들 중에서 다항식 인터폴레이션 (polynominal interpolation) 또는 라그랑지 인터폴레이션(Lagrange interpolation)은 시간-영역 해석에 기초한다. 디지털 신호 처리 시스템(digital signal processing system)에 서, 상기 다항식 인터폴레이션 또는 라그랑지 인터폴레이션은 다위상 필터(poly-phase filter)로서 구현될 수 있다. 이하 2차 다항식 인터폴레이션에 대하여 기술한다.
이차 다항식은 수학식 1과 같은 포물선 방정식으로 주어진다.
[수학식 1]
Figure 112006078159112-pat00001
세 점들의 집합, 즉 ({(x1, y1), (x2, y2), 및 (x3, y3)})을 이용하여 상기 포물선의 파라미터들(a, b, 및 c)을 계산할 수 있다. 세 점들의 집합, 즉 ({(x1, y1), (x2, y2), 및 (x3, y3)})과 수학식 1을 이용하여 수학식 2를 만들면 다음과 같다.
[수학식 2]
Figure 112006078159112-pat00002
그리고, 수학식 2를 매트릭스 형태(matrix-form)로 표현하면, 수학식 3과 같다.
[수학식 3]
Figure 112006078159112-pat00003
필터에서 사용되는 데이터처럼 데이터가 고정 스텝 샘플 값들(fixed step sample values)로 구성되어 있을 때, 세 점들의 집합에 대하여 x1=0, x2=1, 및 x3=2라고 가정하면 새로운 세 점들의 집합, 즉 {(0, y1), (1, y2), 및 (2, y3)}를 얻을 수 있고, 이를 매트릭스 형태로 표현하면 수학식 4와 같다.
[수학식 4]
Figure 112006078159112-pat00004
수학식 4를 필터의 필드(filter's field)로 구현하면 수학식 5와 같다. 예컨대, y를 q로 기수법(notation)을 변환한다.
[수학식 5]
Figure 112006078159112-pat00005
여기서 qi(i는 데이터 심볼 인텍스(data symbol index))는 입력 스트림 데이 터(input stream data)를 나타낸다. 여기서 우리는 세 점들({(0, qi -2), (1, qi -1), (2, qi)})을 얻을 수 있고, 수학식 5를 이용하여 파라미터들을 계산할 수 있다.
수학식 5와 이전의 공식들을 이용하면, 프렉셔널 지연 FIR 필터(fractional delay FIR filter)의 필터 탭들은 용이하게 계산될 수 있다. 상기 프렉셔널 지연 FIR 필터는 이동 평균 형태(moving averaging form)로 수학식 6과 같이 표현될 수 있다.
[수학식 6]
Figure 112006078159112-pat00006
여기서 Δ는 프렉셔널 지연 값을 나타내고,
Figure 112006078159112-pat00007
는 프렉셔널 지연 값(Δ)으로부터 획득된 고정 필터 탭들의 계수들을 나타낸다. 예컨대, 각각의 i에 대하여 qi-2+1/4를 계산하고자 할 때, 필터 탭들의 계수들(w2, w1, w0)은 수학식 7과 같이 결정될 수 있다.
[수학식 7]
Figure 112006078159112-pat00008
세 점들({(0, qi -2), (1, qi -1), (2, qi)}) 대신에 새로운 세 점들({(-1, qi -2), (0, qi -1), (1, qi)}))을 고려하면, 수학식 5는 수학식 8과 같이 다시 표현된다.
[수학식 8]
Figure 112006078159112-pat00009
이 경우 수학식 7을 통하여 계산된 계수들(coefficients)은 수학식 9를 통하여 얻어질 수 있다.
[수학식 9]
Figure 112006078159112-pat00010
수학식 8의 모든 계산들은 쉬프트-앤드-에드(shift-and-add) 연산들을 이용하여 계산될 수 있다. 쉬프트-앤드-에드 연산들은 본 발명의 실시예에 따른 인터폴레이터 코어에 사용될 수 있다.
2. 2차 인터폴레이션을 위한 미분 스무딩 접근법(derivative smoothing approach for second order interpolation)
위상 신호의 미분 때문에 PLL 애플리케이션을 위하여, 인터폴레이트된 데이터의 미분과 미분 불연속점들의 스무딩(smoothing)에 관심을 갖는 것이 중요하다. 상기 인터폴레이트된 데이터의 미분과 상기 미분 불연속점들의 스무딩은 인터폴레이팅 다항식 차수의 증가에 의하여 또는 다른 접근법들을 이용하여 이룰 수 있다.
도 2는 종래의 인터폴레이션 접근법에 따라 미분 불연속 점이 발생되는 경우를 설명하기 위한 도면이다. 도 2에 도시된 접근법은 전통적인 2차 인터폴레이션에 기초한 접근법이다. 도 2를 참조하면, 샘플 넘버 "0"과 샘플 넘버 "2" 사이의 시간-공간(time-space)을 채우기 위하여 수학식 8을 이용하여 두 개의 포물선들(f1과 f2)을 만들고, 두 개의 포물선들(f1과 f2) 각각의 데이터의 첫 번째 반(예컨대, 샘플 넘버 "0"과 샘플 넘버 "2"사이에서 샘플 넘버 "0"과 샘플 넘버 "1"사이, 및 샘플 넘버 "0"과 샘플 넘버 "2"사이에서 샘플 넘버 "1"과 샘플 넘버 "2"사이)을 선택한다. 인터폴레이션을 하는 동안 상기 인터폴레이션이 어떻게 진행되는지를 정확하게 반영할 수 있으므로 상기와 같은 예를 가정할 수 있다.
도 2에 도시된 예는 인터폴레이트된 영역이 미분 불연속 점(derivative discontinuity) 문제를 갖는 것을 보여준다. 미분 불연속 점 문제는 서로 다른 포물선들 사이에서 어떻게 스위칭을 할지 또는 어떻게 데이터를 매끄럽게 할지에 대한 어떠한 천이 규칙(transition rule)도 가지고 있지 않기 때문에 발생한다. 따라서 본 발명에 따른 인터폴레이션 기술은 매끄러운 미분(smoothed derivative)을 제공하는 것이다.
도 3은 본 발명의 실시예에 따른 인터폴레이션 기술인 매끄러운 접근법 (smoothing approach)을 설명하기 위한 도면이다.
본 발명에 따른 천이 규칙은 계수들(coefficients)을 가중함으로써 얻을 수 있다. 도 2와 도 3에 도시된 샘플들(샘플 넘버 "1"과 샘플 넘버 "2")을 참조하고, f1(a)=f2(a) 및 f1(b)=f2(b) 일때 x∈ [a, b]에 대하여 y=f1(x)과 y=f2(x)사이를 스위칭함으로써 매끄러운 접근법은 공식화될 수 있다.
[수학식 10]
에지 값 일치(Edge value accordance):
Figure 112006078159112-pat00011
에지 미분 일치(Edge derivative accordance):
Figure 112006078159112-pat00012
수학식 10을 만족하는 포괄적인 함수는 수학식 11과 같다.
[수학식 11]
F(x) =(1-λ)f1(x)+ λf2(x), ∀x∈[a, b]
여기서, λ∈[0, 1]이고,
Figure 112006078159112-pat00013
이라고 가정하고, λ를 수학식 11에 대입하고 단순화시키면 수학식 12를 얻을 수 있다.
[수학식 12]
Figure 112006078159112-pat00014
수학식 10과 수학식 12를 이용하면, 에지 값 일치는 수학식 13과 같다.
[수학식 13]
Figure 112006078159112-pat00015
수학식 10과 수학식 12를 이용하면, 에지 미분 일치는 수학식 14와 같다.
[수학식 14]
Figure 112006078159112-pat00016
f1(a)=f2(a)이고 f1(b)=f2(b)이기 때문에, 수학식 14를 정리하면 수학식 15와 같다.
[수학식 15]
Figure 112006078159112-pat00017
x=a와 x=b를 이용하여 수학식 15를 정리하면 수학식16과 같다.
[수학식 16]
Figure 112006078159112-pat00018
수학식 13과 수학식 16은 수학식 12로 표현된 천이 규칙이 수학식 10을 만족하는 것을 보여준다. 따라서 2차 인터폴레이션을 위한 미분 스무딩 접근법에 따라 인터폴레이트된 곡선과 미분은 연속적으로 될 것이다.
본 발명에 따른 접근법은 디지털 인터폴레이션을 위하여 하드웨어 또는 소프트웨어로 용이하게 구현될 수 있다.
각각의 인터폴레이팅 함수 (interpolating function)을 위하여 독립적인 명수법 (numeration)이 사용된다면 상기 접근법은 디지털 인터폴레이션을 위하여 구현될 수 있다. 만일 f1(x)와 f2(x)가 다항식 곡선들인 경우, 수학식 11을 구현한 FIR필터는 정규의 FIR 필터링(ordinary FIR filtering)을 할 수 있다. 2차 곡선의 경우 상기 FIR 필터는 수학식 17과 같이 주어진다.
[수학식 17]
Figure 112006078159112-pat00019
여기서, Δ는 프렉셔널 지연 값이고,
Figure 112006078159112-pat00020
는 프렉셔널 지연 값(Δ)을 얻기 위한 고정 필터 탭들의 계수들을 나타낸다. 예컨대, 각각의 i에 대하여 인터폴레이트된 값(qi -2+1/4)을 계산할 필요가 있다.
도 4는 도 3에 도시된 매끄러운 접근법을 보다 상세하게 설명하기 위한 도면이다. 도 4를 참조하면, 서로 다른 포물선들(f1과 f2)에 서로 다른 명수법 (numeration)을 사용한다면, 우리는 다음과 같은 알고리즘을 얻을 수 있다.
1. 두 포물선들의 파라미터들을 계산하기 위하여, 수학식 7과 지연 벡터
Figure 112006078159112-pat00021
를 사용한다.
상기 두 포물선들은 샘플들에 대한 독립적인 명수법을 내면적으로 (internally) 가지고 있다. 즉, 첫 번째 포물선(f1)의 관점에서 (i-2+1/4)의 지연 값은 1/4이고, 두 번째 포물선(f2)의 관점에서 (i-2+1/4)의 지연 값은 -3/4임을 의미한다.
수학식 7을 이용하여 계수들을 구하면 다음과 같다.
a1=(0 1/2 -1 1/2); a2=(1/2 -1 1/2 0);
b1=(0 -1/2 0 1/2); b2=(-1/2 0 1/2 0);
c1=(0 0 1 0); c2=(0 1 0 0)
2. λ를 계산하고 수학식 12를 계산한다. 이 경우 우리는 수학식 12로부터 수학식 18을 얻을 수 있다.
[수학식 18]
Figure 112006078159112-pat00022
3. 독립적인 명수법을 이용하여 대응되는 값들을 수학식 18에 대입하면 수학식 19와 같은 탭들을 얻을 수 있다.
[수학식 19]
Figure 112006078159112-pat00023
만일 프렉셔널 지연의 분모가 2n 값, 즉 인터폴레이션 비율(interpolation ratio)이 2n 값이면, 어떠한 멀티플라이어를 구비하지 않는 필터(예컨대, FIR 필터)를 구현할 수 있다.
상술한 바와 같이 본 발명의 실시예에 따른 멀티플라이어가 없는 인터폴레이터는 쉬프트-앤드-에드 기술과 2n 값의 인터폴레이션 비율을 갖는다.
도 5는 본 발명의 실시예에 따른 인터폴레이터를 구비하는 모듈레이터의 기능 블락도이다. 상기 모듈레이터는 GSM 네트워크의 송신기 또는 EDGE (또는 EGPRS) 네트워크의 송신기에서 사용될 수 있다.
도 5를 참조하면, 상기 모듈레이터(10)는 3비트 심볼 맵퍼(12), 회전 카운터(14), 가산기(16), I-Q 맵퍼(18), 업샘플러들(20과 22), 펄스 모양 필터들(24와 26), 좌표 변환기(28), 및 멀티플라이어가 없는 인터폴레이터(30)를 구비한다.
3비트 심볼 맵퍼(12)는 입력 비트 스트림을 수신하고 3비트 단위로 데이터를 출력하고, 회전 카운터(14)는 3π/8-8PSK에 따른 위상 정보를 출력한다. 가산기(16)는 3비트 심볼 맵퍼(12)로부터 출력되는 3비트 단위의 데이터와 회전 카운터(14)로부터 출력된 위상 정보를 더하고 그 결과를 I-Q 맵퍼(18)로 출력한다. I-Q 맵퍼(18)는 상기 3비트 단위의 데이터와 상기 위상 정보에 기초하여 상기 3비트 단위의 데이터를 직각 좌표 상에 사상(mapping)되도록 한다.
업샘플러들(20과 22)각각은 I-Q 맵퍼(18)로부터 출력된 I신호(I)와 Q 신호(Q)를 12x 오버샘플링하고, 오버샘플된 I신호와 Q신호를 출력한다. 펄스 형태 필터들(24와 26)각각은 오버샘플된 I신호와 Q신호를 수신하여 인터폴레이팅하고 인터폴레이팅된 각각의 신호(I와 Q)를 출력한다.
EDGE에서 펄스 모양 필터의 길이가 4 심벌들인 경우, 본 발명의 실시예에 따른 모듈레이터에 구현된 펄스 모양 필터들(24와 26) 각각은 4*12=48 개의 필터 탭들을 필요로 한다. 그러나, 도 1에 도시된 종래의 모듈레이터에 구현된 펄스 모양 필터들 각각은 4*96=384 개의 필터 탭들을 필요로하므로, 본 발명에 따른 모듈레이터에서 사용되는 필터 탭들의 수는 도 1에 도시된 모듈레이터에서 사용되는 필터 탭들의 수보다 1/8 감소한다. 따라서 모듈레이터의 칩 면적이 감소하는 효과가 있 다.
좌표 변환기(28)는 직각 좌표 신호들(I와 Q)을 극 좌표 신호들(AS와 PS)로 변환하고 변환된 신호들을 출력한다. 좌표 변환기(28)로서 CORDIC(Coordinate Rotation Digital Calculation) 알고리즘을 사용하는 CORDIC 프로세서가 사용될 수 있다. 본 발명의 실시예에 따른 CORDIC 프로세서(28)는 12x 클락을 사용하므로, 96x클락을 사용하는 도 1에 도시된 CORDIC 프로세서와 달리 반복적인 구조가 사용될 수 있다.
또한, 본 발명의 실시예에 따른 CORDIC 프로세서(28)는 96x 클락을 사용하지 않고 12x클락을 사용하므로, 12x 클락을 사용하는 CORDIC 프로세서(28)에서 소비되는 전력은 96x 클락을 사용하는 도 1에 도시된 종래의 CORDIC 프로세서에서 소비되는 전력보다 상당히 작다. 또한, 본 발명에 따른 CORDIC 프로세서(28)는 직각 좌표 신호들(I와 Q) 각각을 오버샘플링하지 않는다.
멀티플라이어가 없는 인터폴레이터(30)는 입력 샘플링 주파수(12x)를 갖는 진폭 신호(AS)를 수신하여 인터폴레이팅하고, 인터폴레이트된 진폭 신호를 인터폴레이션 비율만큼 오버샘플링하고, 오버샘플된 진폭 신호(OAS)를 출력하거나, 또는 입력 샘플링 주파수(12x)를 갖는 위상 신호(PS)를 수신하여 위상 언래핑하고, 위상 언래핑된 위상 신호를 인터폴레이팅하고, 인터폴레이트된 위상 신호를 미분하고, 미분된 위상 신호를 상기 인터폴레이션 비율만큼 오버샘플링하고, 오버샘플된 미분된 위상 신호(OPS)를 출력한다.
멀티플라이어가 없는 인터폴레이터(30)는 상기 인터폴레이트된 진폭 신호를 상기 인터폴레이션 비율만큼 오버샘플링하기 전에 상기 인터폴레이트된 진폭 신호의 프렉셔널 지연(fractional delay)을 조절할 수 있다.
도 6a는 본 발명의 실시예에 따른 멀티플라이어를 구비하지 않는 진폭 인터폴레이터의 기능 블락도이고, 도 6b는 본 발명의 실시예에 따른 멀티플라이터를 구비하지 않는 위상 인터폴레이터의 기능 블락도이다. 진폭 인터폴레이터는 진폭 경로 신호(amplitude path signal)를 처리하기 위한 회로(circuitry)이고, 위상 인터폴레이터는 위상 경로 신호(phase path signal)를 처리하기 위한 회로(circuitry)이다.
도 6a와 도 6b를 참조하면, 인터폴레이터(30)는 진폭 지연 파이프라인(32), 제1버스(34), 제2버스(36), 제1스위칭 회로(38), 인터폴레이터 코어(42), 제2스위칭 회로(46), 제3버스(48), 제4버스(50), 선택신호 발생기(56), 제1선택회로(58), 언래핑 모듈(62와 64로 구성됨), 미분 모듈(66), 및 제2선택회로(68)를 구비한다. 인터폴레이터(30)는 지연 값 조절 회로(54)와 프렉셔널 지연 블락(52)를 더 구비할 수 있다.
진폭 지연 파이프라인(32)의 입력단자는 CORDIC 프로세서(28)로부터 출력된 진폭 신호(AS)를 수신한다. 상기 진폭 신호(AS)는 제1샘플링 주파수(예컨대, 12x 오버샘플링)를 갖는다.
진폭 지연 파이프라인(32)은 직렬로 접속된 다수의 지연 셀들(Z-1)을 구비한다. 진폭 지연 파이프라인(32)은 진폭 신호(AS)를 수신하고, 각각이 서로 다른 지 연 값을 갖는 다수의 진폭 지연 신호들을 제1버스(34)로 출력한다. 상기 다수의 진폭 지연 신호들은 진폭 신호(AS)와 다수의 지연 셀들(Z-1)각각으로부터 출력된 진폭 신호들을 포함한다.
다수의 지연 셀들(Z-1) 각각은 플립-플롭으로 구현될 수 있다. 상기 진폭 신호(AS)가 a(a는 자연수)비트인 경우, 다수의 지연 셀들(Z-1) 각각은 a개의 플립-플롭들로 구현될 수 있다. 다수의 지연 셀들(Z-1) 각각은 낮은 주파수(예컨대, 12x)로 구동되므로, 진폭 지연 파이프라인(32)에서 소비되는 전력은 감소한다.
제1버스(34)와 제2버스(36) 각각은 b(b는 자연수, 예컨대, b=4)비트 폭, 예컨대, 4개의 라인들로 구현될 수 있다.
제1스위칭 회로(38)는 제1스위칭 신호에 응답하여 제1버스(34)와 제2버스 (36)중에서 어느 하나의 버스와 인터폴레이터 코어(42)의 입력포트(40)를 접속시킨다. 상기 입력 포트(40)는 b(예컨대, b=4)비트 폭, 예컨대 4개의 라인들로 구현될 수 있다.
진폭 경로 신호를 처리하기 위한 진폭 경로(amplitude path)에서 제1스위칭 회로(38)는 상기 제1스위칭 신호에 응답하여 제1버스(34)와 인터폴레이터 코어 (42)의 입력포트(40)를 접속시키고, 위상 경로 신호를 처리하기 위한 위상 경로 (phase path)에서 제1스위칭 회로(38)는 상기 제1스위칭 신호에 응답하여 제2버스(36)와 인터폴레이터 코어(42)의 입력포트(40)를 접속시킨다. 상기 제1스위칭 신 호의 주파수는 제1샘플링 주파수(예컨대, 12x 오버샘플링)의 2배(예컨대, 24x 오버샘플링)일 수 있다. 이는 제1버스(34)의 출력신호들과 제2버스(36)의 출력신호들을 번갈아 인터폴레이터 코어(42)의 입력포트(40)로 출력하기 위함이다.
인터폴레이터 코어(42)는 입력 포트(40)와 출력 포트(44)를 구비하며, 상기 입력 포트(40)를 통하여 입력된 신호들(예컨대, 제1버스(34)상의 진폭 신호들 또는 제2버스(36)상의 위상 신호들)을 수신하여 이들을 인터폴레이팅하고, 인터폴레이트된 신호들을 상기 출력 포트(44)를 통하여 출력한다. 인터폴레이터 코어(42)의 구조와 기능은 도 9를 참조하여 상세히 설명될 것이다.
인터폴레이터 코어(42)는 진폭 경로 신호와 위상 경로 신호를 처리하기 위하여 공유되므로, 본 발명의 실시예에 따른 인터폴레이터 코어(42) 또는 인터폴레이터 코어(42)를 구비하는 인터폴레이터(30)가 모듈레이터에서 차지하는 칩 면적은 상당히 감소한다. 상기 출력 포트(44)는 c(c는 자연수, 예컨대, c=7)비트 폭, 예컨대 7개의 라인들로 구현될 수 있다.
제2스위칭 회로(46)는 제2스위칭 신호에 응답하여 인터폴레이터 코어(42)의 출력 포트(44)와, 제3버스(48)와 제4버스(50)중에서 어느 하나의 버스를 접속시킨다.
진폭 경로(amplitude path)에서 제2스위칭 회로(46)는 상기 제2스위칭 신호에 응답하여 제3버스(48)와 인터폴레이터 코어(42)의 출력 포트(44)를 접속시키고, 위상 경로(phase path)에서 제2스위칭 회로(46)는 상기 제2스위칭 신호에 응답하여 제4버스(50)와 인터폴레이터 코어(42)의 출력 포트(44)를 접속시킨다. 상기 제2스 위칭 신호의 주파수는 제1샘플링 주파수(예컨대, 12x 오버샘플링)의 2배(예컨대, 24x 오버샘플링)일 수 있다. 이는 출력 포트(44)로부터 번갈아 출력되는 진폭 신호들을 제3버스(48)로 출력하고, 위상 신호들을 제4버스(50)로 번갈아 출력하기 위함이다. 상기 제1스위칭 신호와 상기 제2스위칭 신호는 서로 동일한 신호일 수 있고 서로 다른 신호들 일 수 있다.
선택 신호 발생기(56)는 제1선택신호들을 제1선택회로(58)로 출력할 수 있다. 따라서 제1선택회로(58)는 상기 제1선택신호들에 응답하여 제3버스(48) 상의 진폭 신호들(즉, 인터폴레이트된 진폭 신호들)과 진폭 지연 파이프라인(32)의 두 번째 지연 셀의 출력신호(즉, 인터폴레이트되지 않은 신호)를 순차적으로 출력할 수 있다.
선택 신호 발생기(56)가 d(예컨대, d=3)비트-업 카운터로 구현되는 경우, 제1선택회로(58)는 상기 제1선택신호들에 응답하여 "0"번 입력단자로 입력되는 신호로부터 "7"번 입력 단자로 입력되는 신호를 순차적으로 출력할 수 있다. 또한, 선택 신호 발생기(56)는 d비트 다운-카운터로 구현될 수도 있다.
따라서 각각의 입력단자로 입력되는 신호가 12배(12x)로 오버샘플링된 신호인 경우, 제1선택회로(58)는 96배(96x)로 오버샘플링된 신호를 출력하는 효과가 있다.
일반적인 폴라 모듈레이터 (polar modulator)에서 진폭 경로와 위상 경로 사이에 프렉셔널 부정합 (fractional mismatch)이 존재한다. 본 발명의 실시예에 따른 멀티플라이어를 구비하지 않는 인터폴에이터(30)는 도 7에 도시된 바와 같은 다 -위상 구조 인터폴레이터(poly-phase structure interpolator)를 구비함으로서 진폭-위상 시간 부정합을 제거할 수 있다. 즉, 각각의 다-위상 브렌치에 도 7과 같은 단위 프렉셔널 딜레이 소자를 구현한다.
따라서 인터폴레이터(30)는 지연 값 조절 회로(54)와 프렉셔널 지연 블락(52)를 더 구비할 수 있다. 지연 값 조절 회로(54)는 진폭과 위상 사이의 시간 부정합을 조절하기 위하여 프렉셔널 지연 블락(52)으로 지연 조절 값을 출력한다. 지연 값 조절 회로(54)는 e(e는 자연수)비트 레지스터로 구현될 수 있다.
프렉셔널 지연 블락(52)은 도 7에 도시된 바와 같은 다수의 단위 프렉셔널 딜레이 소자들을 구비하며, 다수의 단위 프렉셔널 딜레이 소자들 각각은 제3버스(48)의 각 라인과 각 입력단자(0 내지 6)사이, 및 진폭 지연 파이프라인(32)의 두 번째 지연 셀의 출력 단자와 입력 단자(7)사이에 접속된다. 지연 값 조절 회로(54)로부터 출력되는 상기 지연 값에 기초하여, 다수의 단위 프렉셔널 딜레이 소자들 각각은 진폭과 위상 사이의 시간 부정합을 조절하기 위하여 각각의 입력 신호의 프렉셔널 지연을 조절한다.
도 7은 단위 플렉셔녈 딜레이 소자의 기능 블락도이다.
두 점들({(0,qi -1),(1,qi)})을 가정하면, 상기 두점들({(0,qi -1),(1,qi)}) 사이의 선형 방정식은 수학식 20과 같이 표현될 수 있다.
[수학식 20]
Figure 112006078159112-pat00024
여기서, Δ는 프렉셔널 지연(Δ ∈ {0, 1/4, 1/2, 3/4, 1})을 나타내고, a=qi- qi - 1 이고 b=qi -1이다. 도 7은 수학식 20에 기초하여 구현된 선형 인터폴레이터의 블락도이다. 단위 플렉셔녈 딜레이 소자는 지연 값 조절 회로(54)로부터 출력된 지연 값에 따라 0 내지 1사이에서 샘플의 지연을 조절할 수 있다.
언래핑 모듈(62와 64로 구성됨)은 제1샘플링 주파수(12x)를 갖는 위상 신호(PS)를 수신하여 위상 언래핑(phase unwrappimg)하고, 위상 언래핑된 다수의 위상 신호들을 제2버스(36)로 출력한다.
도 8은 위상 언래핑 원리를 설명하기 위한 그래프이다. 도 6b와 8을 참조하면, 도 8에 도시된 포인트들(●) 각각은 위상 지연 파이프라인(62)의 초기값을 나타내고, 포인트들(○) 각각은 언랩된 위상 지연 파이프라인의 값을 나타낸다.
인덱스(-1)의 샘플과 인덱스(-2)의 샘플 사이에는 갭(gap)이 존재한다. 상기 갭은 "랩-어라운드(wrap-around)"에 의하여 제거될 수 있다. 즉, 모든 샘플들로부터 인덱스(0)의 샘플값(-2)를 빼주면 상기 갭은 제거될 수 있다.
도 8의 오른쪽에 있는 숫자들(-4 내지 3)은 1의 보수(one's complement)를 나타내고, 가장 큰 양수(most positive number)는 3이고 가장 작은 음수(most negative number)는 -4이다. 따라서 인덱스(-3)의 샘플은 2이므로, 2-(-2)의 계산 을 통하여 4는 -4로, 인덱스(-2)의 샘플은 3이므로, 3-(-2)의 계산을 통하여 5는 -3으로, 인덱스(-1)의 샘플은 -3이므로, -3-(-2)의 계산을 통하여 -3은 -1로, 그리고 인덱스(0)의 샘플은 -2이므로, -2-(-2)의 계산을 통하여 -2는 0으로 언래핑된다.
언래핑 모듈은 위상 지연 파이프라인(62)과 가산기 블록(64)를 구비한다. 위상 지연 파이프라인(62)은 직렬로 접속된 다수의 지연 셀들(Z-1)을 구비한다. 위상 지연 파이프라인(140)은 위상 신호(PS)를 수신하고, 서로 다른 위상을 갖는 각각의 지연 위상 신호를 각각의 가산기의 (+)입력단자로 출력한다.
다수의 지연 셀들(Z-1) 각각은 플립-플롭으로 구현될 수 있다. 상기 위상 신호(PS)가 a(a은 자연수)비트인 경우, 다수의 지연 셀들(Z-1) 각각은 a개의 플립-플롭들로 구현될 수 있다. 다수의 지연 셀들(Z-1) 각각은 낮은 주파수(예컨대, 12x)로 구동되므로, 진폭 지연 파이프라인(32)에서 소비되는 전력은 감소한다.
상술한 바와 같이 언래핑 모듈(62와 64로 구성됨)은 랩-어라운드(wrap-around) 가산기에 기초하여 구현될 수 있다. b 비트 폭을 갖는 제2버스(36)의 어느 하나의 라인은 논리 값 "0"을 수신한다.
제2버스(36)상의 위상 언래핑된 위상 신호들은 제1스위칭 회로(38)를 통하여 인터폴레이터 코어(42)의 입력 포트(40)로 입력된다. 인터폴레이터 코어 (42)는 제2버스(36)와 입력 포트(40)를 통하여 입력된 위상 신호들을 인터폴레이션하고, 인 터폴레이트된 위상 신호들을 제2스위칭 회로(46)를 통하여 제4버스(50)로 출력한다.
미분 모듈(66)은 인터폴레이터 코어(42)에 의하여 인터폴레이트된 위상 신호들을 수신하여 미분하고, 미분된 위상 신호들을 제2선택회로(68)로 출력한다.
미분 모듈(66)은 다수의 가산기들을 구비한다. 다수의 가산기들 중에서 어느 하나는 가산기 블록(64)의 두 번째 가산기의 출력 신호와 제4버스(48)의 어느 하나의 라인의 신호를 연산하고, 다수의 가산기들 중에서 다른 하나는 가산기 블록(64)의 첫 번째 가산기의 출력 신호와 제4버스(48)의 다른 하나의 라인의 신호를 연산한다. 미분 모듈(66)은 낮은 주파수(예컨대, 12x)로 구동되므로, 96x를 사용하는 도 1에 도시된 미분기에서 소비되는 전력에 비하여 미분 모듈(66)에서 소비되는 전력은 상당히 감소한다.
제2선택회로(68)는 선택신호 발생기(56)로부터 출력된 제2선택 신호에 응답하여 미분 모듈(66)로부터 출력된 신호들을 순차적으로 출력할 수 있다.
선택 신호 발생기(56)가 d(예컨대, d=3)비트-업 카운터로 구현되는 경우, 제2선택회로(66)는 상기 제2선택신호들에 응답하여 "0"번 입력단자로 입력되는 신호로부터 "7"번 입력 단자로 입력되는 미분된 위상 신호를 순차적으로 출력할 수 있다.
따라서, 각각의 입력단자로 입력되는 신호가 12배로 오버샘플링된 신호인 경우, 제2선택회로(68)는 96배로 오버샘플링된 신호를 출력하는 효과가 있다.
제1선택회로(58)와 제2선택회로(68)는 멀티플렉서로 구현될 수 있으나 이에 한정되는 것은 아니다.
상술한 바와 같이 위상 인터폴레이터는 인터폴레이터 코어(42), 언래핑 모듈(62와 64로 구성됨), 제2버스(36), 제4버스(48), 미분 모듈(66), 및 제2선택회로(68)를 구비한다. 즉, 본 발명의 실시예에 따른 위상 인터폴레이터는 언래핑 동작, 인터폴레이팅 동작, 및 미분 동작을 수행한다.
상기 위상 인터폴레이터를 구비하는 위상 경로는 제1샘플링 주파수(12x)를 갖는 위상 신호(PS)를 수신하고, 수신된 위상 신호(PS)를 위상 언래핑하고, 언래핑된 위상 신호들을 인터폴레이션하고, 2n(예컨대, n=3)배의 인터폴레이션 비율로 오버-샘플된(over-sampled) 미분된 위상 신호(OPS)를 출력할 수 있다.
도 9는 도 6a에 도시된 인터폴레이터 코어의 블록도를 나타내고, 도 10a 내지 도 10g는 도 9에 도시된 필터 뱅크들의 블록도들을 나타낸다.
도 9 내지 도 10g를 참조하면, 인터폴레이터 코어(42)는 각각이 쉬프트-앤드-에드 유닛(shift-and-add unit)으로 구성될 수 있는 포물선 매개변수 계산모듈(70)과 다수의 필터 뱅크들(72-1 내지 72-7)을 구비한다.
수학식 1 내지 수학식 17을 참조하여 설명한 바와 같이 포물선의 매개변수들 (a1, b1, c1, a2, b2, 및 c2)를 계산할 수 있는 포물선 매개변수 계산모듈(70)은 다수의 쉬프터들과 다수의 가산기들을 구비한다. 여기서 >>q은 오른쪽으로 q-비트 쉬프트됨을 나타낸다.
필터 뱅크들 (72-1 내지 72-7)각각은 포물선의 매개변수들(a1, b1, c1, a2, b2, 및 c2)에 기초하여 인터폴레이트된 진폭 신호 또는 인터폴레이트된 위상 신호를 출력한다. 도 10a 내지 도 10g을 참조하면, 필터 뱅크들 (72-1 내지 72-7)각각은 다수의 라이트 쉬프터들 (right shifters)과 다수의 가산기들을 구비한다. 따라서 필터 뱅크들 (72-1 내지 72-7)각각은 쉬프트-앤드-에드 연산(shift-and add operation)을 수행할 수 있다. 상기 다수의 가산기들 각각은 감산기로 대체될 수도 있다.
도 10a 내지 도 10g에 도시된 필터 뱅크들(72-1 내지 72-7)각각은 예컨대, 도 4에 도시된 qi -2와 qi - 1를 인터폴레이션한 다수의 값들 중에서 상응하는 어느 하나의 값을 출력한다.
본 명세서에서 설명된 본 발명에 따른 인터폴레이션 기술은 2차 매끄러운 미분 접근법을 사용하고 멀티플라이어를 사용하지 않으며 인터폴레이션 비율은 2n(여기서, n은 자연수)이나, 본 발명에 따른 기술적 사상이 이에 한정되는 것은 아니다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 인터폴레이터의 진폭 지연 파이프라인과 위상 지연 파이프라인은 낮은 주파수(12x)에서 동작하므로, 상기 인터폴레이터에서 소비되는 전력은 감소하는 효과가 있다.
또한, 본 발명에 따른 인터폴레이터의 인터폴레이터 코어는 진폭 경로 신호와 위상 경로 신호를 처리할 수 있으므로, 상기 인터폴레이터의 칩 면적은 감소하는 효과가 있다.
본 발명에 따른 인터폴레이터는 멀티플라이어를 사용하지 않으므로 인터폴레이터에서 소비되는 전력이 감소함은 물론 칩 면적이 상당히 감소하는 효과가 있다.
본 발명에 따른 인터폴레이터의 프렉셔널 블록은 멀티플라이어를 사용하지 않으므로, 인터폴레이터에서 소비되는 전력이 감소함은 물론 칩 면적이 상당히 감소하는 효과가 있다.
본 발명에 따른 인터폴레이터는 멀티플라이어를 사용하지 않으므로 상기 인터폴레이터의 복잡도(complexity)가 감소하는 효과가 있다.

Claims (23)

  1. 입력 샘플링 주파수를 갖는 진폭 신호를 수신하여 인터폴레이팅하고, 인터폴레이트된 진폭 신호를 2n(n은 자연수)배만큼 오버샘플링하고, 오버샘플된 진폭 신호를 출력하는 단계; 및
    상기 입력 샘플링 주파수를 갖는 위상 신호를 수신하여 인터폴레이팅하고, 인터폴레이트된 위상 신호를 미분하고, 미분된 위상 신호를 상기 2n배만큼 오버샘플링하고, 오버샘플된 미분된 위상 신호를 출력하는 단계를 구비하는 인터폴레이션 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 오버샘플된 진폭 신호를 출력하는 단계는,
    상기 인터폴레이트된 진폭 신호를 상기 2n(n은 자연수)배만큼 오버샘플링하기 전에 상기 인터폴레이트된 진폭 신호의 프렉셔널 지연(fractional delay)을 조절하는 단계를 더 구비하는 인터폴레이션 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 오버샘플된 미분된 위상 신호를 출력하는 단계는,
    상기 수신된 위상 신호를 인터폴레이팅하기 전에 상기 입력 샘플링 주파수를 갖는 상기 위상 신호를 위상 언래핑(phase unwrapping)하는 단계를 더 구비하는 인터폴레이션 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 n은 3인 인터폴레이션 방법.
  5. 입력 샘플링 주파수를 갖는 진폭 신호를 수신하여 인터폴레이팅하고, 인터폴레이트된 진폭 신호의 프렉셔널 지연을 조절한 후, 지연 조절된 진폭 신호를 인터폴레이션 비율만큼 오버샘플링하고, 오버샘플된 진폭 신호를 출력하는 단계; 및
    상기 입력 샘플링 주파수를 갖는 위상 신호를 수신하여 위상 언래핑하고, 위상 언래핑된 위상 신호를 인터폴레이팅하고, 인터폴레이트된 위상 신호를 미분하고, 미분된 위상 신호를 상기 인터폴레이션 비율만큼 오버샘플링하고, 오버샘플된 미분된 위상 신호를 출력하는 단계를 구비하는 인터폴레이션 방법.
  6. 제5항에 있어서, 상기 인터폴레이션 비율은 2n(여기서, n은 자연수)인 인터폴레이션 방법.
  7. 직각 좌표 신호들을 진폭 신호와 위상 신호로 변환하는 단계;
    상기 진폭 신호를 수신하여 인터폴레이팅하고, 인터폴레이트된 진폭 신호를인터폴레이션 비율만큼 오버샘플링하고, 오버샘플된 진폭 신호를 출력하는 단계; 및
    상기 위상 신호를 수신하여 위상 언래핑하고, 위상 언래핑된 위상 신호를 인 터폴레이팅하고, 인터폴레이트된 위상 신호를 미분하고, 미분된 위상 신호를 상기 인터폴레이션 비율만큼 오버샘플링하고, 오버샘플된 미분된 위상 신호를 출력하는 단계를 구비하는 모듈레이션 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서, 상기 오버샘플된 진폭 신호를 출력하는 단계는,
    상기 인터폴레이트된 진폭 신호를 상기 2n(n은 자연수)배만큼 오버샘플링하기 전에 상기 인터폴레이트된 진폭 신호의 프렉셔널 지연을 조절하는 단계를 더 구비하는 모듈레이션 방법.
  9. 제7항에 있어서, 상기 직각 좌표 신호들 각각과 상기 진폭 신호와 상기 위상 신호은 동일한 샘플링 주파수를 갖는 모듈레이션 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서, 상기 인터폴레이션 비율은 2n(여기서, n은 자연수)인 모듈레이션 방법.
  11. 입력 샘플링 주파수를 갖는 진폭 신호를 수신하여 인터폴레이팅하고, 인터폴레이트된 진폭 신호를 인터폴레이션 비율만큼 오버샘플링하고, 오버샘플된 진폭 신호를 출력하기 위한 진폭 인터폴레이터; 및
    상기 입력 샘플링 주파수를 갖는 위상 신호를 수신하여 위상 언래핑하고, 위 상 언래핑된 위상 신호를 인터폴레이팅하고, 인터폴레이트된 위상 신호를 미분하고, 미분된 위상 신호를 상기 인터폴레이션 비율만큼 오버샘플링하고, 오버샘플된 미분된 위상 신호를 출력하기 위한 위상 인터폴레이터를 구비하는 인터폴레이터.
  12. 제11항에 있어서, 상기 진폭 인터폴레이터는,
    상기 인터폴레이트된 진폭 신호를 상기 인터폴레이션 비율만큼 오버샘플링하기 전에 상기 인터폴레이트된 진폭 신호의 프렉셔널 지연을 조절하는 인터폴레이터.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 인터폴레이션 비율은 2n(여기서, n은 자연수)인 인터폴레이터.
  14. 입력 포트와 출력 포트를 구비하며, 상기 입력 포트를 통하여 입력된 신호들을 인터폴레이팅하고, 인터폴레이트된 신호들을 상기 출력 포트를 통하여 출력하기 위한 인터폴레이터 코어;
    제1샘플링 주파수를 갖는 진폭 신호를 수신하고, 서로 다른 지연 값을 갖는 다수의 진폭 지연 신호들을 제1버스로 출력하기 위한 진폭 지연 파이프라인;
    상기 제1샘플링 주파수를 갖는 위상 신호를 수신하여 위상 언래핑하고, 위상 언래핑된 다수의 위상 신호들을 제2버스로 출력하기 위한 위상 언래핑 모듈;
    제1스위칭 신호에 응답하여 상기 제1버스와 상기 제2버스 중의 어느 하나와 상기 인터폴레이터 코어의 상기 입력 포트를 접속시키기 위한 제1스위칭 회로;
    제2스위칭 신호에 응답하여 제3버스와 제4버스 중의 어느 하나와 상기 인터폴레이터 코어의 상기 출력 포트를 접속시키기 위한 제2스위칭 회로;
    제1선택 신호들에 응답하여 상기 제3버스 상의 인터폴레이트된 진폭 신호들을 제2샘플링 주파수를 갖는 진폭 신호로서 순차적으로 출력하기 위한 제1선택회로;
    상기 제4버스 상의 인터폴레이트된 위상 신호들을 수신하여 미분하고, 미분된 신호들을 출력하기 위한 미분 모듈; 및
    제2선택신호들에 응답하여 상기 미분 모듈로부터 출력된 신호들을 상기 제2샘플링 주파수를 갖는 미분된 위상 신호로서 순차적으로 출력하기 위한 제2선택회로를 구비하는 인터폴레이터.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서, 상기 인터폴레이터는,
    상기 제3버스와 상기 제1선택회로사이에 접속되고, 지연 값 제어신호에 기초하여 상기 제3버스 상의 상기 인터폴레이트된 진폭 신호들 각각의 프렉셔널 지연을 조절하고, 지연 조절된 진폭 신호들을 상기 제1선택회로로 출력하기 위한 프렉셔널 지연 블록을 더 구비하는 인터폴레이터.
  16. 제14항에 있어서, 상기 제2샘플링 주파수는 상기 제1샘플링 주파수의 2n(여기서, n은 자연수)배 인터폴레이터.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서, 상기 제1스위칭 신호의 주파수와 상기 제2스위칭 신호의 주파수 각각은 상기 제1샘플링 주파수의 2배인 인터폴레이터.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서, 상기 인터폴레이터는 상기 제1선택신호들과 상기 제2선택신호들을 발생하기 위한 선택신호 발생기를 더 구비하는 인터폴레이터.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서, 상기 선택신호 발생기는 n비트 업-카운터 또는 3비트 다운-카운터인 인터폴레이터.
  20. 직각 좌표 신호들을 극 좌표 신호들로 변환하기 위한 변환기; 및
    상기 극 좌표 신호의 진폭 신호를 수신하여 인터폴레이팅하고, 인터폴레이트된 진폭 신호를 인터폴레이션 비율만큼 오버샘플링하고, 오버샘플된 진폭 신호를 출력하거나 또는 상기 극 좌표 신호의 위상 신호를 수신하여 위상 언래핑하고, 위상 언래핑된 위상 신호를 인터폴레이팅하고, 인터폴레이트된 위상 신호를 미분하고, 미분된 위상 신호를 상기 인터폴레이션 비율만큼 오버샘플링하고, 오버샘플된 미분된 위상 신호를 출력하기 위한 인터폴레이터를 구비하는 모듈레이터.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제20항에 있어서, 상기 변환기는 CORDIC(Coordinate Rotation Digital Calculation) 알고리즘을 사용하는 프로세서인 모듈레이터.
  22. 제20항에 있어서, 상기 인터폴레이터는,
    상기 인터폴레이트된 진폭 신호를 상기 인터폴레이션 비율만큼 오버샘플링하기 전에 상기 인터폴레이트된 진폭 신호의 프렉셔널 지연을 조절하는 모듈레이터.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제20항에 있어서, 상기 인터폴레이션 비율은 2n(여기서, n은 자연수) 모듈레이터.
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