KR100924644B1 - Method of manufacturing a flash memory device - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 액티브 영역 상부에 터널 절연막 및 플로팅 게이트용 도전층이 형성되고, 필드 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 상기 소자 분리막과 플로팅 게이트용 도전층이 형성된 상기 반도체 기판 상부에 상기 플로팅 게이트용 도전층의 일부가 노출되는 유전체막 콘택홀을 포함하는 유전체막을 형성하되, 콘택 플러그와 상기 소자 분리막 사이의 상기 반도체 기판 내의 제1 영역에 상기 유전체막 콘택홀을 형성하는 단계와, 상기 유전체막 상부에 컨트롤 게이트용 도전층을 형성하는 단계와, 상기 컨트롤 게이트용 도전층, 유전체막, 플로팅 게이트용 도전층 및 터널 절연막을 식각하여 게이트를 형성하는 동시에 상기 제1 영역에 형성된 상기 유전체막 콘택홀을 식각하여 상기 반도체 기판 내부에 격리 절연막용 트렌치가 형성되는 단계와, 상기 격리 절연막용 트렌치를 채워 격리 절연막을 형성하는 단계로 이루어진다. The present invention relates to a method of manufacturing a flash memory device, comprising: providing a semiconductor substrate having a tunnel insulating film and a floating gate conductive layer on an active region, and forming a device isolation layer in a field region; A dielectric film including a dielectric film contact hole exposing a portion of the conductive layer for the floating gate is formed on the semiconductor substrate on which the conductive layer is formed, the first region in the semiconductor substrate between the contact plug and the device isolation layer; Forming a dielectric film contact hole, forming a control gate conductive layer on the dielectric film, etching the control gate conductive layer, the dielectric layer, the floating gate conductive layer, and the tunnel insulating film to form a gate At the same time, the dielectric film contact hole formed in the first region is etched. Group and a step in which a trench for isolation insulating film on the semiconductor substrate is formed, a step of forming an isolation insulating film filling a trench for the isolation insulating film.
게이트, 유전체막 콘택홀, 소자 분리막, 고전압, 격리 절연막 Gate, dielectric film contact hole, device isolation film, high voltage, isolation insulating film
Description
도 1a 내지 도 1g는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
100 : 반도체 기판 102 : 터널 절연막100
104 : 제1 도전막 106 : 소자 분리막104: first conductive film 106: device isolation film
108 : 유전체막 108a, 108b : 유전체막 콘택홀108:
110 : 제2 도전막 112 : 하드 마스크막110: second conductive film 112: hard mask film
114 : 게이트 116 : 격리 절연막용 제2 트렌치114: gate 116: second trench for isolation insulating film
118 : 소스 및 드레인 접합 120 : 스페이서 118 source and
122 : 격리 절연막 124 : 층간 절연막122: insulating insulating film 124: interlayer insulating film
126 : 접합 128 : 콘택 플러그126: junction 128: contact plug
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히, 공정을 단순화시키기 위한 플래시 메모리 소자의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device for simplifying the process.
데이터를 저장하는 반도체 메모리 소자들은 크게 휘발성 메모리 소자들 또는 비휘발성 메모리 소자들로 분류될 수 있다. 휘발성 메모리 소자들은 그들의 전원 공급이 차단되는 경우에 그들의 저장된 데이터들을 잃어버리는 반면, 비휘발성 메모리 소자들은 그들의 전원 공급이 차단될지라도 그들의 저장된 데이터들을 유지한다. Semiconductor memory devices that store data may be classified into volatile memory devices or nonvolatile memory devices. Volatile memory devices lose their stored data if their power supply is interrupted, while nonvolatile memory devices retain their stored data even if their power supply is interrupted.
비휘발성 메모리 소자들은 플래시 메모리(flash memory) 소자를 포함한다. 플래시 메모리 소자의 단위 셀은 반도체 기판의 소정 영역 상에 한정된 활성 영역, 활성 영역 상에 형성된 터널 절연막, 터널 절연막 상에 형성된 플로팅 게이트(floating gate), 플로팅 게이트 상에 형성된 게이트 층간 절연막 및 게이트 층간 절연막 상에 형성된 컨트롤 게이트(control gate) 전극을 포함하는 구조가 널리 채택되고 있다. 특히, 플래시 메모리는 엠피쓰리 플레이어(MP3 player), 디지털 카메라, 컴퓨터의 바이오스(bios) 저장용 메모리, 휴대 전화, 휴대용 데이터 저장 장치 등에 널리 사용되고 있다. Nonvolatile memory devices include flash memory devices. The unit cell of the flash memory device includes an active region defined on a predetermined region of a semiconductor substrate, a tunnel insulating layer formed on the active region, a floating gate formed on the tunnel insulating layer, a gate interlayer insulating layer formed on the floating gate, and a gate interlayer insulating layer. A structure including a control gate electrode formed on is widely adopted. In particular, flash memory is widely used in MP3 players, digital cameras, bios storage memory of computers, mobile phones, portable data storage devices, and the like.
플래시 메모리 셀은 외부에서 컨트롤 게이트 전극으로 인가되는 전압이 플로팅 게이트에 커플링 되면서 데이터를 저장할 수 있다. 따라서 짧은 시간 내에 그리고 낮은 프로그램 전압에서 데이터를 저장하려면 컨트롤 게이트 전극에 인가된 전 압 대비 플로팅 게이트에 유기되는 전압의 비가 커야 한다. 여기서, 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비를 커플링 비(Coupling Ratio; CR)라고 한다. 또한, 커플링 비는 터널 절연막과 게이트 층간 절연막의 정전 용량의 합에 대한 게이트 층간 절연막의 정전 용량의 비로 표현될 수 있다.The flash memory cell may store data while a voltage applied to the control gate electrode from the outside is coupled to the floating gate. Therefore, to store data in a short time and at a low program voltage, the ratio of the voltage induced in the floating gate to the voltage applied to the control gate electrode must be large. Here, the ratio of the voltage induced in the floating gate to the voltage applied to the control gate electrode is referred to as a coupling ratio (CR). Further, the coupling ratio may be expressed as the ratio of the capacitance of the gate interlayer insulating film to the sum of the capacitances of the tunnel insulating film and the gate interlayer insulating film.
한편, 플래시 메모리 제조 방법에서 소자의 고집적화에 따라 단위 액티브 영역과 필드 영역이 형성될 공간은 줄어들고 있다. 따라서, 고전압 엔모스(High Voltage NMOS; HVN) 트랜지스터의 크기가 작아지고, 콘택 플러그와 소자 분리막 간의 거리도 줄어들고 있다. Meanwhile, in the method of manufacturing a flash memory, as the device is highly integrated, a space in which the unit active region and the field region are to be formed is reduced. Accordingly, the size of the high voltage NMOS (HVN) transistor is reduced, and the distance between the contact plug and the device isolation layer is also reduced.
본 발명은 유전체막 콘택홀 형성 공정시 콘택 플러그와 소자 분리막 사이의 반도체 기판 상부에도 유전체막 콘택홀을 형성함으로써 게이트 형성 공정시 유전체막 콘택홀 형성 위치에 자기 정렬 방식으로 격리 절연막을 형성하여 공정 단계를 단순화시키고, 비용을 절감시키기 위한 것이다. According to an embodiment of the present invention, a dielectric film contact hole is formed on a semiconductor substrate between a contact plug and a device isolation layer during a dielectric film contact hole forming process. To simplify and reduce costs.
본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법은, 액티브 영역 상부에 터널 절연막 및 플로팅 게이트용 도전층이 형성되고, 필드 영역에는 소자 분리막이 형성된 반도체 기판이 제공된다. 소자 분리막과 플로팅 게이트용 도전 층이 형성된 반도체 기판 상부에 플로팅 게이트용 도전층의 일부가 노출되는 유전체막 콘택홀을 포함하는 유전체막을 형성하되, 콘택 플러그와 소자 분리막 사이의 반도체 기판 내의 제1 영역에 유전체막 콘택홀을 형성한다. 유전체막 상부에 컨트롤 게이트용 도전층을 형성한다. 컨트롤 게이트용 도전층, 유전체막, 플로팅 게이트용 도전층 및 터널 절연막을 식각하여 게이트를 형성하는 동시에 제1 영역에 형성된 유전체막 콘택홀을 식각하여 반도체 기판 내부에 격리 절연막용 트렌치가 형성된다. 격리 절연막용 트렌치를 채워 격리 절연막을 형성한다.In the method of manufacturing a flash memory device according to an embodiment of the present invention, a semiconductor substrate having a tunnel insulating layer and a floating gate conductive layer formed on an active region and a device isolation layer formed on a field region is provided. A dielectric film is formed on the semiconductor substrate on which the device isolation layer and the floating gate conductive layer are formed, the dielectric film including a dielectric film contact hole exposing a portion of the conductive layer for the floating gate. A dielectric film contact hole is formed. A control gate conductive layer is formed over the dielectric film. A gate for forming a control gate, a dielectric layer, a floating gate conductive layer, and a tunnel insulating layer are etched to form a gate, and a dielectric film contact hole formed in the first region is etched to form a trench for an insulating insulating layer inside the semiconductor substrate. An isolation insulating film is formed by filling the trench for isolation insulating film.
상기에서, 격리 절연막용 트렌치를 채우는 단계는, 게이트 측면에 스페이서를 형성할 때 동시에 채워진다. 컨트롤 게이트용 도전층 식각 공정시 유전체막이 존재하지 않는 제1 영역 하부의 플로팅 게이트용 도전층의 일부가 식각된다. 격리 절연막은 산화막 또는 질화막으로 형성한다. 격리 절연막은 소스 및 드레인 접합의 깊이보다 낮게 형성한다. 격리 절연막의 폭은 스페이서를 형성하기 위해 형성되는 절연막 증착 두께의 두 배보다 작게 형성된다. 격리 절연막을 형성한 후 소자 분리막, 게이트 및 격리 절연막을 포함한 반도체 기판 상부에 게이트와 격리 절연막 사이의 반도체 기판의 일부가 노출되는 콘택홀을 포함하는 층간 절연막을 형성한다. 층간 절연막을 마스크로 이온 주입 공정을 실시하여 반도체 기판 내에 접합을 형성한다. 콘택홀 내에 도전층을 채워 콘택 플러그를 형성한다.In the above, the filling of the trench for the insulating insulating film is filled at the same time when forming the spacer on the gate side. During the control layer etching process, a part of the floating gate conductive layer under the first region where the dielectric layer does not exist is etched. The isolation insulating film is formed of an oxide film or a nitride film. The insulating insulating film is formed lower than the depth of the source and drain junctions. The width of the insulating insulating film is formed to be less than twice the thickness of the insulating film deposition formed to form the spacer. After forming the isolation insulating film, an interlayer insulating film including a contact hole exposing a portion of the semiconductor substrate between the gate and the insulating insulating film is formed on the semiconductor substrate including the device isolation film, the gate and the isolation insulating film. An ion implantation process is performed using the interlayer insulating film as a mask to form a junction in the semiconductor substrate. A contact plug is filled in the contact hole to form a contact plug.
고전압 엔모스(High Voltage NMOS; HVN) 트랜지스터의 특성상 소자 분리막과 접합 콘택 간의 거리가 멀어짐에 따라 고전압 엔모스(HVN) 트랜지스터의 접합 브레 이크다운 전압(Breakdown Voltage; BV)이 증가하게 된다. 이를 해결하기 위해 접합 콘택과 소자 분리막 사이에 격리 절연막을 형성하면, 브레이크다운 전압(BV)을 증가시킬 수 있다. Due to the high voltage NMOS (HVN) transistor characteristics, the breakdown voltage (BV) of the high voltage NMOS transistor increases as the distance between the device isolation layer and the junction contact increases. In order to solve this problem, when the insulating insulating layer is formed between the junction contact and the device isolation layer, the breakdown voltage BV may be increased.
그러나 소자가 고집적화되어 감에 따라 고전압 엔모스(HVN) 트랜지스터의 크기는 작아지게 되고, 접합 콘택과 소자 분리막과의 거리도 줄어들게 된다. 접합 콘택과 소자 분리막과의 거리가 줄어듦에 따라 콘택 플러그와 소자 분리막 사이에 형성될 격리 절연막을 형성하는 공간이 더욱 작아지게 된다. 이로 인해, 기존의 KrF 광원을 사용하는 노광 장비를 이용하여 격리 절연막을 정확하게 형성하는 것이 불가능해진다. However, as the device becomes more integrated, the size of the HVN transistor becomes smaller, and the distance between the junction contact and the device isolation layer decreases. As the distance between the junction contact and the device isolation layer decreases, the space for forming the isolation insulating film to be formed between the contact plug and the device isolation layer becomes smaller. For this reason, it becomes impossible to form an isolation insulating film correctly using the exposure equipment which uses the existing KrF light source.
줄어든 콘택 플러그와 소자 분리막 사이의 공간에 격리 절연막을 형성하기 위해 마스크 공정을 한번 더 추가하거나, ArF 광원을 사용하는 노광 장비를 사용해야 하므로 비용이 증가하게 된다. 또한, 마스크 공정을 한번 더 사용함으로써 중첩(overlay) 마진 문제가 발생하여 공정이 불안정해진다.The cost increases because a mask process must be added once more or an exposure apparatus using an ArF light source is used to form an isolation insulating layer in the space between the reduced contact plug and the device isolation layer. In addition, the use of the mask process once more causes an overlay margin problem, which makes the process unstable.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1g는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.
도 1a를 참조하면, 반도체 기판(100) 상부에 게이트 절연막(102) 및 플로팅 게이트용 제1 도전막(104)을 순차적으로 형성한다. 이때, 게이트 절연막(102)은 산 화막으로 형성하고, 제1 도전막(104)은 폴리실리콘막으로 형성한다. 제1 도전막(104), 게이트 절연막(102) 및 반도체 기판(100)의 일부를 식각하여 제1 트렌치를 형성한다. 제1 트렌치 내에 절연막을 채워 소자 분리막(106)을 형성한다. 이때, 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성한다. 소자 분리막(106)을 형성함으로써 액티브(active) 영역 및 필드(field) 영역이 정의된다.Referring to FIG. 1A, the
도 1b를 참조하면, 소자 분리막(106)과 제1 도전막(104)을 포함한 반도체 기판(100) 상부에 유전체막(108)을 형성한 후 제1 도전막(104) 상부의 일부가 노출되도록 유전체막(108)을 식각하여 유전체막 콘택홀(108a)을 형성한다. 이때, 유전체막 콘택홀(108a) 형성 공정시 콘택 플러그(128)와 소자 분리막(106) 사이의 반도체 기판(100) 영역의 일부도 함께 식각하여 유전체막 콘택홀(108b)을 형성한다. 여기서, 콘택 플러그(128)와 소자 분리막(106) 사이의 반도체 기판(100) 상에 형성된 유전체막 콘택홀(108b)은 후속 공정에 의해 격리 절연막으로 형성된다.Referring to FIG. 1B, after the
도 1c를 참조하면, 유전체막 콘택홀(108a 및 108b)을 포함한 반도체 기판(100) 상부에 컨트롤 게이트용 제2 도전막(110) 및 하드 마스크막(112)을 순차적으로 형성한다. 이때, 제2 도전막(110)은 폴리실리콘막과 텅스텐 실리사이드(WSix)막이 적층된 구조로 형성한다. 제2 도전막(110) 형성 공정시 유전체막 콘택홀(108a 및 108b)도 매립된다.Referring to FIG. 1C, the second
도 1d를 참조하면, 게이트를 형성하기 위해 사진 및 현상 공정으로 하드 마스크막(112) 및 제2 도전막(110)을 식각한다. 이때, 콘택 플러그(128)와 소자 분리 막(106) 사이의 반도체 기판(100) 상에 형성된 유전체막 콘택홀(108b) 영역은 유전체막(108)이 제거된 상태이기 때문에 제2 도전막(110) 식각 공정시 과도 식각되어 유전체막 콘택홀(108b) 하부에 형성된 제1 도전막(104)의 일부가 제거된다. Referring to FIG. 1D, the
도 1e를 참조하면, 사진 및 현상 공정으로 유전체막(108), 제1 도전막(104) 및 게이트 절연막(102)을 순차적으로 식각하여 게이트 절연막(102), 제1 도전막(104), 유전체막(108), 제2 도전막(110) 및 하드 마스크막(112)으로 적층된 게이트(114)를 형성하는 동시에 유전체막 콘택홀(108b) 하부 영역에 형성된 제1 도전막(104), 게이트 절연막(102) 및 반도체 기판(100)의 일부가 제거되어 반도체 기판(100) 내에 격리 절연막용 제2 트렌치(116)가 형성된다.Referring to FIG. 1E, the
도 1f를 참조하면, 게이트(114)를 마스크로 이온 주입 공정을 실시하여 게이트(114) 양측의 반도체 기판(100) 내에 소스 및 드레인 접합(118)을 형성한다. 게이트(114)를 포함한 반도체 기판(100) 상부에 스페이서용 절연막을 형성한다. 이때, 절연막은 산화막 또는 질화막으로 형성한다. 스페이서용 절연막 형성 공정시 제2 트렌치(116)가 채워진다. 절연막을 식각하여 게이트(114) 측면에 스페이서(120)를 형성하는 동시에 제2 트렌치(116)가 채워져 격리 절연막(122)이 형성된다. 이때, 격리 절연막(122)은 소스 및 드레인 접합(118)의 깊이보다 낮게 형성되고, 격리 절연막(122)의 임계치수(Critical Dimension; CD)는 절연막 증착 두께의 두 배보다 작게 형성되어야 제2 트렌치(116)가 완전히 채워진다.Referring to FIG. 1F, an ion implantation process is performed using the
도 1g를 참조하면, 소자 분리막(106), 게이트(114) 및 격리 절연막(122)을 포함한 반도체 기판(100) 상부에 층간 절연막(124)을 형성한다. 이때, 층간 절연 막(124)은 산화막으로 형성한다. 사진 및 현상 공정으로 게이트(114)와 격리 절연막(122) 사이의 반도체 기판(100)의 일부가 노출되도록 층간 절연막(124)을 식각하여 콘택홀을 형성한 후 층간 절연막(124)을 마스크로 이온 주입 공정을 실시하여 반도체 기판(100) 내에 접합(126)을 형성한다. 콘택홀 내에 제3 도전막을 채워 콘택 플러그(128)를 형성한다. Referring to FIG. 1G, an
상기와 같이, 유전체막 콘택홀(108a) 형성 공정시 콘택 플러그(128)와 소자 분리막(106) 사이의 반도체 기판(100) 상부에도 유전체막 콘택홀(108b)을 형성함으로써 게이트(114) 형성 공정시 유전체막 콘택홀(108b) 형성 위치에 자기 정렬 방식으로 격리 절연막(122)이 형성된다. 이로 인하여 공정 단계가 단순화되고, 비용이 절감된다.As described above, the
또한, 콘택 플러그(128)와 소자 분리막(106) 사이에 격리 절연막(122)을 형성함으로써 콘택 플러그(128)와 소자 분리막(106) 사이의 액티브 영역이 "격리 절연막(122)의 깊이 × 2 + 격리 절연막(122)의 폭"만큼 늘어난다. In addition, by forming the insulating
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.As described above, the effects of the present invention are as follows.
첫째, 유전체막 콘택홀 형성 공정시 콘택 플러그와 소자 분리막 사이의 반도체 기판 상부에도 유전체막 콘택홀을 형성함으로써 게이트 형성 공정시 유전체막 콘택홀 형성 위치에 자기 정렬 방식으로 격리 절연막이 형성된다. First, in the dielectric layer contact hole forming process, a dielectric layer contact hole is formed on the semiconductor substrate between the contact plug and the device isolation layer to form an insulating insulating layer in a self-aligning manner at the dielectric layer contact hole forming position during the gate forming process.
둘째, 자기 정렬 방식으로 격리 절연막이 형성됨으로써 공정 단계가 단순화되고, 비용이 절감된다.Second, the isolation insulating film is formed in a self-aligned manner, thereby simplifying the process step and reducing the cost.
셋째, 공정 단계가 단순화됨으로써 중첩 마진에 의한 공정 불안정화를 해소할 수 있다.Third, by simplifying the process step it is possible to solve the process destabilization by the overlap margin.
넷째, 콘택 플러그와 소자 분리막 사이에 격리 절연막을 형성함으로써 콘택 플러그와 소자 분리막 사이의 액티브 영역이 "격리 절연막의 깊이 × 2 + 격리 절연막의 폭"만큼 늘어난다. Fourth, by forming an isolation insulating film between the contact plug and the device isolation film, the active region between the contact plug and the device isolation film increases by "depth of the isolation insulation film x 2 + width of the isolation insulation film".
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