KR100913722B1 - 멀티 칩 패키지 및 그 제조방법 - Google Patents

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Abstract

멀티 칩 패키지 및 그 제조방법에 관한 것으로서, 상부 면에 회로 패턴이 형성된 제1 기판과, 제1 기판상에 형성된 회로 패턴에 일 측면이 접합되어 있는 복수 개의 반도체 칩과, 하부 면에 형성된 회로 패턴에 복수 개의 반도체 칩의 타 측면이 접합되어 있는 제2 기판을 포함하여 이루어지는 것을 특징으로 한다.
본 발명에 의하면, 제1 기판 및 제2 기판의 회로 패턴 상에 반도체 칩을 세로로 세워서 접합시킴으로써, 작은 크기의 기판으로도 많은 수의 전자 부품을 실장할 수 있어, 전체 모듈의 부피를 줄일 수 있다.
SIP 모듈, 멀티 칩, LTCC, 접합

Description

멀티 칩 패키지 및 그 제조방법{ Multi chip package and Fabricating method thereof }
본 발명은 멀티 칩 패키지 및 그 제조방법에 관한 것으로서, 반도체 칩의 측면을 기판상의 회로 패턴에 접합함으로써, 반도체 칩을 세로로 세워 실장하는 멀티 칩 패키지 및 그 제조방법에 관한 것이다.
반도체 산업에서 집적 회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전하고 있다.
즉, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적, 전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기, 전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다.
고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증 대, 즉 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 구현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 멀티 칩 패키지(Multi Chip Package) 기술이 제안되었다.
멀티 칩 패키지는 서로 다른 기능을 갖는 두 개 이상의 반도체 칩들을 하나의 패키지로 제작한 형태로서, 여러 개의 반도체 칩들을 기판상에 단순 나열하여 패키징하는 방법 또는 두 개 이상의 반도체 칩들을 적층 구조로 쌓아 올려 패키징하는 방법으로 제작된다.
이러한 멀티 칩 패키지 기술로 제작된 제품이 SIP(System In Package) 모듈인데, SIP 모듈은 한 개의 패키지에 이종, 복수의 반도체 칩을 배열 또는 적층하여 그 자체가 하나의 완벽한 시스템으로서 작동하는 제품을 말한다.
도 1은 종래의 SIP(System In Package) 모듈을 나타낸 단면도이다.
이에 도시된 바와 같이, 기판(10)상에 저항, 커패시터, 인덕턴스와 같은 수동 소자(11, 12)들이 실장되어 있고, 능동 소자(13, 14, 15)들이 적층되어 실장되어 있으며, 상기 기판(10)상에 수동 소자(11, 12) 및 능동 소자(13, 14, 15)를 감싸며 수지 몰딩 부(20)가 형성되어 있다.
여기서, 상기 적층된 능동 소자(13, 14, 15)들은 각각 와이어 본딩(Wire Bonding)을 통하여 상기 기판(10)과 전기적으로 연결된다.
이러한 SIP 모듈은 상기 기판(10) 하부 면에는 패드(30)가 형성되어, 상기 패드(30)를 이용한 LGA(Land Grid Array) 방식 또는 상기 패드(30)에 솔더 볼(Solder Ball)을 형성한 BGA(Ball Grid Array) 방식으로 셋 보드(Set Board)에 실장될 수 있다.
종래의 SIP 모듈의 경우, 각 전자 소자들이 기판상에 평면적으로 실장되기 때문에, 실장되는 전자 소자의 수가 증가함에 따라 그 크기가 커지는 문제점이 있다.
또한, 베어 칩(Bare Chip)과 같은 능동 소자의 경우, 기판상에 적층되어 형성되고, 이때 와이어 본딩을 통해 기판과 전기적으로 연결하는데, 와이어 본딩으로 인해 많은 공간이 필요하게 되고, 와이어 본딩 상태에 따라 전체 시스템의 성능이 좌우되는 문제점이 있다.
본 발명의 목적은, 멀티 칩 패키지의 크기를 줄이고, 와이어 본딩 없이 반도체 칩을 실장하는 멀티 칩 패키지 및 그 제조방법을 제공하는 데 있다.
상기 문제점을 해결하기 위해 고안된 본 발명의 멀티 칩 패키지의 바람직한 실시예는, 상부 면에 회로 패턴이 형성된 제1 기판과, 상기 제1 기판상에 형성된 회로 패턴에 일 측면이 접합되어 있는 복수 개의 반도체 칩과, 하부 면에 형성된 회로 패턴에 상기 복수 개의 반도체 칩의 타 측면이 접합되어 있는 제2 기판을 포함하여 이루어진다.
그리고, 상기 제2 기판 상부에 형성되는 패드와, 상기 패드 하부에 상기 제2 기판을 관통하며 형성되고 도전성 물질로 충전되는 비아 홀을 더 포함하여 이루어지며, 상기 패드는 상기 비아 홀을 통하여 상기 제2 기판 하부 면에 형성된 회로 패턴과 연결되는 것을 특징으로 한다.
또한, 상기 복수 개의 반도체 칩 사이에 단열 기판을 더 포함하고, 상기 단열 기판에는 내부를 관통하고 도전성 물질이 충전된 비아 홀이 형성되어 있으며, 상기 제2 기판의 하부 면에 형성된 회로 패턴과 상기 제1 기판의 상부 면에 형성된 회로 패턴은 상기 단열 기판을 관통하며 형성된 비아 홀을 통하여 연결되는 것을 특징으로 한다.
본 발명의 멀티 칩 패키지의 제조방법의 바람직한 실시예는, 제1 기판 상부 면에 회로 패턴을 형성하고, 제2 기판 하부 면에 회로 패턴을 형성하는 단계와, 복수 개의 반도체 칩의 양 측면에 접합 패드를 형성하는 단계와, 상기 복수 개의 반도체 칩의 양 측면에 형성된 접합 패드를 상기 제1 기판 상부 면에 형성된 회로 패턴 및 상기 제2 기판 하부 면에 형성된 회로 패턴에 각각 접합하는 단계를 포함하여 이루어진다.
여기서, 상기 제2 기판 하부 면에 회로 패턴을 형성한 이후에, 상기 제2 기판을 관통하고 도전성 물질이 충전된 비아 홀을 형성하는 단계와, 상기 제2 기판 상부의 비아 홀이 형성된 영역에 패드를 형성하는 단계를 더 포함하여 이루어지며, 상기 패드는 상기 비아 홀을 통하여 제2 기판의 하부 면에 형성된 회로 패턴과 연결되는 것을 특징으로 한다.
그리소, 상기 복수 개의 반도체 칩의 양 측면에 형성된 접합 패드와 상기 제1 기판 상부 면에 형성된 회로 패턴 및 상기 제2 기판 하부 면에 형성된 회로 패턴과의 접합은, 솔더 크림(Solder Cream) 또는 에폭시(Epoxy)에 의해서 이루어지는 것을 특징으로 한다.
본 발명에 의하면, 제1 기판 및 제2 기판의 회로 패턴 상에 반도체 칩을 세로로 세워서 접합시킴으로써, 작은 크기의 기판으로도 많은 수의 전자 부품을 실장할 수 있어, 전체 모듈의 부피를 줄일 수 있다.
그리고, 반도체 칩과 제1 기판 및 제2 기판 간의 전기적 연결이 회로 패턴을 통해 이루어짐으로써, 와이어 본딩(Wire Bonding)을 이용하는 경우에 비해 임피던스를 쉽게 조절할 수 있으며, 그로 인해 제품의 성능 개선에 이바지할 수 있다.
또한, 반도체 칩 사이에 단열 기판을 형성함으로써, 반도체 칩이 파워 증폭기(Power Amplifier)와 같이 열을 많이 발생시키는 전자 부품인 경우, 각 전자 부품 간에 단열 효과를 얻을 수 있다.
이하, 도 2 내지 도 6을 참조하여 본 발명의 멀티 칩 패키지 및 그 제조방법에 대해 상세히 설명한다.
본 발명을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 본 발명의 멀티 칩 패키지의 제1 실시예를 나타낸 사시도이다.
이에 도시된 바와 같이, 제1 기판(100)상의 회로 패턴(105)에 제1 반도체 칩(110) 및 제2 반도체 칩(120)의 일 측면이 각각 접합되어 있고, 상기 제1 기 판(100)과 마주보며 위치한 제2 기판(150) 하면의 회로 패턴(155)에 상기 제1 반도체 칩(110) 및 제2 반도체 칩(120)의 타 측면이 각각 접합되어 이루어진다.
여기서, 상기 제1 기판(100) 및 제2 기판(150)으로는 일반적인 인쇄회로기판(PCB)을 사용할 수도 있으나, 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramic : LTCC) 기판을 사용하는 것이 바람직하다.
저온 동시 소성 세라믹 기판(이하, 'LTCC 기판'이라 함) 제조 기술은, 주로 글라스 세라믹(Glass-Ceramic) 재료를 기반으로 하는 다수의 그린 시트(Green Sheet) 층에 전기 전도도가 우수한 Ag, Cu 등을 스크린 프린팅하여 회로의 내부 전극 및 수동 소자를 구현하고, 각 층을 적층 한 후, 세라믹과 금속을 동시 소성하는 것을 말한다.
상기 LTCC 기판을 이용하면 내부에 수동 소자(R, L, C)를 실장할 수 있어서, 표면 실장 부품(Surface Mounted Device ; SMD)에서 발생하는 기생 효과(Parasitic Effect)를 최소화할 수 있고, 수동 소자가 차지하는 부피를 줄일 수 있다.
상기 LTCC 기판을 이용하면 RF 통신 기기의 소형화 및 경량화를 구현할 수 있는데, 예를 들어 현재 이동통신 단말기 내부에 각각의 부품으로 조립되는 LC 필터, SAW 필터, 커플러, PAM 등을 단일 부품으로 복합화할 수 있다.
이때, 각 부품들이 요구하는 등가 회로 정수들을 구현하기 위해 특정의 크기와 형상을 가진 패턴들을 LTCC 기판 내부에 형성한다.
상기 제1 반도체 칩(110) 및 제2 반도체 칩(120)은 양 측면에 각각 접합 패 드(115, 125)가 형성되어 있으며, 상기 양 측면에 형성된 접합 패드(115, 125)가 제1 기판(100)상에 형성된 회로 패턴(105) 및 제2 기판(150) 하부 면에 형성된 회로 패턴(155)에 각각 접합하여 전기적 접속이 이루어진다.
이때, 상기 접합 패드(115, 125)와 회로 패턴(105, 155) 간의 접합은 솔더 크림(Solder Cream)이나 에폭시(Epoxy) 등을 통해 이루어진다.
또한, 상기 제1 반도체 칩(110) 및 제2 반도체 칩(120) 간의 전기적 연결도 상기 제1 기판(100) 및 제2 기판(150)에 각각 형성된 회로 패턴(105, 155)을 통해 이루어진다.
한편, 상기 제2 기판(150)의 상부에는 패드(170)가 형성되어 있으며, 상기 패드(170)를 통해 외부와 전기적으로 연결된다. 이때, 상기 패드(170)의 하부에는 도전성 물질이 충전된 비아 홀(160)이 형성되어 상기 제2 기판(150)의 하부 면에 형성된 회로 패턴(155)과 연결되도록 한다.
본 발명에 의하면, 제1 기판(100) 및 제2 기판(150)상에 반도체 칩을 세로로 세워서 접합시킴으로써, 작은 크기의 기판으로도 많은 수의 전자 부품을 실장할 수 있어, 전체 모듈의 부피를 줄일 수 있다.
그리고, 본 발명에 의하면, 제1 반도체 칩(110) 및 제2 반도체 칩(120)과 제1 기판(100) 및 제2 기판(150) 간의 전기적 연결이 회로 패턴(105, 155)을 통해 이루어지는데, 이와 같이 회로 패턴(105, 155)을 사용하면, 임피던스 조절이 가능함으로 와이어 본딩(Wire Bonding)을 이용하는 경우에 비해 제품의 성능 개선에 보다 유리하다.
도 3은 본 발명의 멀티 칩 패키지의 제조방법을 나타낸 순서도이다.
이에 도시된 바와 같이, 먼저 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramic : LTCC) 기술을 이용하여 제1 기판(100) 및 제2 기판(150)을 제작한다(S 100).
이때, 제1 기판(100)상에 회로 패턴(105)을 형성하고, 제2 기판(150) 하부 면에 회로 패턴(155)을 형성한다.
다음으로, 상기 제2 기판(150)상에 외부와의 전기적 연결을 위한 패드(170)를 형성하고, 상기 패드(170) 하부에 상기 제2 기판(150)을 관통하며 도전성 물질이 충전된 비아 홀(160)을 형성한다(S 110).
여기서, 상기 패드(170)는 상기 비아 홀(160)을 통하여 제2 기판(150) 하부 면에 형성된 회로 패턴(155)과 연결된다.
이어서, 제1 반도체 칩(110) 및 제2 반도체 칩(120)의 양 측면에 접합 패드(115, 125)를 각각 형성한다(S 120).
연이어, 상기 제1 반도체 칩(110) 및 제2 반도체 칩(120)의 양 측면에 각각 형성된 접합 패드(115, 125)를 제1 기판(100)상의 회로 패턴(105) 및 제2 기판(150) 하부 면의 회로 패턴(155)과 접합시킨다.
도 4는 본 발명의 멀티 칩 패키지의 제2 실시예를 나타낸 사시도이다.
이에 도시된 바와 같이, 제1 기판(100)상의 회로 패턴(105)에 제1 반도체 칩(110) 및 제2 반도체 칩(120)의 일 측면이 각각 접합되어 있고, 상기 제1 기판(100)과 마주보며 위치한 제2 기판(150) 하면의 회로 패턴(155)에 상기 제1 반도체 칩(110)의 타 측면이 접합되어 있으며, 상기 제1 반도체 칩(110)과 제2 반도체 칩(120) 사이에 단열 기판(200)이 세로로 형성되어 이루어진다.
본 실시예에 의하면, 제1 반도체 칩(110) 또는 제2 반도체 칩(120)이 파워 증폭기(Power Amplifier)와 같이 열을 많이 발생시키는 전자 부품인 경우, 각 전자 부품 간에 단열 효과를 얻을 수 있다.
이때, 상기 제1 반도체 칩(110)과 제2 반도체 칩(120) 간의 전기적 연결은 상기 단열 기판(200) 내부에 형성되며 도전성 물질이 충전된 비아 홀(210)을 통하여 이루어질 수 있다.
즉, 상기 단열 기판(200) 내부에 형성되는 비아 홀(210)이 상기 제2 기판(150)의 하부 면에 형성된 회로 패턴(155)과 상기 제1 기판(100) 상에 형성되는 회로 패턴(105)을 서로 연결함으로써, 상기 제1 반도체 칩(110)과 제2 반도체 칩(120)을 전기적으로 연결하게 된다.
도 5는 본 발명의 멀티 칩 패키지의 제3 실시예를 나타낸 단면도이다. 본 실시예는 반도체 칩의 크기가 서로 다른 경우, 각 반도체 칩이 기판상에 실장되는 상태를 나타내었다.
이에 도시된 바와 같이, 반도체 칩의 크기에 따라 반도체 칩이 접합되는 부분의 기판에 돌출부를 형성하여 반도체 칩의 양 측면이 서로 대향하여 형성된 기판 사이에 접합되도록 한다.
즉, 가장 크기가 큰 제1 반도체 칩(310)의 경우, 제1 반도체 칩(310)의 양 측면이 제1 기판(300)상에 형성된 회로 패턴(305)과 제2 기판(350)의 하부 면에 형성된 회로 패턴(355)에 각각 접합되도록 한다.
그리고, 중간 크기의 제2 반도체 칩(320)의 경우, 제2 반도체 칩(320)의 양 측면이 제1 기판(300)에 형성된 제1 돌출부(307)상의 회로 패턴(305)과 제2 기판(350)의 하부 면에 형성된 회로 패턴(355)에 각각 접합되도록 한다.
이때, 제2 기판(350)상에 패드(370)를 형성하여 외부와 전기적으로 연결되도록 하고, 상기 패드(370) 하부에 도전성 물질이 충전된 비아 홀(360)을 형성하여, 상기 패드(370)와 제2 기판(350)의 하부 면에 형성된 회로 패턴(355)을 연결할 수 있다.
또한, 크기가 가장 작은 제3 반도체 칩(330)의 경우, 제3 반도체 칩(330)의 양 측면이 제1 기판(300)에 형성된 제2 돌출부(309) 및 제2 기판(350) 하부에 형성된 제3 돌출부(357)상의 회로 패턴(355)에 각각 접합되도록 한다.
여기서, 상기 제1 기판(300) 및 제2 기판(350)으로는 실리콘(Si)을 사용하는 데, 이는 상기 제1 기판(300) 및 제2 기판(350)에 제1 돌출부 내지 제3 돌출부(307, 309, 357)를 형성하기 위해 멤스(MEMS : Micro Electro Mechanical Systems) 기술을 사용하는 것이 바람직하기 때문이다.
한편, MEMS 기술을 이용하면 실리콘 기판상에 다양한 높이를 가지는 돌출부를 형성할 수 있으므로, 반도체 칩의 크기에 따라 실리콘 기판상에 형성되는 돌출 부들의 높이를 조절할 수 있다.
본 발명에 의하면, 크기가 서로 다른 전자 부품들을 하나의 모듈에 실장할 수 있다. 예를 들어, PAM, 스위치, Saw 필터 등과 같은 여러 부품이 실장되는 이동통신 단말기의 프론트 엔드 모듈(Front End Module : FEM)를 구현할 수 있다.
도 6은 본 발명의 멀티 칩 패키지의 제4 실시예를 나타낸 사시도이다. 이에 도시된 바와 같이, 4개의 기판을 사용하여 반도체 칩의 각 측면을 각 기판상의 회로 패턴과 접합시킬 수 있는데, 이에 의하면 반도체 칩을 외부 충격으로부터 보호할 수 있고, 회로 패턴을 다양하게 구현할 수 있다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다.
그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 종래의 SIP(System In Package) 모듈을 나타낸 단면도.
도 2는 본 발명의 멀티 칩 패키지의 제1 실시예를 나타낸 사시도.
도 3은 본 발명의 멀티 칩 패키지의 제조방법을 나타낸 순서도.
도 4는 본 발명의 멀티 칩 패키지의 제2 실시예를 나타낸 사시도.
도 5는 본 발명의 멀티 칩 패키지의 제3 실시예를 나타낸 단면도.
도 6은 본 발명의 멀티 칩 패키지의 제4 실시예를 나타낸 사시도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 제1 기판 105 : 회로 패턴
110 : 제1 반도체 칩 115 : 접합 패드
120 : 제2 반도체 칩 125 : 접합 패드
150 : 제2 기판 155 : 회로 패턴
160 : 비아 홀 170 : 패드

Claims (12)

  1. 상부 면에 회로 패턴이 형성된 제1 기판;
    상기 제1 기판상에 형성된 회로 패턴에 일 측면이 접합되어 있는 복수 개의 반도체 칩;
    하부 면에 형성된 회로 패턴에 상기 복수 개의 반도체 칩의 타 측면이 접합되어 있는 제2 기판; 및
    상기 복수 개의 반도체 칩 사이에 형성되는 단열 기판을 포함하여 이루어지는 멀티 칩 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 기판 상부에 형성되는 패드; 및
    상기 패드 하부에 상기 제2 기판을 관통하며 형성되고 도전성 물질로 충전되는 비아 홀;을 더 포함하여 이루어지며,
    상기 패드는 상기 비아 홀을 통하여 상기 제2 기판 하부 면에 형성된 회로 패턴과 연결되는 것을 특징으로 하는 멀티 칩 패키지.
  4. 제1항에 있어서,
    상기 제1 기판 및 제2 기판은 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramic : LTCC) 기판인 것을 특징으로 하는 멀티 칩 패키지.
  5. 제1항에 있어서,
    상기 단열 기판에는 내부를 관통하고 도전성 물질이 충전된 비아 홀이 형성되어 있으며, 상기 제2 기판의 하부 면에 형성된 회로 패턴과 상기 제1 기판의 상부 면에 형성된 회로 패턴은 상기 단열 기판을 관통하며 형성된 비아 홀을 통하여 연결되는 것을 특징으로 하는 멀티 칩 패키지.
  6. 제1항에 있어서,
    상기 제1 기판의 상부 면 및 제2 기판의 하부 면은 상기 복수 개의 반도체 칩의 크기에 따라 복수 개의 돌출부가 형성되어 있으며, 상기 복수 개의 반도체 칩은 상기 돌출부상에 형성된 회로 패턴에 접합되는 것을 특징으로 하는 멀티 칩 패키지.
  7. 제6항에 있어서,
    상기 제1 기판 및 제2 기판은 실리콘으로 이루어지는 것을 특징으로 하는 멀티 칩 패키지.
  8. 제1항 또는 제6항에 있어서,
    상기 복수 개의 반도체 칩의 양 측면에는 접합 패드가 형성되어 있는 것을 특징으로 하는 멀티 칩 패키지.
  9. 제1 기판 상부 면에 회로 패턴을 형성하고, 제2 기판 하부 면에 회로 패턴을 형성하는 단계;
    복수 개의 반도체 칩의 양 측면에 접합 패드를 형성하는 단계; 및
    상기 복수 개의 반도체 칩의 양 측면에 형성된 접합 패드를 상기 제1 기판 상부 면에 형성된 회로 패턴 및 상기 제2 기판 하부 면에 형성된 회로 패턴에 각각 접합하는 단계;를 포함하여 이루어지고,
    상기 제1 기판 및 제2 기판은 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramic : LTCC) 기판인 것을 특징으로 하는 멀티 칩 패키지의 제조방법.
  10. 삭제
  11. 제9항에 있어서,
    상기 제2 기판 하부 면에 회로 패턴을 형성한 이후에,
    상기 제2 기판을 관통하고 도전성 물질이 충전된 비아 홀을 형성하는 단계; 및
    상기 제2 기판 상부의 비아 홀이 형성된 영역에 패드를 형성하는 단계를 더 포함하여 이루어지며,
    상기 패드는 상기 비아 홀을 통하여 제2 기판의 하부 면에 형성된 회로 패턴과 연결되는 것을 특징으로 하는 멀티 칩 패키지의 제조방법.
  12. 제9항에 있어서,
    상기 복수 개의 반도체 칩의 양 측면에 형성된 접합 패드와 상기 제1 기판 상부 면에 형성된 회로 패턴 및 상기 제2 기판 하부 면에 형성된 회로 패턴과의 접합은, 솔더 크림(Solder Cream) 또는 에폭시(Epoxy)에 의해서 이루어지는 것을 특징으로 하는 멀티 칩 패키지의 제조방법.
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