KR100913056B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 소자의 제조공정에 있어서, 'n+' 이온 주입 공정 후 'p+' 이온 주입 공정 전에 퍼니스 어닐링 방식으로 열처리공정을 실시함으로써 상기 'n+' 이온 주입 공정시 반도체 기판 내에서 발생하는 결함을 제거할 수 있으며, 따라서, 궁극적으로 반도체 제품의 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다.
반도체 소자, CMOS, 퍼니스 어닐링, 전이 에치 핏

Description

반도체 소자의 제조방법{Method for manufacturing a semiconductor device}
도 1 내지 도 5는 종래기술의 반도체 소자의 제조방법에 따라 야기되는 문제점을 설명하기 위한 도면들이다.
도 6 내지 도 14는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 반도체 기판 12, 102 : 소자 분리막
104 : 게이트 산화막 106 : 폴리실리콘막
110 : NMOS 게이트 전극 112 : PMOS 게이트 전극
116, 120 : 저농도 접합영역 122 : LDD 스페이서
126, 130 : 고농도 접합영역
18, 114, 118, 124, 128 : 포토레지스트 패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 고집적 반도체 소자의 제조공정시 반도체 기판에 발생하는 결함을 제거하여 궁극적으로 제품의 수율을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근 로직 소자(logic device)의 제조에서는 소자 분리를 위해 통상적으로 STI(Shallow Trench Isolation) 스킴(scheme)이 이용된다. 이러한 STI 스킴은 안정적인 활성영역의 확보에는 많은 기여를 하고 있으나, 도 1에 도시된 'A'에서와 같이 트렌치 모서리(trench corner) 부위에 집중되는 고응력에 의해 다양한 문제가 발생하고 있는 실정이다. 그 중 제품의 불량률에 가장 큰 영향을 주는 것이 고응력 집중 부위에 발생하는 전위(dislocation), 즉 격자결함에 의한 누설전류의 증가다. 트렌치 하부(trench bottom)를 통한 누설전류의 증가는 제품의 수율에 직접적인 영향을 준다.
도 1에 도시된 바와 같이 고응력 부위가 형성된 후 소오스/드레인 이온주입공정을 통해 NMOS 영역(즉, n+ 영역)은 통상적으로 'As'로 이온주입되게 된다. 이때, 도 2에 도시된 바와 같이 'As'의 원자 충돌에 의해 도시된 'B' 부위에 많은 결함들이 발생하게 된다. 그리고, 상기 결함들은 후속의 열공정에 의해 트렌치의 고응력 부위로 이동하게 되며, 이에 따라, 도 3에 도시된 'C'와 같이 트렌치 근처에 전이가 형성된다. 이러한 전이를 분석하는 방법은 반도체 소자의 제조 공정후 디캡(decap) 과정을 통해 기판 상의 모든 구조물층을 제거한 후 'Wright Etch'를 실시하여 전이가 형성되는 부위에 발생한 에치 핏(etch pit)을 관찰함으로써 가능 하다.
도 3에 도시된 바와 같이, 전이가 형성되면 'Wright Etch'시 도 4와 같이 식각방향에 따른 식각속도 차에 의해 전이를 따라 에치 핏이 발생하게 된다. 실제로 도 5에 도시된 'D'와 같이 NMOS 활성영역과 트렌치 경계부위에서 에치 핏이 발생한다. 이와 같이 NMOS 영역에는 에피 칫이 발생하는 반면, 일반적으로 'B' 또는 'BF2'는 'As'처럼 과도한 결함을 유발하지 않기 때문에 PMOS 영역(즉, p+ 영역)에서는 에치 핏이 발생하지 않는다. 여기서, 미설명된 '10'은 반도체 기판이고, '12'는 소자 분리막이며, '20'은 전이 시드(dislocation seed)를 가리키며, '30'는 식각방향을 가리킨다.
따라서, 본 발명은 상기에서 설명한 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 고집적 반도체 소자의 제조공정시 반도체 기판에 발생하는 결함을 제거하여 궁극적으로 제품의 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 일측면에 따르면, NMOS 영역과 PMOS 영역으로 정의되는 반도체 기판에 소자 분리막을 형성하는 단계와, 상기 반도체 기판 상에 NMOS 게이트 전극과 PMOS 게이트 전극을 형성하는 단계와, LDD 이온 주입 공정을 실시하여 상기 NMOS 게이트 전극 및 상기 PMOS 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 저농도 접합영역을 형성하는 단계와, 'n+' 이온 주입 공정을 실시하여 상기 NMOS 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 상기 저농도 접합영역보다 깊은 제1 고농도 접합영역을 형성하는 단계와, 퍼니스 어닐링 방식을 이용한 열처리공정을 실시하여 상기 단계에서 실시되는 상기 'n+' 이온 주입 공정에 의해 상기 반도체 기판 내에서 발생하는 격자결합을 제거하는 단계와, 'p+' 이온 주입 공정을 실시하여 상기 PMOS 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 상기 저농도 접합영역보다 깊은 제2 고농도 접합영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 6 내지 도 14는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 단면들이다. 그 일례로 CMOS(Complementary Metal-Oxide-Semiconductor) 소자를 도시한 단면도들이다. 도 6 내지 도 14에 도시된 참조부호들 중 동일한 참조부호는 서로 동일한 기능을 하는 동일한 구성요소를 가리 킨다.
도 6을 참조하면, P형 반도체 기판(100)을 NMOS 영역과 PMOS 영역으로 정의하기 위해 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(102)을 형성한다. 그런 다음, NMOS 영역에는 'p-' 불순물인 'B'을 주입하여 P-웰(P-Well)을 형성하고, PMOS 영역에는 'n-' 불순물인 'P' 또는 'As'을 주입하여 N-웰(N-Well)을 형성한다.
도 7을 참조하면, 전체 구조 상부에 게이트 산화막(104)을 형성한 후 그 상부에 게이트 전극용 폴리실리콘막(106)을 형성한다. 그런 다음, 일례로, NMOS 영역이 오픈(open)되도록 PMOS 영역에 미도시된 포토레지스트 패턴을 형성한 후 상기 포토레지스트 패턴을 이용한 전처리 이온주입공정을 실시한다. 이로써, NMOS 영역의 폴리실리콘막(106) 내에는 인 또는 비소가 주입된다.
도 8을 참조하면, 전체 구조 상부에 게이트 전극 패턴용 포토레지스트 패턴(108)을 형성한 후 상기 포토레지스트 패턴(108)을 이용한 식각공정을 실시하여 NMOS 영역에는 NMOS 게이트 전극(110)을 형성하고, PMOS 영역에는 PMOS 게이트 전극(112)을 형성한다.
도 9를 참조하면, NMOS 영역이 오픈되도록 포토레지스트 패턴(114)을 PMOS 영역에만 형성한 후 상기 포토레지트 패턴(114)을 이용한 LDD(Lightly Drain Doped) 이온 주입 공정, 즉 'n-' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 얕은 접합영역(Shallow junction)인 저농도 접합영역(116)을 형성한다. 이후, 스트립 공정을 실시하여 상기 포토레지스트 패턴(114)을 제거한다.
도 10을 참조하면, PMOS 영역이 오픈되도록 포토레지스트 패턴(118)을 NMOS 영역에만 형성한 후 상기 포토레지트 패턴(118)을 이용한 LDD 이온 주입 공정, 즉 'p-' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 얕은 접합영역인 저농도 접합영역(120)을 형성한다. 그런 다음, 스트립 공정을 실시하여 상기 포토레지스트 패턴(118)을 제거한다.
도 11을 참조하면, 증착공정 및 식각공정을 순차적으로 실시하여 NMOS 게이트 전극(110) 및 PMOS 게이트 전극(112)의 양측벽에 고농도 이온 주입 공정시 이온주입마스크로 기능하기 위하여 LDD 스페이서(122)를 형성한다. 이때, LDD 스페이서(122)는 HLD(High temperature Low pressure Dielectric)막을 이용하여 형성한다.
도 12를 참조하면, NMOS 영역이 오픈되도록 포토레지스트 패턴(124)을 PMOS 영역에만 형성한 후 상기 포토레지트 패턴(124)을 마스크로 이용한 'n+' 이온 주입 공정을 실시하여 NMOS 영역의 P-웰에 깊은 접합영역(Depth junction)인 고농도 접합영역(126)을 형성한다. 이때, 'n+' 이온 주입 공정은 'As' 및 'P'를 이용하여 실시한다.
도 13을 참조하면, 전체 구조 상부에 대하여 상기 포토레지스트 패턴(124)을 제거하고 열처리공정을 실시한다. 이때, 열처리공정은 'n+' 이온 주입 공정후 발생 하는 결함을 제거하기 위하여 퍼니스 어닐링(furnace annealing) 방식으로 실시한다. 여기서, 퍼니스 어닐링 방식은 650 내지 850℃ 온도에서 10 내지 20분 동안 실시하되, 바람직하게는 적어도 700℃ 온도에서 적어도 10분 동안 실시한다. 또한, 퍼니스 어닐링 방식은 100% O2 분위기에서 실시하여 소정 영역에 미도시된 산화막을 20 내지 150Å의 두께로 형성하는 것이 바람직하다.
이와 같이, 퍼니스 어닐링 방식으로 열처리공정을 실시함으로써 종래기술에서 'n+' 이온 주입 공정후 발생하는 결함을 제거할 수 있다. 즉, 상기 열처리공정을 적어도 700℃에서 적어도 10분 동안 실시하게 되면, NMOS 영역에서 발생하는 격자결함이 제거된다. 이로써, NMOS 영역에서는 종래기술에서 발생하는 에치 핏이 발생되지 않는다. 또한, 열처리공정을 100% O2 분위기에서 실시함으로써 공정진행시 표면의 산화시 발생하는 스태킹 폴트(stacking fault)에 의해 실리콘 원자(silicon intersitial)를 주입할 수 있도록 하여 이온 주입시 발생한 결함을 더욱 빨리 제거할 수 있도록 한다. 한편, 상기 열처리 공정을 실시함으로써 도 14에서 실시되는 'p+' 이온 주입 공정시 발생할 수 있는 'B' 침투(penetration) 문제를 방지할 수 있다.
도 14를 참조하면, PMOS 영역이 오픈되도록 포토레지스트 패턴(128)을 NMOS 영역에만 형성한 후 상기 포토레지트 패턴(128)을 이용한 'p+' 이온 주입 공정을 실시하여 PMOS 영역의 N-웰에 깊은 접합영역인 고농도 접합영역(130)을 형성한다. 이 후, 스트립 공정을 실시하여 상기 포토레지스트 패턴(128)을 제거한다. 이로써, NMOS 영역의 P-웰에는 저농도 접합영역(116) 및 고농도 접합영역(126)으로 이루어진 NMOS 소오스/드레인 영역이 형성되고, PMOS 영역의 N-웰에는 저농도 접합영역(120) 및 고농도 접합영역(130)으로 이루어진 PMOS 소오스/드레인 영역이 형성된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에서는 반도체 소자의 제조공정에 있어서, 'n+' 이온 주입 공정 후 'p+' 이온 주입 공정 전에 퍼니스 어닐링 방식으로 열처리공정을 실시함으로써 상기 'n+' 이온 주입 공정시 반도체 기판 내에서 발생하는 결함을 제거할 수 있다. 따라서, 궁극적으로 반도체 제품의 수율을 향상시킬 수 있다.

Claims (5)

  1. (a) NMOS 영역과 PMOS 영역으로 정의되는 반도체 기판에 소자 분리막을 형성하는 단계;
    (b) 상기 반도체 기판 상에 NMOS 게이트 전극과 PMOS 게이트 전극을 형성하는 단계;
    (c) LDD 이온 주입 공정을 실시하여 상기 NMOS 게이트 전극 및 상기 PMOS 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 저농도 접합영역을 형성하는 단계;
    (d) 'n+' 이온 주입 공정을 실시하여 상기 NMOS 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 상기 저농도 접합영역보다 깊은 제1 고농도 접합영역을 형성하는 단계;
    (e) 퍼니스 어닐링 방식을 이용한 열처리공정을 실시하여 상기 (d) 단계에서 실시되는 상기 'n+' 이온 주입 공정에 의해 상기 반도체 기판 내에서 발생하는 격자결함을 제거하는 단계; 및
    (f) 'p+' 이온 주입 공정을 실시하여 상기 PMOS 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 상기 저농도 접합영역보다 깊은 제2 고농도 접합영역을 형성하는 단계를 포함하고,
    상기 (e) 단계에서 실시되는 상기 퍼니스 어닐링 방식의 열처리공정에 의해 상기 반도체 기판 상에 20 내지 150Å의 두께로 산화막이 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 (e) 단계에서 실시되는 상기 퍼니스 어닐링 방식의 열처리공정은 700℃에서 10분 동안 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 (e) 단계에서 실시되는 상기 퍼니스 어닐링 방식의 열처리공정은 650 내지 850℃에서 10 내지 20분 동안 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 열처리공정은 100% O2 분위기에 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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