KR100910086B1

KR100910086B1 - Phase locked loop circuit, electronic device including a phase locked loop circuit and method for generating a periodic signal

Info

Publication number: KR100910086B1
Application number: KR1020047021514A
Authority: KR
Inventors: 에이켄브로에크조하네스윌헬머스테오도러스
Original assignee: 텔레폰악티에볼라겟 엘엠 에릭슨(펍)
Priority date: 2004-12-29
Filing date: 2002-07-03
Publication date: 2009-07-30
Also published as: KR20050038596A

Abstract

위상 고정 루프(PLL) 회로(1)는 루프 입력(11); 입력 신호와 기준 신호 사이의 위상 차를 검출하는 위상 검출 부분(2)을 포함한다. 위상 검출기 부분(2)은 루프 입력에 연결되는 검출기 입력, 기준 입력 및 위상차에 대한 신호를 산출하는 검출기 출력을 포함한다. 제어 발진기(4)는 검출기 출력에서 입력으로 연결되고 발진기 출력은 루프 출력(12)에 연결된다. PLL은 발진기 출력과 기준 입력을 연결하는 피드백 회로를 포함하는데, 상기 피드백 회로는 하나 이상의 제로를 가지고 있는 트랜스퍼 함수를 갖는 장치(7; 71내지 74)를 포함한다.The phase locked loop (PLL) circuit 1 includes a loop input 11; And a phase detecting portion 2 for detecting a phase difference between the input signal and the reference signal. The phase detector part 2 comprises a detector input which is connected to the loop input, a detector output which produces a signal for the reference input and the phase difference. The control oscillator 4 is connected from the detector output to the input and the oscillator output is connected to the loop output 12. The PLL includes a feedback circuit connecting the oscillator output and the reference input, which includes a device 7 (71-74) with a transfer function having one or more zeros.

위상 고정 루프, 위상 검출기, 루프 입력, 필터 부분, 주파수 분주기Phase Locked Loops, Phase Detectors, Loop Inputs, Filter Portions, Frequency Dividers

Description

위상 고정 루프 회로, 위상 고정 루프 회로를 포함하는 전자 장치 및 주기 신호를 발생시키는 방법{Phase locked loop circuit, electronic device including a phase locked loop circuit and method for generating a periodic signal}Phase locked loop circuit, electronic device including a phase locked loop circuit and method for generating a periodic signal

본 발명은 위상 고정 루프 회로(PLL), 상기 위상 고정 루프 회로를 포함하는 전자 장치 및 주기 신호를 발생시키는 방법에 대한 것이다.The present invention relates to a phase locked loop circuit (PLL), an electronic device comprising the phase locked loop circuit and a method for generating a periodic signal.

일반적으로 위상 고정 루프 회로(PLL)는 종래 기술에서 공지되었다. 일반적으로, PLL은 입력 신호와 기준 신호 사이의 위상차를 검출하는 위상 검출기를 포함한다. 위상 검출기의 출력은 전압 제어 발진기(VCO)에 연결되는데, 전압 제어 발진기는 전압 제어 발진기의 입력으로 제공되는 신호의 전압을 따르는 주파수를 갖는 출력 신호를 제공한다. 종종, (루프-)필터 부분은 위상 검출기와 전압 제어 발진기(VCO) 사이에 제공된다. 전압 제어 발진기(VCO)는 피드백 회로에 연결된다. 이 피드백 회로의 출력은 위상 검출기에 의해 입력 신호와 비교되는 기준 신호를 제공한다. 보통, 피드백 회로는 기준 신호의 주파수를 PLL 입력 신호의 주파수로 변환시키기 위해 주파수 분주기(frequency divider)를 포함한다.Generally, phase locked loop circuits (PLLs) are known in the art. In general, a PLL includes a phase detector that detects a phase difference between an input signal and a reference signal. The output of the phase detector is connected to a voltage controlled oscillator (VCO), which provides an output signal having a frequency that follows the voltage of the signal provided to the input of the voltage controlled oscillator. Often, a (loop-) filter portion is provided between the phase detector and the voltage controlled oscillator (VCO). The voltage controlled oscillator VCO is connected to a feedback circuit. The output of this feedback circuit provides a reference signal that is compared with the input signal by a phase detector. Typically, the feedback circuit includes a frequency divider to convert the frequency of the reference signal to the frequency of the PLL input signal.

위상 고정 루프(PLL)에서, 주파수-스텝(frequency-step)이 입력에 적용된 후 주파수-오류가 제로가 될 필요가 있다. PLL의 위상-검출기가 기준 신호와 입력 신호 사이의 위상 차를 비교하기 때문에, PLL의 입력에서 주파수-스텝은 위상-검출기의 입력에서 위상의 램프(ramp)에 상응한다. 기본 제어-이론으로부터 분명해지는 것처럼, PLL의 설정 후 제로 위상-오류에 이르기 위하여, 두 개의 적분기(integrator)가 루프에 요구된다. 상기 적분기들 중 하나는 본래부터 PLL의 전압 제어 발진기(VCO)에 제공된 반면, 다른 적분기는 보통 위상 검출기의 전류-출력과 루프-필터의 캐퍼시터의 결합에 의해 제공된다. 이런 적분기는 복소 "s" -평면(complex "s"-plane)("s"는 잘-알려진 라플라스-연산자)의 원점에서 두 개의 폴(poles)에 의해 표현될 수 있다.In a phase locked loop (PLL), the frequency-error needs to be zero after a frequency-step is applied to the input. Since the phase-detector of the PLL compares the phase difference between the reference signal and the input signal, the frequency-step at the input of the PLL corresponds to the ramp of phase at the input of the phase-detector. As is evident from the basic control-theory, two integrators are required in the loop to reach zero phase-error after setting up the PLL. One of the integrators is inherently provided to the voltage controlled oscillator (VCO) of the PLL, while the other integrator is usually provided by the combination of the current-output of the phase detector and the capacitor of the loop-filter. This integrator can be represented by two poles at the origin of a complex "s" -plane ("s" is a well-known Laplace-operator).

그러나, 이런 적분기는 예를 들어, PLL의 루트 로커스(root locus)가 양의 실수 컴퍼넌트(positive real component)를 가질 때, PLL의 불안정성을 야기한다. 즉, PLL의 이득 중 일부 값에 대해, 상기 회로의 폴이 s-평면의 오른쪽-반(right-half)에 오게되면, 불안정한 시스템이 야기된다. PLL에 트랜스퍼 함수의 제로를 제공하는 것과 상기 PLL이 불안정하게 되는 것으로부터 막는 것이 미합중국 특허 공개 5 504 459로부터 공지되었다. 이 공개에서, 제로는 PLL의 루프-필터의 캐퍼시터에 직렬로 연결된 레지스터에 의해 달성된다.However, this integrator causes instability of the PLL, for example when the root locus of the PLL has a positive real component. That is, for some of the gain of the PLL, if the pole of the circuit comes to the right-half of the s-plane, an unstable system is caused. It is known from US Patent Publication 5 504 459 to provide a PLL with zero transfer function and to prevent the PLL from becoming unstable. In this disclosure, zero is achieved by a resistor in series with the capacitor of the loop-filter of the PLL.

이러한 제로의 결점은 PLL 주파수 대역안의 폐쇄-루프 트랜스퍼가 순서 K가 되고 폐쇄-루프 트랜스퍼가 제로를 포함하고 있다면, PLL 주파수 대역밖의 PLL의 순서는 K-1이 되므로, PLL의 대역외 감쇠가 감소된다는 것이다. 그러므로, PLL의 주파수 대역밖의 감쇠는 ω^K-1과 비례하게 될 것이지만, 제로없는 시스템에 대한 감 쇠는 ω^K에 비례할 것인데, 여기서 ω는 주파수가 된다. 대역외 감쇠는 감소될 뿐만 아니라, 주파수-스텝이 PLL의 입력에 적용될 때 제로의 존재는 주파수 스텝-응답에 오버슈트(overshoot)를 가져온다. 실제로, 이 오버슈트는 위상-검출기의 출력에 더 많은 전압 헤드룸(voltage headroom)을 요구한다. 더군다나, 설정-시간(settling time)은 동일 대역폭을 갖지만 제로를 갖지 않는 시스템과 비교해 증가된다. The drawback of this zero is that if the closed-loop transfer in the PLL frequency band is in order K and the closed-loop transfer contains zero, the order of the PLL outside the PLL frequency band is K-1, thus reducing the out-of-band attenuation of the PLL. It is. Therefore, the out ^-of- band attenuation of the PLL will be proportional to ω ^K-1 , but for a zero-zero system the attenuation will be proportional to ω ^K , where ω is the frequency. Not only is the out-of-band attenuation reduced, but the presence of zero results in an overshoot of the frequency step-response when frequency-step is applied to the input of the PLL. In practice, this overshoot requires more voltage headroom at the output of the phase-detector. Furthermore, the settling time is increased compared to a system with the same bandwidth but no zero.

본 발명의 목적은 PLL의 주파수 대역밖의 주파수를 갖는 신호 컴포넌트의 양호한 감쇠를 PLL에 제공하는 것이다. 그러므로, 본 발명은 청구항 1에 따라 PLL을 제공한다.It is an object of the present invention to provide the PLL with good attenuation of signal components having frequencies outside the PLL's frequency band. Therefore, the present invention provides a PLL according to claim 1.

PLL의 감쇠는 피드백 경로가 제로를 포함하기 때문에 증가된다. 피드백 경로에서의 제로의 존재에 의하여 폐쇄-루프 트랜스퍼에서 제로가 안보이게 야기된다. 제로가 폐쇄-루프 트랜스퍼에서 존재하지 않으므로, 이득 폴-오브(gain fall-of)가 증가되기 때문에 대역외 감쇠는 증가된다. 예를 들어, 본 발명에 따른 PLL에서 PLL 주파수 대역안의 폐쇄-루프 트랜스퍼가 순서 K가 된다면, PLL의 주파수 대역밖의 감쇠는 ω^K와 비례할 것이지만, 폐쇄-루프 트랜스퍼안에 제로를 가지고 있는 시스템에 대한 감쇠는 ω^K-1에 비례할 것인데, 여기서 ω는 주파수가 된다. The attenuation of the PLL is increased because the feedback path contains zero. The presence of zero in the feedback path causes invisibility of zero in the closed-loop transfer. Since zero is not present in the closed-loop transfer, the out-of-band attenuation is increased because the gain fall-of is increased. For example, if the closed-loop transfer in the PLL frequency band in the PLL according to the present invention is in order K, the attenuation outside the frequency band of the PLL will be proportional to ω ^K , but for a system having zero in the closed-loop transfer. Attenuation will be proportional to ω ^K-1 , where ω is the frequency.

더군다나, 본 발명은 청구항 9에 따른 방법 및 청구항 10에 따른 장치를 제공한다. 본 발명의 특정 실시예는 종속항에서 설명된다. 본 발명에 대한 설명, 관점 및 실시예는 첨부된 도면을 참조하여 더 기술될 것이다. Furthermore, the present invention provides a method according to claim 9 and an apparatus according to claim 10. Particular embodiments of the invention are described in the dependent claims. The description, aspects and embodiments of the present invention will be further described with reference to the accompanying drawings.

도 1은 종래 기술에서 공지된 위상 고정 루프의 예를 도시하는 블록도1 is a block diagram illustrating an example of a phase locked loop known in the art.

도 2는 본 발명에 따른 위상 고정 루프에 대한 실시예의 제 1 예를 도시하는 블록도2 is a block diagram illustrating a first example of an embodiment of a phase locked loop according to the present invention;

도 3은 본 발명에 따른 위상 고정 루프에 대한 실시예의 제 2 예를 도시하는 블록도3 is a block diagram illustrating a second example of an embodiment of a phase locked loop according to the present invention;

도 4는 본 발명에 따른 위상 고정 루프에 대한 실시예의 제 3 예를 도시하는 블록도4 is a block diagram illustrating a third example of an embodiment of a phase locked loop according to the present invention;

도 5는 본 발명에 따른 위상 고정 루프에 대한 실시예의 제 4 예를 도시하는 블록도5 is a block diagram illustrating a fourth example of an embodiment of a phase locked loop according to the present invention;

도 6은 본 발명에 따른 위상 고정 루프에 대한 실시예의 제 5 예를 도시하는 블록도6 is a block diagram showing a fifth example of an embodiment of a phase locked loop according to the present invention;

도 7은 본 발명에 따른 위상 고정 루프에 대한 실시예의 제 6 예를 도시하는 블록도7 is a block diagram illustrating a sixth example of an embodiment of a phase locked loop according to the present invention;

도 8은 본 발명에 따른 위상 고정 루프에 대한 실시예의 제 7 예를 도시하는 블록도8 is a block diagram illustrating a seventh example of an embodiment of a phase locked loop according to the present invention;

도 9는 본 발명에 따른 위상 고정 루프에 대한 실시예의 제 8 예를 도시하는 블록도9 is a block diagram showing an eighth example of an embodiment of a phase locked loop according to the present invention;

도 10 및 11은 본 발명에 따른 위상 고정 루프에 제로를 제공하게 될 주파수 판별 장치를 도시하는 회로도10 and 11 are circuit diagrams illustrating a frequency discriminating apparatus that will provide zero to a phase locked loop according to the present invention.

이하의 용어가 사용되는데: 트랜스퍼 함수(trnasfer function) H(s)는 라플라스-s 도메인에서 도시되는 장치의 입력 신호와 출력 신호 사이의 관계이며, 트랜스퍼 함수는 또한 시스템-함수로서 본원에 참조된다. s=jω에서, j는 -1의 제곱근이고, ω는 신호의 주파수인데, 시스템 함수는 주파수 응답으로서 참조된다. 포워드-경로 트랜스퍼(forward-path transfer)는 시스템의 포워드 경로를 통한 트랜스퍼이다. 피드백 시스템의 루프 이득은 포워드 경로를 통한 트랜스퍼이며 피드백 루프를 통한 백 트랜스퍼(back transfer)이다. 시스템의 폐쇄 루프 트랜스퍼(closed-loop transfer) H_closed는 현행 피드백으로, 입력에서 출력까지의 시스템 트랜스퍼이다. 장치의 폴은 (복소)주파수인데, 장치의 트랜스퍼 함수는 주파수에 대해 무한대로 접근한다. 장치의 제로는 (복소)주파수인데, 장치의 트랜스퍼 함수는 주파수에 대해 제로로 접근한다. The following terms are used: The transfer function H (s) is the relationship between the input signal and the output signal of the device shown in the Laplace-s domain, which transfer function is also referred to herein as a system-function. In s = jω, j is the square root of −1 and ω is the frequency of the signal, the system function being referred to as the frequency response. Forward-path transfer is transfer through the system's forward path. The loop gain of the feedback system is transfer through the forward path and back transfer through the feedback loop. Closed-loop transfer of the system H _closed is the current feedback, the system transfer from input to output. The pole of the device is a (complex) frequency, and the transfer function of the device approaches infinity to the frequency. The zero of the device is a (complex) frequency, and the transfer function of the device approaches zero with respect to the frequency.

도 1은 종래 기술에서 공지된 것으로서, 위상 고정 루프(PLL)(1)에 대한 일반적인 블록도를 도시한다. PLL(1)은 PLL 입력(11)과 PLL 출력(12)을 갖는다. PLL(1)은 결합기(2)와 위상 검출기(3)로 구성되는 위상 검출기 부분, 저역-통과 필터(4), 전압 제어 발진기(VCO)(5) 및 주파수 분주기(6)를 포함한다. PLL(1)은 피드백 루프(13)로, 피드백 시스템을 형성한다.1 shows a general block diagram of a phase locked loop (PLL) 1 as is known in the art. PLL 1 has a PLL input 11 and a PLL output 12. The PLL 1 comprises a phase detector portion consisting of a combiner 2 and a phase detector 3, a low pass filter 4, a voltage controlled oscillator (VCO) 5 and a frequency divider 6. PLL 1 is a feedback loop 13, which forms a feedback system.

PLL 입력(11)에 입력 주파수(f_in)의 입력 신호를 공급하게 될 것이다. 이런 경우에, PLL은 PLL 출력(12)에 출력 주파수(f_out)의 VCO 신호를 제공한다. VCO 신호 는 VCO 입력 신호 전압에 바탕을 둔 VCO(5)에 의해 발생된다. PLL(1)이 고정된다면, VCO 신호의 위상은 분할 인수 N과 입력 신호의 위상을 곱한 것과 동일할 것이다. 그러므로, 출력 주파수(f_out)는 분할 인수와 입력 주파수(f_in)를 곱한 것과 동일하다;The PLL input 11 will supply an input signal of input frequency f _in . In this case, the PLL provides a VCO signal at the output frequency f _out to the PLL output 12. The VCO signal is generated by the VCO (5) based on the VCO input signal voltage. If the PLL 1 is fixed, the phase of the VCO signal will be equal to the division factor N times the phase of the input signal. Therefore, the output frequency f _out is equal to the multiplication factor multiplied by the input frequency f _in ;

f_out= N·f_in f _out = Nf _in

VCO 출력 신호 주파수(f_out)는 주파수 분주기(6)에 의해 분할율(N)로 분할된다. 이것은 분할된 주파수 또는 기준 주파수(f_div)의 신호를 The VCO output signal frequency f _out is divided by the divider N by the frequency divider 6. This means that the signal at the divided frequency or reference frequency (f _div )

과 같게 만든다.Make it equal to

분할된 주파수(f_div)를 갖는 신호는 이 예에서 입력 주파수의 입력 신호 및, 분할된 주파수 또는 기준 주파수의 신호 사이의 차를 결정하고, 결합기(2)에 의해 입력 주파수의 입력 신호와 결합된다. 결합기(2)에 발생한 출력 신호는 위상 검출기(3)로 전송된다. 위상 검출기(3)는 분할된 주파수(f_div)의 신호와 입력 주파수(f_in)의 신호 사이의 위상 차에 바탕을 둔 차동 신호(difference signal)를 산출한다. 차동 신호는 필터(4)에 의해 저역-통과 필터되고 VCO(5)의 발진기를 제어하는 VCO 입력 신호로서 사용된다. PLL에서, 필터 부분(3) 및 주파수 분주기(6)는 생략될 것이다. 그러나, 대부분 PLL들은 (루프-)필터 및 주파수 분주기를 포함한다. 더 군다나, 전압 제어 발진기 대신에, 전류 제어 발진기가 사용될 수 있다.The signal with the divided frequency f _div determines in this example the difference between the input signal of the input frequency and the signal of the divided frequency or the reference frequency and is combined with the input signal of the input frequency by the combiner 2. . The output signal generated at the combiner 2 is transmitted to the phase detector 3. The phase detector 3 calculates a differential signal based on the phase difference between the signal of the divided frequency f _div and the signal of the input frequency f _in . The differential signal is low pass-filtered by filter 4 and used as the VCO input signal to control the oscillator of VCO 5. In the PLL, the filter part 3 and the frequency divider 6 will be omitted. However, most PLLs include (loop-) filters and frequency dividers. Furthermore, instead of a voltage controlled oscillator, a current controlled oscillator may be used.

도 2는 본 발명에 따른 PLL(10)의 예를 도시한다. 도 1의 종래 기술처럼, PLL(10)은 PLL 입력(11), PLL 출력(12), 결합기(2), 위상 검출기(3), 저역-통과 필터(4) 및 전압 제어 발진기(VCO)(5)를 포함한다. PLL(10)은 또한 피드백 루프(13)를 포함한다. 제로 장치와 주파수 분주기(7)가 결합된 장치는 피드백 루프에 존재한다. 2 shows an example of a PLL 10 in accordance with the present invention. As in the prior art of FIG. 1, the PLL 10 includes a PLL input 11, a PLL output 12, a combiner 2, a phase detector 3, a low-pass filter 4 and a voltage controlled oscillator (VCO) ( 5) is included. PLL 10 also includes a feedback loop 13. The combination of the zero device and the frequency divider 7 is in the feedback loop.

제로 및 주파수 분주기(7)는 하나 이상의 제로를 가지고 있는 트랜스퍼 함수 G(s)를 갖는다. 예를 들어, 상기 장치(7)의 트랜스퍼 함수 G(s)는 이하 유형이 될 것이다:The zero and frequency divider 7 has a transfer function G (s) with one or more zeros. For example, the transfer function G (s) of the device 7 would be of the following type:

(1)

(One)

이 식에서 s는 복소 주파수(complex frequency)를 나타내고, N은 주파수 분주기의 분할율이며, τ_Z는 제로의 시상수를 나타낸다. 그러므로 상기 장치(7)는 -1/τ_Z와 같은 s에서 제로를 갖는다. 상기 장치(7)의 입력 신호가 PLL 출력 신호(f_out)가 되지만 상기 장치(7)의 출력 신호는 분할된 신호(f_div)가 된다. PLL(10)의 폐쇄 루프 트랜스퍼 함수 H_close(s)는 :In this equation, s represents a complex frequency, N is a division ratio of a frequency divider, and τ _Z represents a zero time constant. The device 7 therefore has zero at s equal to −1 / τ _Z. The input signal of the device 7 becomes the PLL output signal f _out but the output signal of the device 7 becomes the divided signal f _div . The closed loop transfer function H _close (s) of the PLL (10) is:

(2)

에 의해 주어진다.Is given by

이 식에서 H(s)는 PLL의 포워드-경로 트랜스퍼 함수가 되는데, In this equation, H (s) becomes the forward-path transfer function of the PLL,

(3)

가 된다. Becomes

이 식에서 K_D는 위상 검출기(3)의 트랜스퍼 함수를 나타내고, H_f(s)는 필터 부분(4)의 트랜스퍼 함수를 나타내며 K_O/s는 VCO(5)의 트랜스퍼 함수를 나타낸다. 그러므로 PLL의 폐쇄 루프 트랜스퍼 함수는 In this equation, K _D represents the transfer function of the phase detector 3, H _f (s) represents the transfer function of the filter portion 4, and K _O / s represents the transfer function of the VCO 5. Therefore, the closed loop transfer function of the PLL

(4)

와 같게 된다. Becomes the same as

도 2의 PLL에서, 제로 장치(7)는 피드백 루프(13)의 부분인데, 즉, 상기 제로 장치는 분주기(5)에 통합된다. 식(4)에서 도시되는 것처럼, 상기 장치(7)의 트랜스퍼 함수에서 제로는 PLL의 폐쇄 루프 트랜스퍼에서 제로로서 나타나지 않는다. 이러한 제로는 종종 팬텀 제로(phantom zero)로 불린다. 이로 인해, 상기 제로는 안정된 시스템을 제공할 뿐만 아니라 대역외 감쇠를 줄게 하지 않는다.In the PLL of FIG. 2, the zero device 7 is part of the feedback loop 13, ie the zero device is integrated in the divider 5. As shown in equation (4), zero in the transfer function of the device 7 does not appear as zero in the closed loop transfer of the PLL. This zero is often called phantom zero. Because of this, the zero not only provides a stable system but also does not reduce out-of-band attenuation.

더군다나, 폐쇄-루프 대역폭은 팬텀-제로 없는 시스템과 비교해 특정한 대역외 스포트-주파수(spot-frequency)의 소정의 거절(given rejection)에 대해 증가될 수 있다. 이로인해, 특정 대역외 스포트-주파수(및 보다더 높은 주파수)를 위한 대역외 거절 수행에 영향을 주지 않고, 주파수-스텝을 적용한 후 설정-시간이 향상된다. 예를 들어, 5/τ_Z와 같은 대역외 주파수 ω에서의 감쇠는 위상-잡음 요구때문에 상술되는 것으로 추정된다. 원래 시스템(즉, 피드백 루프에 제로 없는 시스템)이 세 개의 동일 폐쇄-루프 폴을 갖는 3번째 시스템이 된다면, 피드백 루프에 제로를 가지고 있는 시스템의 시상수는 이 목표를 달성하도록 2.5배 더 작게 만들 수 있다. 그러므로 주파수-스텝을 위한 설정 시간은 종래 PLL과 비교해 대략 2.5의 인수만큼 향상된다. 증가된 대역외 감쇠때문에, 향상-인수는 대역외 주파수가 5/τ_Z보다 더 높아지므로, 훨씬 더 커질 것이다. Furthermore, the closed-loop bandwidth can be increased for certain rejection of certain out-of-band spot-frequency compared to phantom-zero systems. This improves set-time after applying frequency-step without affecting out-of-band rejection performance for a particular out-of-band spot-frequency (and higher frequencies). For example, the attenuation at out-of-band frequency ω such as 5 / τ _Z is assumed to be detailed because of the phase-noise requirement. If the original system (i.e. a system without zero in the feedback loop) is a third system with three identical closed-loop poles, the time constant of the system with zero in the feedback loop can be made 2.5 times smaller to achieve this goal. have. Therefore, the settling time for frequency-step is improved by a factor of approximately 2.5 compared to the conventional PLL. Because of the increased out-of-band attenuation, the enhancement-factor will be much larger since the out-of-band frequency is higher than 5 / τ _Z.

대안으로, 루프의 순서는 1만큼 감소될 것이고 동시에 시상수는 종래 PLL과 비교해 변경될 것이지만 원래의 합성기(origin synthesiser)와 비교해 동일 대역외 거절 수행을 유지한다. 이것은 표준 3번째 시스템이 피드백 루프(본 발명에 따른 PLL의 시상수가 종래 PLL의 것과 비교해 0.58배 더 작게 되는 것이 시뮬레이션으로부터 발견되는 경우)에서 제로를 가지고 있는 2번째 시스템으로 교체될 때 설정-시간에서 인수 2.2만큼 향상을 한다.Alternatively, the order of the loops will be reduced by one and at the same time the time constant will change compared to the conventional PLL but maintain the same out-of-band rejection performance compared to the original synthesizer. This is at set-time when the standard third system is replaced with a second system with zero in the feedback loop (when it is found from the simulation that the time constant of the PLL according to the invention is 0.58 times smaller than that of a conventional PLL). Improve by factor 2.2.

일반적으로, 폐쇄-루프 트랜스퍼에서 제로 및 실수의 폐쇄-루프 폴에 대한 선택을 기피하는 것은 출력-주파수의 스텝-응답에서의 오버슈트를 줄인다. 그러므로, VCO 제어-신호는 주파수-스텝이 적용될 때 더 작은 오버슈트를 가질 것이다. 이것은 동일 공급 전압을 위해 VCO 제어-전압을 스윙하여 적합한 전압으로 증가시킨다. 대안으로, 소정의 스윙으로 인해 요구되는 공급-전압은 감소될 것이다. 그러므로 소정의 스윙으로 인해 더 낮은 공급 전압이 사용될 것이기 때문에 전력 소비량이 감소된다.In general, avoiding the choice of zero and real closed-loop poles in closed-loop transfer reduces overshoot in the output-frequency step-response. Therefore, the VCO control-signal will have a smaller overshoot when frequency-step is applied. This swings the VCO control voltage for the same supply voltage and increases it to a suitable voltage. Alternatively, the supply-voltage required due to a given swing will be reduced. Therefore, power consumption is reduced because lower supply voltages will be used due to some swing.

더군다나, 본 발명에 따른 PLL에서, 폐쇄-루프 위상-트랜스퍼의 피크(peaking)는 폐쇄-루프 트랜스퍼에 제로를 가지고 있는 PLL과 비교해 감소된다. 이것은 위상-잡음 증폭기가 경계(band-edge)에서 발생하지 않는 것을 의미한다. Furthermore, in the PLL according to the invention, the peaking of the closed-loop phase-transfer is reduced compared to the PLL having zero in the closed-loop transfer. This means that a phase-noise amplifier does not occur at the band-edge.

또한, 대역폭은 위상-검출기 상수와 임의로 협력하여, 팬텀-제로의 주파수 위치를 변경하여, 교환하는 동안 쉽게 변경될 것이다. 이것은 예를 들어 제로 및/또는 위상-검출기의 가변 시-상수를 사용하고, 예를 들어 가변 레지스터를 사용하여 수행된다. In addition, the bandwidth will change easily during the exchange by changing the frequency position of the phantom-zero, optionally in cooperation with the phase-detector constants. This is done using, for example, variable time-constants of zero and / or phase-detectors, for example using variable registers.

또한, 피드백 루프에서 제로의 존재때문에, 위상-주파수 검출기의 사용은 큰 초기 주파수-오류가 존재할 때 빠른 고정을 하기 위하여 더이상 요구되지 않는다. 간단한 위상-검출기가 대신 사용되므로 검출기의 복잡성이 감소된다.Also, because of the presence of zeros in the feedback loop, the use of a phase-frequency detector is no longer required for fast fixation when large initial frequency-errors are present. A simple phase-detector is used instead, which reduces the complexity of the detector.

도 2에서, 제로는 주파수 분주기의 기능을 수행하는 장치에서 다시 구현된다. 제로는 또한 피드백 루프에서 다른 방식으로 구현될 것이다. 예를 들어, 도 3의 PLL은 주파수 분주기(6) 및 개별 제로 장치(71)를 가지고 있는 피드백 루프(13)를 갖는다. 제로 장치(71)는 분주기 출력(62)에서 제로 입력(711)으로 연결된다. 제로 장치의 제로 출력(712)은 결합기(2)의 기준 입력(22)에 연결된다. 도 3에 따른 구현의 이점은 제로의 구현이 시스템의 가장 낮은 주파수가 존재하는 루프에 넣 어진다는 것이다. 이것은 제로를 구현하기 쉽게 만들고 전력-소비량을 최소화시킬 것이다.In FIG. 2, zero is again implemented in an apparatus performing the function of the frequency divider. Zero will also be implemented in a different way in the feedback loop. For example, the PLL of FIG. 3 has a feedback loop 13 with a frequency divider 6 and a separate zero device 71. The zero device 71 is connected from the divider output 62 to a zero input 711. The zero output 712 of the zero device is connected to the reference input 22 of the combiner 2. An advantage of the implementation according to FIG. 3 is that the implementation of zero is put in the loop where the lowest frequency of the system is present. This will make zero implementation easier and will minimize power consumption.

도 4에서 PLL은 두 개의 경로(131, 132)를 가지고 있는 피드백 루프(13)를 갖는다. 제 1 경로(131)는 τ_Zs/N와 같은 트랜스퍼 함수를 가지고 있는 제 1 주파수 분주기(72)를 갖는다. 엄밀히 말하면 상기 분주기(72)는 동시에 위상 미분기가 되지만 이 점에서 주파수 분주기로서 참조된다는 것에 주의해야 할 것이다. 제 2 경로(132)는 1/N의 트랜스퍼 함수를 가지고 있는 제 2 주파수 분주기(6)를 포함한다. 그러므로 제 2 분주기(6)는 종래 분주기가 될 것이다. 주파수 분주기는 제 2 결합기(200)의 입력(201, 202)에서 주파수 분주기 자신의 출력(62, 722) 각각으로 모두 연결된다. 예를 들어, 제 2 결합기(200)는 결합기 입력(201, 202)에 존재하게 되는 신호를 가산하는 가산기가 된다. 주파수 분주기(6, 72)의 입력(61, 721) 각각은 VCO(5)의 출력에 연결된다. 제 2 결합기(200)의 출력(203)은 결합기(2)의 제 2 입력(22)에 연결된다. 피드백 루프(13, 131, 132)의 결합된 트랜스퍼 함수는 주파수 분주기(6, 72)의 결합된 트랜스퍼가 되므로 (1 + τ_Zs)/N과 같다.In FIG. 4, the PLL has a feedback loop 13 with two paths 131, 132. The first path 131 has a first frequency divider 72 having a transfer function such as τ _Z s / N. Strictly speaking, it should be noted that the divider 72 is simultaneously a phase differentiator but is referred to as a frequency divider at this point. The second path 132 includes a second frequency divider 6 having a transfer function of 1 / N. Therefore, the second divider 6 will be a conventional divider. The frequency divider is all connected from the inputs 201 and 202 of the second combiner 200 to each of the outputs 62 and 722 of the frequency divider itself. For example, the second combiner 200 is an adder that adds the signals that are present at the combiner inputs 201 and 202. Each of the inputs 61, 721 of the frequency divider 6, 72 is connected to the output of the VCO 5. The output 203 of the second combiner 200 is connected to the second input 22 of the combiner 2. The combined transfer function of the feedback loops 13, 131, 132 is equal to (1 + τ _Z s) / N since it becomes the combined transfer of the frequency dividers 6, 72.

도 4에 대한 예의 이점은 제로를 병렬로, 이미 존재하는 피드백 경로에 삽입함으로써 현행 PLL에서 사용될 수 있다는 것이다. 이런 이미 존재하는 피드백 경로에 보통 PLL의 주파수 분주기가 포함된다.An advantage of the example for FIG. 4 is that it can be used in the current PLL by inserting zeros in parallel, into an already existing feedback path. This already existing feedback path usually includes the frequency divider of the PLL.

도 5에서 도시되는 PLL(10)의 예도 두 개의 피드백 경로(131, 132)를 포함한다. 제 1 피드백 루프(131)는 1/N의 트랜스퍼 함수를 갖는 주파수 분주기(6)를 포함한다. 예를 들어, 주파수 분주기(6)는 종래의 주파수 분주기가 될 것이다. 제 2 피드백 루프(132)는 결합된 위상 검출기와 트랜스퍼 함수 K_Dτ_Zs/N을 가지고 있는 제로 장치(73)를 포함하는데, K_D는 위상 검출기 트랜스퍼 함수를 나타낸다. 위상 검출기의 출력(32)과 제로 장치(73)의 출력(732)은 제 2 결합기(210)의 입력(201, 202)에 연결된다. 제 2 결합기(200)의 출력(203)은 필터 부분(4)의 입력(41)에 연결된다. 제로 장치(73)의 시상수는 실질적으로 K_Dτ_Z/N 과 같도록 설정되는 것이 바람직하지만, 이것은 필수적이지 않다.The example of the PLL 10 shown in FIG. 5 also includes two feedback paths 131, 132. The first feedback loop 131 includes a frequency divider 6 having a transfer function of 1 / N. For example, the frequency divider 6 will be a conventional frequency divider. The second feedback loop 132 includes a zero device 73 having a combined phase detector and transfer function K _D τ _Z s / N, where K _D represents the phase detector transfer function. The output 32 of the phase detector and the output 732 of the zero device 73 are connected to the inputs 201, 202 of the second combiner 210. The output 203 of the second combiner 200 is connected to the input 41 of the filter portion 4. The time constant of the zero device 73 is preferably set to be substantially equal to K _D τ _Z / N, but this is not essential.

도 5의 본 발명에 따른 PLL에 대한 예의 이점은 제로를 VCO의 출력과 위상-검출기의 출력 사이에 삽입함으로써 현행 PLL에서 매우 쉽게 구현할 수 있다는 것이다. An advantage of the example for the PLL according to the invention of FIG. 5 is that it can be very easily implemented in current PLLs by inserting zero between the output of the VCO and the output of the phase-detector.

피드백 루프의 주파수 분주기는 분수 분주기(fractional divider) 또는 델타시그마-구동 주파수 분주기(DeltaSigma-driven frequency divider)로써 구현될 것이다. 이 경우에, 이러한 분주기의 출력-신호는 원하는 위상을 갖는 신호와 원하지 않는 잡음 위상을 갖는 신호의 합으로써 설계될 것이다. 본 발명에 따른 도 6에 도시되는 PLL(10)에 대한 예에서, 제로 장치(72)는 VCO의 출력과 위상-검출기의 입력 사이에 놓이게 된다. 델타-시그마 변조기(delta-sigma modulator)(8)는 주파수 분주기(62)의 제어 입력(63)에 연결된다. 제로 장치(7)는 PLL 출력(12)에서 입력(721)으로 연결된다. 제로 장치(7)의 출력(722)은 제 2 결합기(200)의 제 1 입력(201)에 연결된다. 상기 결합기(200)의 제 2 입력(202)은 주파수 분주기(6)의 출력(62)에 연결된다. 상기 결합기(200)는 입력(201, 202)에 존재하게 될 신호를 가산한다. The frequency divider of the feedback loop may be implemented as a fractional divider or delta sigma-driven frequency divider. In this case, the output-signal of this divider will be designed as the sum of the signal with the desired phase and the signal with the unwanted noise phase. In the example for the PLL 10 shown in FIG. 6 according to the present invention, the zero device 72 is placed between the output of the VCO and the input of the phase-detector. A delta-sigma modulator 8 is connected to the control input 63 of the frequency divider 62. The zero device 7 is connected from the PLL output 12 to the input 721. The output 722 of the zero device 7 is connected to the first input 201 of the second coupler 200. The second input 202 of the combiner 200 is connected to the output 62 of the frequency divider 6. The combiner 200 adds the signals that will be present at the inputs 201 and 202.

이로 인해 제로는 분주기 출력-신호 앞에 있지만 이 신호의 뒤에는 없다. 그러므로, 제로는 피드백 경로에 위치되지만 실제로는 팬텀 제로가 있는 것이다. 델타-시그마 제어 분주기가 사용될 때, 마찬가지로 제로는 원래의 분주기의 출력-신호와 위상-검출기의 입력 사이에 놓이게 될 것이다. 이 경우에, 분주기의 지터(jitter)는 제로에서 지터의 양을 같게 하여 보완될 것이다. 이 보완-신호는 분수 분주기(fractional divider)를 제어할 회로로부터 도출될 수 있다. 도 7의 PLL의 예로 이러한 보완이 도시된다.This causes zero before the divider output-signal but not after this signal. Therefore, zero is located in the feedback path but in reality there is a phantom zero. When a delta-sigma control divider is used, zero will likewise be placed between the output-signal of the original divider and the input of the phase-detector. In this case, the jitter of the divider will be compensated for by equalizing the amount of jitter at zero. This complement-signal can be derived from a circuit that will control the fractional divider. This complement is shown by way of example of the PLL of FIG.

도 7은 델타-시그마 구동 주파수 분주기(6)를 갖는 PLL을 도시한다. 주파수 분주기(6)의 제어 입력(63)은 델타-시그마 변조기(8)에 연결된다. 델타-시그마 변조기(8)는 제 2 결합기(210)와 제로 장치(74)의 제 1 입력(741)에 또한 연결된다. 제로 장치(74)는 주파수 분주기(6)의 출력에서 제 2 입력(742)으로 연결된다. 제로 장치(74)의 출력은 제 1 결합기(2)의 제 2 입력(22)에 연결된다. 제 2 결합기(210)는 위상 검출기(3)의 출력에서 제 1 입력(21)으로 연결된다. 제 2 결합기(210)의 출력(203)은 필터 부분(4)에 연결된다.7 shows a PLL with a delta-sigma drive frequency divider 6. The control input 63 of the frequency divider 6 is connected to a delta-sigma modulator 8. The delta-sigma modulator 8 is also connected to the second coupler 210 and the first input 741 of the zero device 74. The zero device 74 is connected to the second input 742 at the output of the frequency divider 6. The output of the zero device 74 is connected to the second input 22 of the first coupler 2. The second combiner 210 is connected to the first input 21 at the output of the phase detector 3. The output 203 of the second combiner 210 is connected to the filter portion 4.

도 8의 본 발명에 따른 PLL의 예에서, 제로 장치(71)는 주파수 분주기(61)와 VCO(5) 사이에 구현된다. 제로 장치의 입력(711)은 VCO의 출력에 연결되고 제로 장치의 출력(712)은 주파수 분주기(6)의 입력(62)에 연결된다. 제로 장치(7)는 1 + τ_Zs과 같은 트랜스퍼 함수를 갖는다. 도 8에서, 제로 장치는 상기 트랜스퍼 함수를 갖는 단일 장치로써 구현된다. 도 9에서 도시되는 것과 같은 대안으로써, 요구되는 트랜스퍼 함수가 장치(75)에 의해 얻어지는데, 상기 장치(75)는 결합기(22)의 입력에서 상기 장치의 입력(752) 및 출력(751)으로 연결되는 τ_Zs와 같은 트랜스퍼를 갖는다. In the example of the PLL according to the invention of FIG. 8, the zero device 71 is implemented between the frequency divider 61 and the VCO 5. The input of the zero device 711 is connected to the output of the VCO and the output of the zero device 712 is connected to the input 62 of the frequency divider 6. The zero device 7 has a transfer function such as 1 + τ _Z s. In FIG. 8, the zero device is implemented as a single device with the transfer function. As an alternative, as shown in FIG. 9, the required transfer function is obtained by the device 75, which is connected from the input of the combiner 22 to the input 752 and output 751 of the device. It has a transfer equal to τ _Z s being connected.

본 발명에 따른 PLL은 아날로그 장치 및/또는 디지털 장치 및/또는 소프트웨어로 구현될 것이다. 마찬가지로, 피드백 루프의 제로는 아날로그 도메인 및/또는 디지털-도메인 및/또는 소프트웨어에서 구현될 것이다. 제로는 어떤 적당한 방식으로 구현될 것이다. 예를 들어 제로는 주파수 판별 장치로서 구현될 것이다. 이러한 주파수 판별 장치(900)에 대한 예는 도 10에 도시된다. 판별 장치는 지연-장치(910), 승산기-엘리먼트(multiplier-element)(920) 및 저역-통과 필터(930)를 포함한다. 지연 장치는 승산기의 입력에서 지연 장치 자신의 입력과 출력 모두로 연결된다. 승산기의 출력은 필터(930)의 입력에 연결된다. 지연 장치(910)의 지연이 정확히 선택될 때(ω₀τ=π/2 +nπ, 동시에 τ=τ_Z), 출력-신호는 ω₀만큼 작은 주파수-편이(frequency-deviation)에 비례한다. 저역-통과 필터는 PLL에 이미 존재하는 필터와 결합될 것이다.The PLL according to the present invention will be implemented in analog and / or digital devices and / or software. Likewise, zero of the feedback loop will be implemented in the analog domain and / or digital-domain and / or software. Zero will be implemented in any suitable way. For example, zero would be implemented as a frequency discriminating device. An example of such a frequency discrimination apparatus 900 is shown in FIG. 10. The discriminating device includes a delay-device 910, a multiplier-element 920, and a lowpass filter 930. The delay device is connected from the input of the multiplier to both the input and output of the delay device itself. The output of the multiplier is connected to the input of the filter 930. When the delay of the delay device 910 is correctly selected (ω ₀ τ = π / 2 + nπ, at the same time τ = τ _Z ), the output-signal is proportional to the frequency-deviation as small as ω ₀ . The low pass filter will be combined with a filter already present in the PLL.

주파수 판별 장치의 또다른 예는 도 11에서 도시된다. 도 11의 주파수 판별 장치는 판별 장치의 입력 u_i의 양의 접점 및 음의 접점 사이에 연결되는 캐퍼시터를 포함한다. 입력 접점들 사이의 전류에 비례하는 신호를 제공하는 증폭기 장치 R_tI가 캐퍼시터에 연결된다. 예를 들어, 입력 신호가 A^＊cos(φ(t))과 같다면, 캐퍼시터는 캐퍼시턴스(C)를 갖고 증폭기는 증폭(R_t)을 갖으며, 도 11의 판별 장치의 출력 신호는 R_t*C^＊A^＊sin(φt)*d(φ(t))/dt와 같게 된다.Another example of the frequency discrimination apparatus is shown in FIG. The frequency discriminating device of FIG. 11 includes a capacitor connected between the positive contact and the negative contact of the input u _i of the discriminating device. An amplifier device R _t I, which provides a signal proportional to the current between the input contacts, is connected to the capacitor. For example, if the input signal is equal to A ^* cos (φ (t)), the capacitor has capacitance C and the amplifier has amplification R _t , and the output signal of the discriminating device of FIG. R _t * C ^* A ^* sin (φt) * d (φ (t)) / dt

제로는 또한 다른 방식으로 구현될 것인데, 예를 들어, Beards at al., "An oversampling Delta-sigma frequency discriminator", IEEE Transations on Circuits and Systems-Ⅱ: " Analog and digital signal processing", vol. 41, no. 1, 1994, 1, pp. 26-32로부터 공지된 모든 디지털 주파수 판별 장치와 같은, 다른 주파수 판별 장치를 사용한다. Zero may also be implemented in other ways, such as in Beards at al., “An oversampling Delta-sigma frequency discriminator”, IEEE Transations on Circuits and Systems-II: “Analog and digital signal processing”, vol. 41, no. 1, 1994, 1, pp. Use other frequency discriminating devices, such as all digital frequency discriminating devices known from 26-32.

본 발명에 따른 PLL 또는 합성기(synthesiser)는 한개 이상의 주기 신호를 발생하기 위하여, (휴대-) 통신 장치에 사용될 것이다. 예를 들어, PLL은 수신된 무선 신호를 낮은 주파수로 변경하거나 전송될 신호를 요구되는 무선 주파수로 변경하도록 요구될 것이다. 이러한 애플리케이션에서, 종종 합성기 또는 PLL이 가능한 빨리 교환될 수 있도록 요구된다. 블루투스 프로토콜(bluetooth protocol)에 따라 동작하는 시스템과 같은 빠른 주파수 도약 시스템(fast frequency hopping systems)에서, PLL의 설정-시간은 중요한 논점이 된다. 그러므로, 본 발명에 따른 PLL은 특히 이러한 시스템에 사용하기에 적합하게 된다.
The PLL or synthesizer according to the present invention will be used in a (portable) communication device to generate one or more periodic signals. For example, the PLL may be required to change the received radio signal to a lower frequency or to change the signal to be transmitted to the required radio frequency. In such applications, it is often required that the synthesizer or PLL be exchanged as soon as possible. In fast frequency hopping systems, such as systems operating in accordance with the Bluetooth protocol, the set-time of the PLL is an important issue. Therefore, the PLL according to the invention is particularly suitable for use in such a system.

Claims

위상 고정 루프(PLL) 회로(1)에 있어서,In the phase locked loop (PLL) circuit 1,

루프 입력(11);Loop input 11;

입력 신호와 기준 신호 사이의 위상 차를 검출하고, 상기 루프 입력에 연결되는 검출기 입력, 기준 입력, 상기 위상 차에 대한 신호를 출력하는 검출기 출력을 갖는 위상 검출기 부분(2, 3);A phase detector portion (2, 3) having a phase difference between an input signal and a reference signal and having a detector input connected to said loop input, a reference input, and a detector output for outputting a signal for said phase difference;

상기 검출기 출력에서 전달되도록 연결되는 입력과 루프 출력(12)에 연결되는 발진기 출력을 갖는 제어 발진기(5); 및 A control oscillator having an input coupled to be delivered at the detector output and an oscillator output coupled to the loop output 12; And

상기 발진기 출력과 상기 기준 입력을 연결하는 피드백 회로(13)A feedback circuit 13 connecting the oscillator output and the reference input

를 적어도 포함하는데,Includes at least

상기 피드백 회로는 하나 이상의 제로를 가지고 있는 트랜스퍼 함수를 갖는 주파수 분주기(7; 71내지 74)를 포함하고, 상기 위상 고정 루프 회로(1)는 제로가 없는 폐쇄 루프 트랜스퍼 함수를 갖는 것을 특징으로 하는 위상 고정 루프 회로The feedback circuit comprises a frequency divider (7; 71 to 74) with a transfer function having one or more zeros, wherein the phase locked loop circuit (1) has a zero closed loop transfer function. Phase locked loop circuit

제 1 항에 있어서,The method of claim 1,

상기 검출기 출력에 연결되는 필터 입력과 상기 발진기 입력에 연결되는 필터 출력을 갖는 필터 부분(4)을 더 포함하는 것을 특징으로 하는 위상 고정 루프 회로.And a filter portion (4) having a filter input coupled to the detector output and a filter output coupled to the oscillator input.

제 1 항에 있어서,The method of claim 1,

상기 피드백 회로는 하나 이상의 주파수 분주기(6; 7; 72; 73)를 더 포함하는 것을 특징으로 하는 위상 고정 루프 회로.Said feedback circuit further comprising at least one frequency divider (6; 7; 72; 73).

제 3 항에 있어서,The method of claim 3, wherein

상기 주파수 분주기는 델타-시그마 변조기(8)에 연결되는 것을 특징으로 하는 위상 고정 루프 회로.The frequency divider being connected to a delta-sigma modulator (8).

제 3 항에 있어서,The method of claim 3, wherein

상기 주파수 분주기(6; 7; 72)는 상기 제로를 가지고 있는 트랜스퍼 함수를 갖는 것을 특징으로 하는 위상 고정 루프 회로.And said frequency divider (6; 7; 72) has a transfer function with said zero.

제 3 항에 있어서,The method of claim 3, wherein

상기 피드백 회로는 제 1 주파수 분주기(6)와 제 2 주파수 분주기(7; 72; 73)를 포함하는데, 상기 제 2 주파수 분주기는 제로를 가지고 있는 트랜스퍼 함수를 갖는 것을 특징으로 하는 위상 고정 루프 회로.The feedback circuit comprises a first frequency divider 6 and a second frequency divider 7; 72; 73, wherein the second frequency divider has a transfer function having zero. Loop circuit.

제 6 항에 있어서,The method of claim 6,

상기 제 1 주파수 분주기(6)와 상기 제 2 주파수 분주기(7; 72; 73)는 병렬로 연결되는데, 상기 제 1 주파수 분주기의 출력과 상기 제 2 주파수 분주기의 출력은 제 2 결합기(200)의 입력에 연결되고, 상기 제 2 결합기의 출력은 상기 위상 검출기 부분(2, 3)의 상기 기준 입력에 연결되는 것을 특징으로 하는 위상 고정 루프 회로.The first frequency divider 6 and the second frequency divider 7; 72; 73 are connected in parallel, the output of the first frequency divider and the output of the second frequency divider being a second combiner. And a output of the second coupler is connected to the reference input of the phase detector portion (2, 3).

제 6 항에 있어서,The method of claim 6,

상기 제 2 주파수 분주기(73)의 출력은 제 2 결합기(210)의 제 1 입력에 연결되고, 상기 제 2 결합기의 제 2 입력은 상기 위상 검출기의 출력에 연결되며, 상기 제 2 결합기의 출력은 상기 VCO에 전달되도록 연결되는데: 상기 제 2 분주기는 위상 검출기 부분을 포함하고 상기 제로를 가지고 있는 트랜스퍼 함수를 갖는 것을 특징으로 하는 위상 고정 루프 회로. An output of the second frequency divider 73 is connected to a first input of a second combiner 210, a second input of the second combiner is connected to an output of the phase detector, and an output of the second combiner. Is coupled to be delivered to the VCO: the second divider having a transfer function comprising a phase detector portion and having the zero.

제 3 항에 있어서,The method of claim 3, wherein

상기 주파수 분주기(6)는 제로를 가지고 있는 트랜스퍼 함수를 갖는 장치(71; 74; 75)와 직렬로 연결되는 것을 특징으로 하는 위상 고정 루프 회로,The frequency divider 6 is connected in series with a device 71; 74; 75 having a transfer function with zero,

제 9 항에 있어서,The method of claim 9,

제로를 가지고 있는 트랜스퍼 함수를 갖는 상기 장치(71; 75)는 상기 제어 발진기(5)에 연결되는 입력과 상기 주파수 분주기(6)의 입력(61)에 연결되는 출력을 갖는 것을 특징으로 하는 위상 고정 루프 회로.The device 71; 75 having a transfer function with zero has a phase characterized in that it has an input connected to the control oscillator 5 and an output connected to the input 61 of the frequency divider 6. Fixed loop circuit.

제 9 항에 있어서,The method of claim 9,

제로를 가지고 있는 트랜스퍼 함수를 갖는 상기 장치(71; 75)는 상기 주파수 분주기(6)의 출력에 연결되는 입력과 상기 위상 검출기 부분의 입력에 연결되는 출력을 갖는 것을 특징으로 하는 위상 고정 루프 회로.The device 71; 75 having a transfer function with zero has an input connected to the output of the frequency divider 6 and an output connected to the input of the phase detector part. .

제 4 항 또는 제 11 항에 있어서,The method according to claim 4 or 11, wherein

제로를 가지고 있는 트랜스퍼 함수를 갖는 상기 장치(74)는 상기 델타-시그마 변조기(8)에 연결되는 제 1 입력(741) 및 상기 주파수 분주기(6)의 출력에 연결되는 제 2 입력(742)을 포함하는 것을 특징으로 하는 위상 고정 루프 회로.The device 74 having a transfer function with zero has a first input 741 connected to the delta-sigma modulator 8 and a second input 742 connected to the output of the frequency divider 6. Phase locked loop circuit comprising a.

제 10 항에 있어서,The method of claim 10,

제로를 가지고 있는 트랜스퍼 함수를 갖는 상기 장치(71; 75)는 The device 71; 75 with a transfer function having zero

τ_ss와 같은 트랜스퍼 함수를 갖고, 상기 발진기(4)의 출력에 연결되는 장치 입력(751)으로 τ_ss와 같은 트랜스퍼 함수를 갖는 상기 장치(75)를 포함하는데,has a transfer function, such as τ _s s, includes the apparatus 75 having a transfer function, such as τ _s s with the input device 751 is coupled to the output of the oscillator (4),

제로를 가지고 있는 트랜스퍼 함수를 갖는 상기 장치(71; 75)는The device 71; 75 with a transfer function having zero

τ_ss와 같은 트랜스퍼 함수를 가지고 있는 상기 장치(75)의 출력에 연결되는 제 1 결합기 입력;a first coupler input coupled to the output of the device 75 having a transfer function such as τ _s s;

τ_ss와 같은 트랜스퍼 함수를 가지고 있는 상기 장치(75)의 입력에 연결되는 제 2 결합기 입력, 및a second combiner input connected to the input of the device 75 having a transfer function such as τ _s s, and

상기 주파수 분주기(6)의 입력에 연결되는 결합기 출력(752)Coupler output 752 connected to the input of the frequency divider 6

을 갖는 결합기(22)를 더 포함하는 것을 특징으로 하는 위상 고정 루프 회로.The phase locked loop circuit further comprises a coupler having a.

주기 신호를 발생시키는 방법에 있어서,In the method for generating a periodic signal,

제 1 주파수의 주기 신호를 수신하는 단계;Receiving a periodic signal of a first frequency;

상기 주기 신호와 상기 기준 신호 사이의 위상 차에 대해 차동 신호를 발생시키는 기준 신호의 위상과 상기 주기 신호의 위상을 비교하는 단계;Comparing the phase of the periodic signal with the phase of the reference signal generating a differential signal with respect to the phase difference between the periodic signal and the reference signal;

상기 차동 신호를 필터링하는 단계;Filtering the differential signal;

상기 차동 신호의 진폭에 상응하는 주파수와 출력 신호를 발생시키는 단계;Generating an output signal and a frequency corresponding to the amplitude of the differential signal;

상기 출력 신호를 더 전송하는 단계;Further transmitting the output signal;

상기 출력 신호의 주파수가 더 낮아지게 되도록 상기 출력 신호를 변경함으로써 상기 기준 신호를 발생시키는 단계Generating the reference signal by modifying the output signal such that the frequency of the output signal is lowered

를 적어도 포함하는데,Includes at least

상기 출력 신호를 변경하기 위해 제로를 가지고 있는 트랜스퍼 함수를 갖는 피드백 회로가 사용되고, 상기 출력 신호를 전송할 때까지 주기 신호를 수신하는 것은 제로가 없는 폐쇄 루프 트랜스퍼 함수와 관련있는 것을 특징으로 하는 주기 신호를 발생시키는 방법. A feedback circuit with a transfer function having zero is used to modify the output signal, and receiving a periodic signal until transmitting the output signal is related to a zero closed loop transfer function. How to generate.

제 1 항에서 청구되는 것처럼 위상 고정 루프 회로를 포함하는 전자 장치. An electronic device comprising a phase locked loop circuit as claimed in claim 1.

무선 통신 장치에 있어서,In a wireless communication device,

적어도 제 1 항에서 청구되는 위상 고정 루프 회로를 포함하는 무선 통신 장치.A wireless communication device comprising at least a phase locked loop circuit as claimed in claim 1.