KR100907576B1 - 전극 간 단락 방지용 반도체 디바이스 및 이를 이용한반도체 패키지 - Google Patents

전극 간 단락 방지용 반도체 디바이스 및 이를 이용한반도체 패키지 Download PDF

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Abstract

본 발명은 이방성 도전 필름으로 반도체 디바이스 접속 시 전극 간 단락을 방지하는 반도체 디바이스에 관한 것이다.
본 발명에 따르면, 반도체 실장 기술에 이용되는 접착 필름의 상면 또는 하면에 접속(Bonding)되고, 소정 패턴의 미세 피치(Pitch)로 다수 배열된 전극을 구비한 반도체 디바이스에 있어서, 상기 접착 필름의 접속면과 대향하는 전극들 사이의 스페이스면에 다수의 돌기가 배열된 것을 특징으로 하는 전극 간 단락 방지용 반도체 디바이스가 개시된다.
반도체, 디바이스, ACF, 단락

Description

전극 간 단락 방지용 반도체 디바이스 및 이를 이용한 반도체 패키지{Semiconductor device for prevention short circuit between electrode and Semiconductor package using the same}
본 발명은 이방성 도전 필름을 이용한 반도체 디바이스 접속 기술에 관한 것으로서, 보다 상세하게는 이방성 도전 필름으로 반도체 디바이스 접속 시 전극 간 단락을 방지하는 반도체 디바이스에 관한 것이다.
일반적으로, 반도체 실장 기술을 이용한 배선 기판(Substrate) 및 마이크로칩(Microchip)의 전기적 접속은 이방성 도전 필름에 의해 이루어진다. 이방성 도전 필름(Anistropic Conductive Film : ACF)은 기판의 재질이 특수하거나 신호 배선의 피치가 세밀하여 배선 기판과 마이크로칩을 솔더링(Soldering) 방식으로 부착할 수 없을 경우에 사용하는 필름형 접속 재료이다. 즉, 마이크로칩의 전극과 배선 기판의 전극은 미소한 피치 간격으로 형성되어 있기 때문에 납땜 등의 수단을 사용하는 것이 곤란하며, 이러한 이유로 배선 기판 및 마이크로칩을 포함하는 반도체 디바이스(Semiconductor Device) 상호간을 전기적으로 접속하는 이방성 도전 필름이 사용된다.
이러한 이방성 도전 필름은 열에 의해 경화되는 접착제와 그 내부에 미세한 도전구(導電救)를 혼합시킨 접착층의 편면 또는 양면에 접착층의 면적과 동일한 박리 필름을 형성한다. 여기서, 접착층은 고온의 압력을 가하면 회로 패턴의 패드가 맞닿는 부분의 도전볼이 파괴되면서 파괴된 도전볼이 패드간의 통전(예컨데, LCD 패널의 IT0 전극과 FPC 전극간의 통전)을 하게 되고, 패드 부분외의 요철면에 나머지 접착제가 충진 및 경화되어 서로 절연을 유지하며 접착되도록 한다.
최근, 이방성 도전 필름은 LCD 패널의 접속 재료로서 널리 사용되고 있으며, 휴대폰이나 컴퓨터에 사용되는 액정표시장치(LCD)용 드라이버 집적회로칩(Driver IC Chip)과 LCD 패널을 상호 접속시키는 실장 기술에 널리 애용된다.
도 1 및 도 2는 종래 기술에 따른 이방성 도전 필름을 이용한 반도체 디바이스 간의 전기적 접속을 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 이방성 도전 필름(30)은 절연성 접착제(40)에 도전성 입자(50)를 분산시킨 것으로서, 반도체 디바이스(10, 20) 사이에 개재된다. 이때, 소정의 온도와 압력으로 열 압착하는 가압착(Pre-Bonding) 및 본압착(Post-Bonding)에 의해 상기 반도체 디바이스(10, 20)는 이방성 도전 필름(30)에 의해 견고하게 적층됨과 동시에 전기적으로 접속된다.
도 2에 도시된 바와 같이, 반도체 디바이스(10, 20)의 전기적 접속은 도전성 입자(50)가 대향하는 두 전극(11, 21) 사이에 개재됨으로써 이루어진다. 이때, 이웃하는 전극과 전극 사이에는 상호 이격된 도전성 입자로 인해 절연성이 유지된다. 즉, X-Y 평면상으로는 절연성이 유지되고 Z축으로는 도전성이 유지된다.
도 3 및 도 4는 종래의 이방성 도전 필름을 이용한 반도체 디바이스 접속시 전극 간 단락이 발생한 예를 설명하기 위한 단면도이다.
도 3 및 도 4에서 도시된 바와 같이, 도전성 입자(50)는 두 반도체 디바이스(10,20)의 전극(11,21) 사이에서 Z축에 대하여 전기적 도통을 제공해야 하나 때로는 X,Y축으로 전기적 도통(S)을 야기하는 불량이 발생하기도 한다. 이런 전기적 단락(Short Circuit)은 보통 전극(21)과 전극(21) 사이의 도전성 입자(50)들이 뭉쳐 발생하거나 접속(본딩)시에 절연성 접착제(40)인 레진의 유동성으로 인해서 전극(21) 끝단으로 밀려난 도전성 입자(50)들이 일렬로 늘어서면서(S) 발생하기도 한다. 보통 이와 같은 현상의 전기적 단락을 방지하기 위하여 도전성 입자(50)의 크기를 조절하거나 도전성 입자(50)에 절연막을 씌워 사용하기도 한다. 그러나 절연성 막을 입힌 도전성 입자를 사용할 경우에는 그 비용이 증가하게 되어 이방성 도전필름(30)의 단가가 높아지는 문제점이 있다.
또한, 도전성 입자(50)의 뭉침 현상은 크게 두 가지로 나누어 볼 수 있다. 하나는 전극(210)의 길이 방향 중 가운데 부분에서 도전성 입자(50)가 뭉쳐 단락이 발생되는 경우이고, 또 다른 하나는 접속시에 절연성 접착제의 유동에 의해 전극(21) 끝단으로 도전성 입자(50)들이 일렬로 몰려 단락이 발생되는 경우이다. 여기서 전자의 단락 이유는 도전성 입자의 밀도가 보통의 경우보다 극히 높고 전극과 전극 사이의 피치가 매우 좁은 경우가 아니면 잘 발생하지 않는다. 이에 대부분의 도전성 입자가 뭉쳐 단락이 발생하는 경우는 후자의 원인에 의해 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로서, 반도체 디바이스의 구조를 개선하여, 이방성 도전 필름에 의한 접속시에 전극 간 단락 현상을 방지할 수 있는 전극 간 단락 방지용 반도체 디바이스 및 반도체 패키지를 제공하는 데 그 목적이 있다.
본 발명의 다른 목적 및 장점들은 하기에 설명될 것이며, 본 발명의 실시예에 의해 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 첨부된 특허 청구 범위에 나타낸 수단 및 조합에 의해 실현될 수 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 전극 간 단락 방지용 반도체 디바이스는, 반도체 실장 기술에 이용되는 접착 필름의 상면 또는 하면에 접속(Bonding)되고, 소정 패턴의 미세 피치(Pitch)로 다수 배열된 전극을 구비한 반도체 디바이스에 있어서, 상기 접착 필름의 접속면과 대향하는 전극들 사이의 스페이스면에 다수의 돌기가 배열된다.
상기 다수의 돌기는 규칙 또는 불규칙하게 배열되고, 상기 다수의 돌기의 돌출된 높이는 상기 전극의 돌출된 높이 보다 낮으며, 상기 돌기의 돌출된 높이는 상기 전극의 돌출된 높이의 30% 이하인 것이 바람직하다.
아울러, 상기 다수의 돌기는 구형 또는 반구형 형태로 이루어지고, 상기 다수의 돌기는, 상기 접착 필름의 접속면과 대향하는 전극들 사이의 스페이스면 중 어느 한 측에 배열된 것이 바람직하다.
바람직하게, 상기 접착 필름은 도전성 입자를 포함한 접착 수지 혼합물로 이루어진 이방성도전 필름(ACF: Anisotropic Conductive Film)이고, 상기 전극은 스트랩(Strap) 전극 또는 범프(Bump) 전극이며, 상기 반도체 디바이스는 배선 기판(Substrate) 또는 마이크로칩(Microchip)이다.
본 발명의 다른 측면에 따르면, 소정 패턴의 미세 피치(Pitch)로 다수 배열된 제 1 전극을 구비한 제 1 반도체 디바이스; 상기 제 1 전극과 동일한 패턴으로 다수 배열된 제 2 전극을 구비한 제 2 반도체 디바이스; 및 상기 제 1 및 제 2 반도체 디바이스 사이에 개재되어 제 1 및 제 2 전극을 접속(Bonding)하는 도전성 입자를 포함한 접착 필름;을 포함하고, 상기 접착 필름의 도전성 입자에 의해 전극 접속 영역은 통전 접속되고, 미세 피치 영역은 접속시 도전성 입자의 유동으로 인한 전극 간 단락을 방지하여 절연 접속 되도록, 상기 접착 필름의 접속면과 대향하는 제 1 또는 제 2 반도체 디바이스의 전극들 사이의 스페이스면에 도전성 입자의 유동을 방지하는 돌기가 배열된 것을 특징으로 하는 반도체 패키지가 제공된다.
바람직하게, 상기 접착 필름의 접속면과 대향하는 제 1 및 제 2 반도체 디바이스의 전극들 사이의 스페이스면에 도전성 입자의 유동을 방지하는 돌기가 배열되고, 상기 돌기는 규칙 또는 불규칙하게 다수로 배열된다.
아울러, 상기 돌기의 돌출된 높이는 상기 전극의 돌출된 높이 보다 낮으며, 상기 돌기는 구형 또는 반구형 형태로 이루어진 것이 바람직하다.
나아가, 상기 제 1 전극은 범프(Bump) 전극이고, 상기 제 1 반도체 디바이스는 마이크로칩(Microchip)이며, 상기 제 2 전극은 스트랩(Strap) 전극이고, 상기 제 2 반도체 디바이스는 배선 기판(Substrate)인 것이 바람직하다.
상술한 바와 같이, 본 발명은 반도체 디바이스의 전극 간 스페이스면에 다수의 돌기를 배열 형성하여, 반도체 디바이스의 접속시나 패키징시에 도전성 입자의 유동을 억제시켜 도전성 입자가 밀려나가 뭉쳐서 발생하는 전극 간 단락 현상을 방지할 수 있는 효과를 제공한다.
이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
본 발명에 따른 반도체 디바이스(Semiconductor Device)는 배선 기판(Substrate) 및 마이크로칩(Microchip)으로 분류되며, 접착 필름을 이용하여 배선 기판상에 마이크로칩을 실장하는 반도체 패키지는 COF(Chip On Film), COG(Chip On Glass), COB(Chip On Board), TAB(Tape Automated Bonding) 및 TCP(Tape Carrier Package)를 포함하는 반도체 실장 기술에 의해 구현된다.
이때, 본 발명에 따른 반도체 디바이스는 접착 필름에 대향하는 측면의 전극과 전극 사이 스페이스면에 다수의 돌기가 배열 형성되어, 접착 필름인 이방성도전필름(ACF: Anistropic Conductive Film)을 이용하여 본딩시에 도전성 입자가 스페이스 영역에서 자유로이 유동하지 않도록 한다. 도 5 및 도 6을 참조로 본 발명에 따른 전극 간 단락 방지용 반도체 패키지를 설명하면 다음과 같다.
도 5는 본 발명의 일 실시예에 따른 전극 간 단락 방지용 반도체 패키지의 구성을 나타낸 단면도이다. 도 6은 본 발명의 일 실시예에 따른 전극 간 단락 방지용 반도체 디바이스의 스페이스면을 확대한 부분 분해 사시도이다.
도 5에 도시된 바와 같이, 본 발명에 따른 반도체 패키지는 제 1 전극(110)을 구비한 제 1 반도체 디바이스(100), 제 2 전극(210)을 구비한 제 2 반도체 디바이스(200) 및 상기 제 1 및 제 2 반도체 디바이스(100, 200) 사이에 개재되어 제 1 및 제 2 전극(110, 210)을 전기적으로 접속(Bonding)하는 접착 필름(300)을 포함한다.
상기 제 1 반도체 디바이스(100)는 반도체 실장 공정에 의해 제 2 반도체 디바이스(200)상에 실장되는 마이크로칩이며, 상기 제 1 전극(110)은 소정 패턴의 미세 피치(Pitch)로 다수 배열된 범프(Bump) 전극이다.
상기 제 2 반도체 디바이스(200)는 반도체 실장 공정에 의해 제 1 반도체 디바이스(100)와 전기적으로 접속되는 배선 기판이며, 상기 제 2 전극(210)은 제 1 전극(110)과 동일한 패턴으로 다수 배열된 스트랩(Strap) 전극이다.
상기 접착 필름(300)은 도전성 입자(350)가 포함된 접착 수지 혼합물로 이루어진 이방성 도전 필름(ACF)이며, 열가소성 또는 열경화성 접착 수지의 특성을 구비한다. 본 발명의 실시예에서, 상기 접착 필름(300)은 반도체 실장을 위한 압착 공정에서 가해지는 열 및 압력에 의해 제 1 및 제 2 반도체 디바이스 사이에서 용융 접착된다. 이러한 이방성 도전 필름(300)은 절연성 접착제에 도전성 입자(350)를 분산시킨 것으로서, 피접속부재 사이에 개재되어 열압착되고, 이로써 대향하는 단자 사이에 접촉되는 도전성 입자(350)를 통해 전기적 접속이된다. 즉, 이방성 도전 필름(10)은 x-y 평면상으로는 절연성이 유지되고 z축으로는 도전성을 갖는 접속재료이다.
본 발명의 일 실시예에서, 상기 접착 필름(300)의 접속면에 대향하는 반도체 디바이스 면 중 전극과 전극 사이의 스페이스 영역에 포함된 스페이스면(310)에 다수의 돌기(250)가 배열 형성된다. 상기 다수의 돌기(250)는 상기 접착 필름(300)을 통해 상기 제 1 및 제 2 반도체 디바이스(100,200)를 압착하여 접속(본딩)시킬 경우에 전극 사이 스페이스 영역에서 상기 접착 필름(300)에 포함된 도전성 입자(350)의 유동을 제한하는 역할을 수행한다. 이를 통해 압착시 접착수지(레진)의 흐름과 함께 도전성 입자(350)의 유동으로 인한 뭉침 현상과 이로 인한 전극 간의 단락 현상을 방지할 수 있다.
여기서 상기 다수의 돌기(250)는 상기 반도체 디바이스와 같은 재질을 이용하여 형성하거나, 고온 고압에 변형되지 않는 절연성 재질이 이용된다. 또한, 상기 돌기(250)의 형태는 구형 또는 반구형으로 형성될 수 있다. 물론 이외에도 다양한 형태로 상기 돌기(250)를 형성할 수 있다. 즉, 원기둥 형태, 다각형 기둥 형태, 삼각뿔 형태, 사각뿔 형태 등 도전성 입자(350)의 유동을 제한할 수 있는 다양한 형태가 이용될 수 있다.
또한, 상기 돌기(250)의 크기는 상기 전극(110,210)의 돌출된 높이와 상기 도전성 입자(350)의 크기에 따라 조절될 수 있다. 바람직하게 상기 스페이스 면(310)에서 돌출된 상기 돌기(250)의 높이(b)는 상기 전극(110,210)의 돌출된 높이(a)보다 낮게 형성한다. 보다 바람직하게는 상기 돌기(250)의 돌출된 높이(b)는 상기 전극(110,210)의 돌출된 높이(a)의 30% 이하로 형성한다. 이는 도전성 입자(350)의 유동을 제한하되 압착시에 눌리지 않도록 하기 위함이다. 아울러, 상기 돌기(250)의 돌출된 높이(b) 또는 상기 돌기(250)의 직경이나 크기는 상기 도전성 입자(350)의 직경이나 크기 보다 작게 형성하는 것이 바람직하다. 이 또한 상기 도전성 입자(350)와의 눌림을 피하기 위함이다.
한편, 전술한 반도체 패키지에서 배열 형성된 돌기(250)가 제 2 반도체 디바이스(200)의 전극(210) 간 스페이스면이 아닌 제 1 반도체 디바이스(100)의 전극(110) 간 스페이스면(310)에 형성될 수 있다. 또한, 반도체 패키징시 제 1 반도체 디바이스(100) 또는 제 2 반도체 디바이스(200) 중 선택된 어느 하나의 스페이스면(310)에만 다수의 돌기(250)를 형성할 수도 있고, 또는 제 1 및 제 2 반도체 디바이스(100,200)의 스페이스면(310)에 모두 형성할 수도 있다.
도 7은 본 발명의 일 실시예에 따른 전극 간 단락 방지용 반도체 디바이스로 접착 필름 본딩 시 도전성 입자들의 상태를 나타낸 도면이다.
도 7에서와 같이, 본 발명에 따른 반도체 디바이스(200)는 접착 필름을 이용한 압착 본딩 공정에서도 전극(210) 사이의 스페이스면(310)에 배열 형성된 다수의 돌기(250)들로 인해서 도전성 입자(350)들의 유동을 제한하게 된다. 이와 같이 전극(210) 간의 스페이스 영역에 존재하는 도전성 입자들이 압착시 반도체 디바이스 절단면 측으로 흘러가는 현상을 돌기에 의해 제한할 수 있어 절단면 측에서 도전성 입자들이 뭉쳐서 발생하는 현상인 전극(210) 간 단락 현상을 방지할 수 있게 된다.
나아가, 상기 반도체 디바이스(100,200)의 스페이스면(310)에 형성된 돌기(250)의 수 및 돌기(250)의 배열 형태는 다양한 실시예가 존재한다.
도 8은 본 발명의 일 실시예에 따른 전극 간 단락 방지용 반도체 디바이스에 규칙적으로 배열된 돌기의 형태를 나타낸 도면이고, 도 9는 본 발명의 다른 실시예에 따른 전극 간 단락 방지용 반도체 디바이스에 불규칙적으로 배열된 돌기의 형태를 나타낸 도면이다.
도 8에서와 같이, 상기 반도체 디바이스(200)의 스페이스면(310)에 배열 형성된 다수의 돌기(250)는 규칙적인 형태를 취할 수 있다. 이는 보다 효율적으로 도전성 입자의 유동을 제한하게 하기 위함이다. 아울러, 상기 반도체 디바이스(200)의 스페이스면(310)에 배열 형성된 돌기(250)의 수는 스페이스 영역에 존재하는 도전성 입자의 수보다 적은 것이 바람직하다. 즉, 돌기의 수가 도전성 입자의 수보다 많아지더라도 입자의 유동을 제한하는 효율을 이에 비례하여 증가하지 않기 때문이다. 따라서, 돌기의 수가 도전성 입자의 수보다 많을 경우에는 불필요한 자재를 소 모하여 돌기 형성의 비용이 증가하게 된다.
아울러, 도 9에서와 같이, 상기 반도체 디바이스(200)의 스페이스면(310)에 배열 형성된 다수의 돌기(250)는 불규칙적인 형태를 취할 수 있다. 이는 도전성 입자의 유동이 불규칙적이기 때문에 이를 제한하는 돌기의 배열도 불규칙한 것이 오히려 효과적일 수 있기 때문이다.
이상에서 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술된 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.
도 1은 종래 기술에 따른 이방성 도전 필름을 이용한 반도체 디바이스 간의 전기적 접속을 설명하기 위한 분해 단면도이다.
도 2는 종래 기술에 따른 이방성 도전 필름을 이용한 반도체 디바이스 간의 전기적 접속을 설명하기 위한 접속 단면도이다.
도 3 및 도 4는 종래의 이방성 도전 필름을 이용한 반도체 디바이스 접속시 전극 간 단락이 발생한 예를 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 전극 간 단락 방지용 반도체 패키지의 구성을 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 전극 간 단락 방지용 반도체 디바이스의 스페이스면을 확대한 부분 분해 사시도이다.
도 7은 본 발명의 일 실시예에 따른 전극 간 단락 방지용 반도체 디바이스로 접착 필름 본딩 시 도전성 입자들의 상태를 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 전극 간 단락 방지용 반도체 디바이스에 규칙적으로 배열된 돌기의 형태를 나타낸 도면이다.
도 9는 본 발명의 다른 실시예에 따른 전극 간 단락 방지용 반도체 디바이스 에 불규칙적으로 배열된 돌기의 형태를 나타낸 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제 1 반도체 디바이스 110 : 제 1 전극
200 : 제 2 반도체 디바이스 210 : 제 2 전극
250 : 돌기 300 : 이방성 도전필름
350 : 도전성 입자

Claims (18)

  1. 반도체 실장 기술에 이용되는 접착 필름의 상면 또는 하면에 접속(Bonding)되고, 소정 패턴의 미세 피치(Pitch)로 다수 배열된 전극을 구비한 반도체 디바이스에 있어서,
    상기 접착 필름의 접속면과 대향하는 전극들 사이의 스페이스면에 다수의 돌기가 배열된 것을 특징으로 하는 전극 간 단락 방지용 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 다수의 돌기는 규칙 또는 불규칙하게 배열되는 것을 특징으로 하는 전극 간 단락 방지용 반도체 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 다수의 돌기의 돌출된 높이는 상기 전극의 돌출된 높이 보다 낮은 것을 특징으로 하는 전극 간 단락 방지용 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 돌기의 돌출된 높이는 상기 전극의 돌출된 높이의 30% 이하인 것을 특징으로 하는 전극 간 단락 방지용 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 다수의 돌기는 구형 또는 반구형 형태로 이루어진 것을 특징으로 하는 전극 간 단락 방지용 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 다수의 돌기는, 상기 접착 필름의 접속면과 대향하는 전극들 사이의 스페이스면 중 어느 한 측에 배열된 것을 특징으로 하는 전극 간 단락 방지용 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 접착 필름은 도전성 입자를 포함한 접착 수지 혼합물로 이루어진 이방성도전 필름(ACF: Anisotropic Conductive Film)인 것을 특징으로 하는 전극 간 단락 방지용 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 전극은 스트랩(Strap) 전극 또는 범프(Bump) 전극인 것을 특징으로 하는 전극 간 단락 방지용 반도체 디바이스.
  9. 제 1 항에 있어서,
    상기 반도체 디바이스는 배선 기판(Substrate) 또는 마이크로칩(Microchip) 인 것을 특징으로 하는 전극 간 단락 방지용 반도체 디바이스.
  10. 소정 패턴의 미세 피치(Pitch)로 다수 배열된 제 1 전극을 구비한 제 1 반도체 디바이스;
    상기 제 1 전극과 동일한 패턴으로 다수 배열된 제 2 전극을 구비한 제 2 반도체 디바이스; 및
    상기 제 1 및 제 2 반도체 디바이스 사이에 개재되어 제 1 및 제 2 전극을 접속(Bonding)하는 도전성 입자를 포함한 접착 필름;을 포함하고,
    상기 접착 필름의 도전성 입자에 의해 전극 접속 영역은 통전 접속되고, 미세 피치 영역은 접속시 도전성 입자의 유동으로 인한 전극 간 단락을 방지하여 절연 접속 되도록, 상기 접착 필름의 접속면과 대향하는 제 1 또는 제 2 반도체 디바이스의 전극들 사이의 스페이스면에 도전성 입자의 유동을 방지하는 돌기가 배열된 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 접착 필름의 접속면과 대향하는 제 1 및 제 2 반도체 디바이스의 전극들 사이의 스페이스면에 도전성 입자의 유동을 방지하는 돌기가 배열된 것을 특징으로 하는 반도체 패키지.
  12. 제 10 항에 있어서,
    상기 돌기는 규칙 또는 불규칙하게 다수로 배열되는 것을 특징으로 하는 반도체 패키지.
  13. 제 10 항에 있어서,
    상기 돌기의 돌출된 높이는 상기 전극의 돌출된 높이 보다 낮은 것을 특징으로 하는 반도체 패키지.
  14. 제 10 항에 있어서,
    상기 돌기는 구형 또는 반구형 형태로 이루어진 것을 특징으로 하는 반도체 패키지.
  15. 제 10 항에 있어서,
    상기 제 1 전극은 범프(Bump) 전극인 것을 특징으로 하는 반도체 패키지.
  16. 제 10 항에 있어서,
    상기 제 1 반도체 디바이스는 마이크로칩(Microchip)인 것을 특징으로 하는 반도체 패키지.
  17. 제 10 항에 있어서,
    상기 제 2 전극은 스트랩(Strap) 전극인 것을 특징으로 하는 반도체 패키지.
  18. 제 10 항에 있어서,
    상기 제 2 반도체 디바이스는 배선 기판(Substrate)인 것을 특징으로 하는 반도체 패키지.
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