KR100906050B1 - Alginment mark - Google Patents
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Abstract
정렬 마크가 개시되어 있다. 하부 패턴에 상부 패턴을 정렬하기 위해 폭 및 길이 및 제1 면적을 갖는 제1 마크 영역, 상기 제1 마크 영역 내에 적어도 2 개가 라인 형상으로 배치되며, 상기 제1 면적보다 작은 제2 면적을 갖는 제2 마크 영역들 및 상기 각 제2 마크 영역 내에 배치되며, 상기 제2 면적보다 작은 제3 면적을 갖는 서브 정렬 마크들을 포함한다. 정렬 마크를 복수개의 단위 정렬 마크를 갖는 복수개의 서브 정렬 마크들로 구성함으로써 정렬 마크의 변형을 방지할 뿐만 아니라 정렬 마크를 노광 장비가 정확하게 인식할 수 있도록 한다.An alignment mark is disclosed. A first mark region having a width and a length and a first area for aligning the upper pattern with the lower pattern, at least two being arranged in a line shape within the first mark region, and having a second area smaller than the first area; And sub-alignment marks disposed in the two mark areas and in each of the second mark areas, and having a third area smaller than the second area. By configuring the alignment mark with a plurality of sub-alignment marks having a plurality of unit alignment marks, not only the deformation of the alignment mark is prevented, but also the exposure equipment can accurately recognize the alignment mark.
Description
본 발명은 반도체 소자를 제조하는데 사용되는 정렬 마크에 관한 것이다.The present invention relates to alignment marks used to fabricate semiconductor devices.
일반적으로, 반도체 소자를 제조하기 위해서는 웨이퍼 상에 박막을 형성하는 공정, 박막 상에 노광 및 현상 공정을 포함하는 포토 공정에 의하여 포토레지스트 패턴을 형성하는 공정, 박막을 포토레지스트 패턴을 이용하여 패터닝하는 공정을 필요로 한다. 상술한 공정을 수~수십번 반복하여 원하는 반도체 소자가 제조된다.In general, in order to manufacture a semiconductor device, a process of forming a photoresist pattern by a process of forming a thin film on a wafer, a photo process including an exposure and development process on the thin film, and patterning the thin film by using a photoresist pattern It requires a process. The above-described process is repeated several to several ten times to produce a desired semiconductor device.
이들 공정 중 포토레지스트 패턴을 노광하는 노광 공정을 수행하기 위해서는 이미 형성된 하부 패턴에 상부 패턴을 정렬하는 정렬 마크를 필요로 한다.In order to perform the exposure process of exposing the photoresist pattern among these processes, an alignment mark for aligning the upper pattern with the lower pattern already formed is required.
종래 정렬 마크가, 예를 들어, 약 6㎛의 사이즈를 가질 경우, 회로 패턴은, 예를 들어, 약 0.18㎛에 불과한 사이즈를 갖는다. 이와 같이 정렬 마크의 사이즈가 회로 패턴의 사이즈보다 월등히 크게 형성될 경우 난반사의 영향에 의해 정렬 마크의 사이즈 및 형상이 변경된다.When the conventional alignment mark has a size of, for example, about 6 μm, the circuit pattern has a size that is only about 0.18 μm, for example. In this way, when the size of the alignment mark is significantly larger than the size of the circuit pattern, the size and shape of the alignment mark are changed by the influence of diffuse reflection.
정렬 마크의 사이즈 및 형상 변경을 방지하기 위해서는 정렬 마크의 사이즈를 감소시키거나 하부 패턴의 광 반사율을 감소시켜야 하지만, 이를 구현하기 위해서는 노광 공정에 사용되는 패턴 마스크를 다시 제작해야 하는 문제점을 갖는다.In order to prevent the size and shape change of the alignment mark, the size of the alignment mark should be reduced or the light reflectance of the lower pattern should be reduced. However, in order to implement the alignment mark, there is a problem in that the pattern mask used in the exposure process must be manufactured again.
본 발명의 목적은 사이즈를 감소시켜 변형을 방지할 뿐만 아니라 노광 장비에서 정확하게 인식할 수 있는 정렬 마크를 제공함에 있다.An object of the present invention is to reduce the size to prevent deformation as well as to provide an alignment mark that can be accurately recognized in the exposure equipment.
본 발명에 따른 정렬 마크는 하부 패턴에 상부 패턴을 정렬하기 위해 폭 및 길이 및 제1 면적을 갖는 제1 마크 영역, 상기 제1 마크 영역 내에 적어도 2 개가 라인 형상으로 배치되며, 상기 제1 면적보다 작은 제2 면적을 갖는 제2 마크 영역들 및 상기 각 제2 마크 영역 내에 배치되며, 상기 제2 면적보다 작은 제3 면적을 갖는 서브 정렬 마크들을 포함한다.The alignment marks according to the present invention include a first mark area having a width and a length and a first area for aligning the upper pattern with the lower pattern, at least two of which are arranged in a line shape within the first mark area, Second mark areas having a small second area and sub-alignment marks disposed in each of the second mark areas, and having a third area smaller than the second area.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 정렬 마크에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.Hereinafter, an alignment mark according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and those skilled in the art will appreciate The present invention may be embodied in various other forms without departing from the spirit of the invention.
실시예Example 1 One
도 1은 본 발명의 제1 실시예에 의한 하나의 정렬 마크를 도시한 평면도이다. 도 2는 본 발명의 제1 실시예의 변형 실시예를 도시한 평면도이다.1 is a plan view showing one alignment mark according to the first embodiment of the present invention. 2 is a plan view showing a modified embodiment of the first embodiment of the present invention.
정렬 마크(100)는 제1 마크 영역(10), 제2 마크 영역(20)들 및 서브 정렬 마 크(30)들을 포함한다.The
제1 마크 영역(10)은 소정 폭 W 및 소정 길이 L을 갖고, 이로 인해 제1 면적을 갖는다.The
제2 마크 영역(20)들은 제1 마크 영역(10)의 내부에 적어도 2 개가 형성된다. 제2 마크 영역(20)들은 제1 마크 영역(10)의 제1 면적보다 작은 제2 면적을 갖는다.At least two
예를 들어, 제2 마크 영역(20)은 제1 마크 영역(10) 내에 3 개가 형성될 수 있고, 각 마크 영역(20)은, 평면상에서 보았을 때, 라인 형상을 갖는다. 각 제2 마크 영역(20)은, 예를 들어, 제1 마크 영역(10)의 길이 방향으로 형성될 수 있다.For example, three
서브 정렬 마크(30)들은 제2 마크 영역(20)에 배치된다. 서브 정렬 마크(30)들은 제2 마크 영역(20)의 제2 면적보다 작은 제3 면적을 갖는다.The
서브 정렬 마크(30)들은 적어도 2 개의 단위 정렬 마크(35)들을 포함한다. 본 실시예에서, 서브 정렬 마크(30)들은, 예를 들어, 3 개가 병렬 방식으로 배치된 단위 정렬 마크(35)들을 포함한다.The
각 단위 정렬 마크(35)는, 평면상에서 보았을 때, 직육면체 형상을 갖고, 각 단위 정렬 마크(35)의 장변은 제1 마크 영역(10)의 길이 방향과 평행하게 배치된다.Each
본 실시예에서, 직육면체 형상을 갖는 각 단위 정렬 마크(35)의 길이는, 예를 들어, 제2 마크 영역(20)의 길이보다 매우 짧게 형성된다.In the present embodiment, the length of each
단위 정렬 마크(35)를 갖는 서브 정렬 마크(30)들은 제2 마크 영역(20)을 따 라 복수개가 단속적으로 배치될 수 있다. 단속적으로 배치된 복수개의 서브 정렬 마크(30)들은 일정 간격으로 이격 될 수 있다.A plurality of sub-alignment marks 30 having
본 실시예에서, 약 1㎛ 이하의 매우 작은 폭을 갖는 단위 정렬 마크(35)들로 이루어진 서브 정렬 마크(30)들이 정렬 마크(100)를 이루기 때문에 정렬 마크(100)의 변형을 감소시킬 수 있을 뿐만 아니라 단위 정렬 마크(35)들로 이루어진 서브 정렬 마크(30)들을, 예를 들어, 라인 형상으로 배치하기 때문에, 노광 장비에서 서브 정렬 마크(30)들을 정확하게 인식할 수 있다.In this embodiment, the deformation of the
노광 장비는, 예를 들어, 서브 정렬 마크(30)를 인식하거나 단위 정렬 마크(35)의 사이에 형성된 공간을 인식할 수 있다.The exposure equipment may recognize, for example, the
한편, 도 1에서는 복수개의 서브 정렬 마크(30)들이 제2 마크 영역(20)을 따라 단속적으로 배치된 것이 도시 및 설명되고 있지만, 이와 다르게 도 2에 도시된 바와 같이 서브 정렬 마크(40)를 이루는 단위 정렬 마크(45)의 길이를 제2 마크 영역(20)의 길이와 실질적으로 동일하게 형성하여도 무방하다.Meanwhile, although FIG. 1 illustrates that the plurality of
실시예Example 2 2
도 3은 본 발명의 제2 실시예에 의한 하나의 정렬 마크를 도시한 평면도이다. 도 4는 본 발명의 제2 실시예의 변형 실시예를 도시한 평면도이다.3 is a plan view showing one alignment mark according to the second embodiment of the present invention. 4 is a plan view showing a modified embodiment of the second embodiment of the present invention.
정렬 마크(200)는 제1 마크 영역(210), 제2 마크 영역(220)들 및 서브 정렬 마크(230)들을 포함한다.The
제1 마크 영역(210)은 소정 폭 W 및 소정 길이 L을 갖고, 이로 인해 제1 면 적을 갖는다.The
제2 마크 영역(220)들은 제1 마크 영역(210)의 내부에 적어도 2 개가 형성된다. 제2 마크 영역(220)들은 제1 마크 영역(210)의 제1 면적보다 작은 제2 면적을 갖는다.At least two
예를 들어, 제2 마크 영역(220)은 제1 마크 영역(210) 내에 9 개가 형성될 수 있고, 각 마크 영역(220)은, 평면상에서 보았을 때, 라인 형상을 갖는다. 각 제2 마크 영역(220)은, 예를 들어, 제1 마크 영역(210)의 폭 방향 W으로 형성될 수 있다.For example, nine
서브 정렬 마크(230)들은 제2 마크 영역(220)에 배치된다. 서브 정렬 마크(230)들은 제2 마크 영역(220)의 제2 면적보다 작은 제3 면적을 갖는다.The
서브 정렬 마크(230)들은 적어도 2 개의 단위 정렬 마크(235)들을 포함한다. 본 실시예에서, 서브 정렬 마크(230)들은, 예를 들어, 3 개가 병렬 방식으로 배치된 단위 정렬 마크(235)들을 포함한다.The
각 단위 정렬 마크(235)는, 평면상에서 보았을 때, 직육면체 형상을 갖고, 각 단위 정렬 마크(235)의 장변은 제1 마크 영역(210)의 폭 방향과 평행하게 배치된다.Each
본 실시예에서, 직육면체 형상을 갖는 각 단위 정렬 마크(235)의 길이는, 예를 들어, 제2 마크 영역(220)의 길이보다 매우 짧게 형성된다.In this embodiment, the length of each
단위 정렬 마크(235)를 갖는 서브 정렬 마크(230)들은 제2 마크 영역(220)을 따라 복수개가 단속적으로 배치될 수 있다. 단속적으로 배치된 복수개의 서브 정렬 마크(230)들은 일정 간격으로 이격 될 수 있다.A plurality of
본 실시예에서, 각 서브 정렬 마크(230)는, 예를 들어, 8 개가 단속적으로 배치될 수 있다.In this embodiment, each
본 실시예에서, 약 1㎛ 이하의 매우 작은 폭을 갖는 단위 정렬 마크(235)들로 이루어진 서브 정렬 마크(230)들이 정렬 마크(200)를 이루기 때문에 정렬 마크(200)의 변형을 감소시킬 수 있을 뿐만 아니라 단위 정렬 마크(235)들로 이루어진 서브 정렬 마크(230)들을 라인 형상으로 배치하기 때문에 노광 장비에서 서브 정렬 마크(230)들을 정확하게 인식할 수 있다.In this embodiment, the deformation of the
노광 장비는, 예를 들어, 서브 정렬 마크(230)를 인식하거나 단위 정렬 마크(235)의 사이에 형성된 공간을 인식할 수 있다. 본 실시예에서, 노광 장비는, 예를 들어, 폭 방향으로 정렬 마크(200)를 인식하거나, 길이 방향으로 정렬 마크(200)를 인식할 수 있다.The exposure apparatus may recognize, for example, the
한편, 도 3에서는 복수개의 서브 정렬 마크(230)들이 제2 마크 영역(220)을 따라 단속적으로 배치된 것이 도시 및 설명되고 있지만, 이와 다르게 도 4에 도시된 바와 같이 서브 정렬 마크(240)를 이루는 단위 정렬 마크(245)의 길이를 제2 마크 영역(220)의 길이와 실질적으로 동일하게 형성하여도 무방하다.Meanwhile, although the plurality of
앞서 상세하게 설명한 바에 의하면 정렬 마크를 복수개의 단위 정렬 마크를 갖는 복수개의 서브 정렬 마크들로 구성함으로써 정렬 마크의 변형을 방지할 뿐만 아니라 정렬 마크를 노광 장비가 정확하게 인식할 수 있도록 하는 효과를 갖는다.As described in detail above, the alignment mark is configured of a plurality of sub alignment marks having a plurality of unit alignment marks, thereby preventing deformation of the alignment mark and enabling the exposure apparatus to accurately recognize the alignment mark.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.
도 1은 본 발명의 제1 실시예에 의한 하나의 정렬 마크를 도시한 평면도이다.1 is a plan view showing one alignment mark according to the first embodiment of the present invention.
도 2는 본 발명의 제1 실시예의 변형 실시예를 도시한 평면도이다.2 is a plan view showing a modified embodiment of the first embodiment of the present invention.
도 3은 본 발명의 제2 실시예에 의한 하나의 정렬 마크를 도시한 평면도이다.3 is a plan view showing one alignment mark according to the second embodiment of the present invention.
도 4는 본 발명의 제2 실시예의 변형 실시예를 도시한 평면도이다.4 is a plan view showing a modified embodiment of the second embodiment of the present invention.
<도면의 주요부에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10,210 : 제1 마크 영역 20,220 : 제2 마크 영역10,210: first mark area 20,220: second mark area
30,230 : 서브 정렬 마크 35,235 : 단위 정렬 마크30,230: sub alignment mark 35,235: unit alignment mark
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JP2007073970A (en) * | 2005-09-07 | 2007-03-22 | Infineon Technologies Ag | Alignment mark for deviation lithography and its detecting method |
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2007
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030041015A (en) * | 2001-11-19 | 2003-05-23 | 주식회사 하이닉스반도체 | Alignment mark of semiconductor device |
JP2007073970A (en) * | 2005-09-07 | 2007-03-22 | Infineon Technologies Ag | Alignment mark for deviation lithography and its detecting method |
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