KR0147641B1 - Reticle and method for forming align-key pattern using it - Google Patents
Reticle and method for forming align-key pattern using itInfo
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Abstract
소자의 얼라인 정확도와 얼라인 장비의 얼라인 정확도를 측정할 수 있는 레티클 및 그를 이용한 얼라인 키 패턴 형성방법에 관하여 개시되어 있다. 반도체 장치를 제조하기 위한 사진공정에 사용되고, 소자 형성을 위한 주 영역과 칩의 경계부분에 형성된 스크라이브 라인(scribe line)을 구비하는 레티클(reticle)에 있어서, 상기 레티클은 서로 평행한 한 쌍의 스크라이브 라인 상에 서로 다른 형태의 제1 및 제2 차광 패턴을 구비하며, 상기 제1 차광 패턴은 인접하는 두 변중 한 변의 길이가 제1 크기인 사각형 형태이고, 상기 제2 차광 패턴은 상기 제1 크기의 변에 대응하는 변의 길이가 제2 크기인 사각형 형태로서, 그 내부에 상기 제1 크기의 변에 대응하는 변의 길이가 제3 크기인 사각형의 구멍이 형성되어 있다.A reticle capable of measuring alignment accuracy of devices and alignment accuracy of alignment equipment and a method of forming an alignment key pattern using the same are disclosed. In a reticle which is used in a photographic process for manufacturing a semiconductor device and has a scribe line formed at a boundary of a chip and a main region for forming an element, the reticle is a pair of scribes parallel to each other. The first and second light blocking patterns having different shapes are provided on the line, wherein the first light blocking pattern has a rectangular shape having a length of one of two adjacent sides being a first size, and the second light blocking pattern is the first size. A rectangular hole having a side length corresponding to a side having a second size has a rectangular hole having a third sized side length corresponding to a side having the first size.
따라서, 별도의 정확도 측정용 레티클 제작이 불필요하고, 양산용 레티클을 이용해서 양산 공정 중의 소자의 얼라인 정확도와 얼라인 장비의 얼라인 정확도를 측정할 수 있으므로 제조수율을 증가시킬 수 있으며 신뢰성 있는 소자 형성이 가능하다.Therefore, it is not necessary to manufacture a separate reticle for measuring accuracy, and the manufacturing accuracy can be increased because the alignment accuracy of the device and the alignment equipment of the device can be measured during the mass production process using the mass production reticle. Formation is possible.
Description
제1도는 통상적인 노광방법을 설명하기 위한 노광장치의 개략적 측면도.1 is a schematic side view of an exposure apparatus for explaining a conventional exposure method.
제2도 내지 제3b도는 본 발명에 따른 레티클의 일 예를 도시한 레이아웃도.2 to 3b are layout views showing an example of a reticle according to the present invention.
제4a도 내지 5도는 본 발명에 따른 얼라인 키 패턴 형성방법의 일예를 설명하기 위한 공정순서도.4A to 5 are process flow charts for explaining an example of an alignment key pattern forming method according to the present invention.
제6도는 얼라인 정도를 측정하는 방법을 설명하기 위해 도시한 제2 얼라인 키 패턴의 평면도.6 is a plan view of a second alignment key pattern shown to explain a method of measuring alignment degree.
본 발명은 반도체장치 제조에 사용되는 레티클(reticle) 및 그를 이용한 얼라인 키 패턴 형성방법에 관한 것으로, 특히 별도의 레티클 제작 없이 양산공정 중에 얼라인 장비의 얼라인 정확도를 측정할 수 있는 레티클 및 그를 이용한 얼라인 키 패턴 형성방법에 관한 것이다.The present invention relates to a reticle (reticle) used in the manufacture of a semiconductor device and a method for forming an alignment key pattern using the same, in particular a reticle capable of measuring the alignment accuracy of the alignment equipment during the mass production process without a separate reticle production It relates to an alignment key pattern forming method used.
일반적으로 반도체 장치는 여러층으로 구성되어 있으며, 하나의 층을 형성하기 위해서는 여러번의 사진 공정을 거쳐야 하며, 각 사진 공정에서의 얼라인 정확도는 제조수율 및 소자의 신뢰성에 큰 영향을 미친다.In general, a semiconductor device is composed of a plurality of layers, and in order to form a single layer, a plurality of photolithography processes are required, and alignment accuracy in each photolithography process greatly affects manufacturing yield and device reliability.
현재까지 반도체 장치의 제조 공정에서 사진 공정 초기 단계에서의 얼라인 정확도 측정은 불가능했으며, 얼라인 장비의 단계별 정확도 측정은 여러 가지 방법으로 행하여지나 이는 번거로움이 따른다. 즉, 장비의 얼라인 정확도를 측정하기 위해서는 정확도 측정용 레티클을 별도로 제작하여야 한다.Until now, the alignment accuracy measurement at the early stage of the photolithic process has not been possible in the manufacturing process of semiconductor devices, and the accuracy measurement of the alignment equipment is performed in various ways, but this is cumbersome. That is, to measure the alignment accuracy of the equipment, a reticle for measuring accuracy must be manufactured separately.
본 발명의 목적은 양산공정 중에 칩 및 장비의 얼라인 정확도를 동시에 측정할 수 있는 레티클을 제공하는 것이다.It is an object of the present invention to provide a reticle capable of simultaneously measuring the alignment accuracy of chips and equipment during the mass production process.
본 발명의 다른 목적은 상기 레티클을 이용하여 반도체 기판 상에 얼라인 정확도를 측정할 수 있는 얼라인 키 패턴을 형성하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method for forming an alignment key pattern on the semiconductor substrate, which can measure alignment accuracy.
상기 목적을 달성하기 위하여 본 발명은,The present invention to achieve the above object,
반도체 장치를 제조하기 위한 사진공정에 사용되고, 소자 형성을 위한 주 영역과 칩의 경계부분에 형성된 스크라이브 라인(scribe line)을 구비하는 레티클(reticle)에 있어서,A reticle which is used in a photographic process for manufacturing a semiconductor device and has a scribe line formed at a boundary between a main region and a chip for forming an element,
상기 레티클은 서로 평행한 한 쌍의 스크라이브 라인 상에 서로 다른 형태의 제1 및 제2 차광 패턴을 구비하며, 상기 제1 차광 패턴은 인접하는 두 변중 한 변의 길이가 제1 크기인 사각형 형태이고, 상기 제2 차광 패턴은 상기 제1 크기의 변에 대응하는 변의 길이가 제2 크기인 사각 형태로서, 그 내부에 상기 제1 크기의 변에 대응하는 변의 길이가 제3 크기인 사각형의 구멍이 형성되어 있는 것을 특징으로 하는 레티클을 제공한다.The reticle has first and second shading patterns having different shapes on a pair of scribe lines parallel to each other, and the first shading pattern has a rectangular shape having a length of one of two adjacent sides being a first size, The second light shielding pattern has a quadrangular shape having a side length corresponding to the side having the first size having a second size, and a quadrangular hole having a side length corresponding to the side having the first size having a third size formed therein. It provides a reticle characterized in that.
본 발명의 바람직한 실시예에 의하면, 상기 제1 크기는 제2 크기보다 작고 제3 크기보다 크다.According to a preferred embodiment of the present invention, the first size is smaller than the second size and larger than the third size.
한편, 상기 제1 및 제2 차광 패턴은 상기 스크라이브 라인 폭을 기준으로 그 중앙에 위치하며, 상기 제1 및 제2 차광패턴은 동일선 상에 위치하는 것이 바람직하다.The first and second light blocking patterns may be positioned at the center of the scribe line width, and the first and second light blocking patterns may be positioned on the same line.
상기 다른 목적을 달성하기 위하여 본 발명은,In order to achieve the above another object, the present invention,
반도체 웨이퍼 상에 포토레지스트층을 형성하는 단계;Forming a photoresist layer on the semiconductor wafer;
상기 웨이퍼 상에 제1 칩의 소자패턴을 형성하기 위한 레티클을 이용하여 상기 제1 칩이 형성될 영역에 형성되어 있는 포토레지스트층을 노광 및 현상함으로써 제1 칩의 우측 스크라이브 라인 내에 제1 얼라인 키 패턴을 형성하는 단계; 및First alignment in the right scribe line of the first chip by exposing and developing a photoresist layer formed in a region where the first chip is to be formed using a reticle for forming a device pattern of the first chip on the wafer. Forming a key pattern; And
상기 레티클을 이용하여 상기 제1 칩과 인접한 제2 칩의 소자패턴을 형성하기 위하여 상기 제2 칩이 형성될 영역에 형성되어 있는 상기 포토레지스트층을 노광 및 현상함으로써 상기 제2 칩의 좌측 스크라이브 라인 내에 장비의 얼라인 정도를 측정하기 위한 제2 얼라인 키 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 얼라인 키 패턴 형성방법을 제공한다.Left scribe line of the second chip by exposing and developing the photoresist layer formed in the region where the second chip is to be formed to form a device pattern of the second chip adjacent to the first chip using the reticle And forming a second alignment key pattern for measuring an alignment degree of the equipment within the alignment key pattern.
바람직한 실시예에 의하면, 상기 제2 칩의 좌측 스크라이브 라인과 상기 제1 칩의 우측 스크라이브 라인이 오버-랩되도록 하여, 상기 제2 얼라인 키 패턴이 상기 제1 얼라인 키 패턴에 오버-랩(over-lap)된다.According to a preferred embodiment, the left scribe line of the second chip and the right scribe line of the first chip are overlapped so that the second align key pattern is over-wraped with the first align key pattern. over-lap).
한편, 상기 마스크 패턴은 서로 평행하는 두 스크라이브 라인 내에 각각 형성된 제1 차광 패턴 및 제2 차광 패턴을 구비하고, 상기 제1 및 제2 차광 패턴은 상기 스크라이브 라인 폭을 기준으로 그 중앙에 위치한다.The mask pattern includes a first light blocking pattern and a second light blocking pattern respectively formed in two scribe lines parallel to each other, and the first and second light blocking patterns are positioned at the center of the scribe line width.
또한, 상기 제2 얼라인 키 패턴은 그 내부에 구멍이 형성된 사각기둥 형태이며, 상기 제2 얼라인 키 패턴의 서로 평행한 기둥의 폭 차이를 이용하여 장비의 얼라인 정확도를 측정한다.In addition, the second alignment key pattern has a rectangular pillar shape having a hole therein, and measures the alignment accuracy of the equipment by using the difference in the width of the columns parallel to each other of the second alignment key pattern.
본 발명에 의하면, 별도의 정확도 측정용 레티클 제작이 불필요하고, 양산용 레티클을 이용해서 양산 공정 중의 소자의 얼라인 정확도와 얼라인 장비의 얼라인 정확도를 측정할 수 있다. 따라서, 제조수율을 증가시킬 수 있으며 신뢰성 있는 소자 형성이 가능하다.According to the present invention, it is not necessary to manufacture a separate reticle for measuring accuracy, and the alignment accuracy of the device during the mass production process and the alignment accuracy of the alignment equipment can be measured by using the mass production reticle. Therefore, the manufacturing yield can be increased and reliable device formation is possible.
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제1도는 통상적인 노광방법을 설명하기 위한 노광장치의 개략적 측면도이다.1 is a schematic side view of an exposure apparatus for explaining a conventional exposure method.
제1도를 참조하면, 도면부호 1은 광원을, 2는 마스크를, 3은 상기 마스크를 통과한 광을 집속하기 위한 제1 렌즈를, 4는 상기 제1 렌즈로부터 집속된 광을 전사하기 위한 제2 렌즈를, 5는 웨이퍼를, 6은 웨이퍼 상에 형성되어 있는 포토레지스트층을 각각 나타낸다.Referring to FIG. 1, reference numeral 1 denotes a light source, 2 a mask, 3 a first lens for focusing light passing through the mask, and 4 a first lens for transferring focused light from the first lens. A second lens, 5 represents a wafer, and 6 represents a photoresist layer formed on the wafer.
상기 마스크(2)에 형성되어 있는 패턴이 상기 포토레지스트층(6)에 전사된다.The pattern formed in the mask 2 is transferred to the photoresist layer 6.
제2도 내지 제3B도는 본 발명에 따른 레티클의 일 예를 도시한 레이아웃도이다.2 to 3B are layout views showing an example of a reticle according to the present invention.
제2도를 참조하면, 도면부호 10은 소자가 형성되는 주 패턴부를, 12는 칩의 경계부위에 형성된 스크라이브 라인을, 14는 제1 차광 패턴을, 16은 제2 차광 패턴을 각각 나타낸다. 이때, 상기 제1 및 제2 차광 패턴(14 및 16)은 서로 평행한 한 쌍의 스크라이브 라인 내에 각각 형성된다.Referring to FIG. 2, reference numeral 10 denotes a main pattern portion in which an element is formed, 12 denotes a scribe line formed at a boundary of a chip, 14 denotes a first blocking pattern, and 16 denotes a second blocking pattern. In this case, the first and second light blocking patterns 14 and 16 are formed in a pair of scribe lines parallel to each other.
이때, 상기 제1 및 제2 차광 패턴(14 및 16)은 동일선 상에 형성되는 것이 바람직하다.In this case, the first and second light blocking patterns 14 and 16 may be formed on the same line.
제3a도 및 제3b도에 상기 제1 차광패턴(14) 및 제2 차광패턴(16)을 확대하여 도시하였다.3A and 3B illustrate an enlarged view of the first light blocking pattern 14 and the second light blocking pattern 16.
제3a도를 참조하면, 상기 제1 차광 패턴(14)은 사각형 형태로 형성되며, 인접하는 두 변 중 한 변의 길이가 제1 크기(y1)이다.Referring to FIG. 3A, the first light blocking pattern 14 is formed in a quadrangular shape, and the length of one of two adjacent sides is a first size y 1 .
제3b도를 참조하면, 상기 제2 차광 패턴(16)은 사각형 형태로 형성되며, 상기 제1 크기(y1)인 변과 대응하는 변의 길이가 제2 크기(y2)이고, 그 내부에 동일 변의 길이가 제3 크기(y3)인 사각형 형태의 구멍(h)이 형성되어 있다.Referring to FIG. 3B, the second light blocking pattern 16 is formed in a quadrangular shape, and the length of the side corresponding to the side having the first size y 1 is the second size y 2 and therein. The hole h of the square shape of the 3rd size y 3 of the same side is formed.
여기에서 상기 제1 크기(y1)는 제2 크기(y2)보다 작고 제3 크기(y3)보다는 크게 형성된 것이 바람직하다.Here, the first size y 1 is preferably smaller than the second size y 2 and larger than the third size y 3 .
또한, 상기 제1 및 제2 차광 패턴(14 및 16)은 상기 스크라이브 라인(12) 내의 중앙에 위치하도록 형성되고 동일선 상에 위치하는 것이 바람직하다.In addition, the first and second light blocking patterns 14 and 16 may be formed in the center of the scribe line 12 and may be positioned on the same line.
이때, 필요에 따라서 상기 제1 및 제2 차광패턴이 또다른 한 쌍의 스크라이브 라인 내에 형성될 수 있다.In this case, the first and second light blocking patterns may be formed in another pair of scribe lines as necessary.
제4a도 내지 5도를 참조하여 본 발명에 따른 얼라인 키 패턴 형성방법의 일 예를 설명한다.An example of an alignment key pattern forming method according to the present invention will be described with reference to FIGS. 4A to 5.
제4a도는 반도체 웨이퍼 상에 포토레지스트층(22)을 형성하는 단계를 나타낸다.4A illustrates forming a photoresist layer 22 on a semiconductor wafer.
반도체 웨이퍼(20) 상에 소자의 패턴을 형성하기 위한 포토레지스트층(22)을 형성한다.A photoresist layer 22 for forming a pattern of the device is formed on the semiconductor wafer 20.
제4b도는 제1 칩의 제1 얼라인 키 패턴(24)을 형성하는 단계를 나타낸다.4B illustrates a step of forming the first alignment key pattern 24 of the first chip.
포토레지스트층(22)이 형성되어 있는 상기 웨이퍼 상에 제1 칩의 소자 패턴을 형성하기 위한 레티클(R)을 적용하여 상기 제1 칩이 형성될 영역(A)에 형성되어 있는 포토레지스트층을 노광한다. 여기에서, 상기 레테클(R)은 제1 및 제2 차광 패턴(P1 및 P2)을 그 스크라이브 라인 내에 구비한다.A photoresist layer formed in the region A on which the first chip is to be formed by applying a reticle R for forming an element pattern of a first chip on the wafer on which the photoresist layer 22 is formed. It exposes. Here, the reticle R includes first and second light blocking patterns P1 and P2 in its scribe line.
따라서, 제1 칩의 좌측 스크라이브 라인(LSC) 내에는 제1 차광 패턴이 전사되고 제1 칩의 우측 스크라이브 라인(RSC) 내에는 제2 차광 패턴이 전사되어 제1 얼라인 키 패턴(24)이 형성된다. 여기에서, 상기 제1 칩이 형성될 영역(A) 상의 포토레지스트층(22) 중에서 빗금친 부분이 상기 레티클(R)의 제1 및 제2 차광패턴에 의해 노광되지 않은 부분을 나타낸다.Accordingly, the first light blocking pattern is transferred in the left scribe line LSC of the first chip, and the second light blocking pattern is transferred in the right scribe line RSC of the first chip, thereby providing the first alignment key pattern 24. Is formed. Here, the hatched portions of the photoresist layer 22 on the region A on which the first chip is to be formed represent portions that are not exposed by the first and second light blocking patterns of the reticle R.
제4c도는 제1 칩의 제2 얼라인 키 패턴을 형성하는 단계를 나타낸다.4C illustrates forming a second align key pattern of the first chip.
상기 레티클(R)을 이용하여 상기 제1 칩과 인접한 제2 칩의 소자 패턴을 형성하기 위하여 상기 제2 칩이 형성될 영역(B)에 형성되어 있는 상기 포토레지스트층(22)을 노광한다. 따라서, 상기 제2 칩의 좌측 스크라이브 라인(LSC) 내에는 제1 차광 패턴(P1)이 전사되고 우측 스크라이브 라인(RSC) 내에는 제2 차광 패턴(P2)이 전사되어 제2 얼라인 키 패턴(26)이 형성된다.The photoresist layer 22 formed in the region B in which the second chip is to be formed is exposed to form a device pattern of the second chip adjacent to the first chip by using the reticle R. Accordingly, the first light shielding pattern P1 is transferred in the left scribe line LSC of the second chip, and the second light shielding pattern P2 is transferred in the right scribe line RSC so that the second alignment key pattern ( 26) is formed.
이때, 상기 제2 칩의 좌측 스크라이브 라인과 상기 제1 칩의 우측 스크라이브 라인이 오버-랩 되도록 사진공정이 진행되므로 상기 제1 칩과 제2 칩이 공유하는 스크라이브 라인 내에는 제1 및 제2 차광패턴이 오버-랩된 형태의 얼라인 키 패턴이 형성된다. 즉, 제1 칩 형성시 제2 차광패턴에 의해 노광되지 않은 부분중 그 일부(제4C도의 점으로 표시된 부분)는 제2 칩 형성시 제1 차광패턴에 의해 노광된다. 이를 제5도에 확대하여 도시하였다.In this case, since a photo process is performed such that the left scribe line of the second chip and the right scribe line of the first chip are overlapped with each other, first and second shadings are provided in the scribe line shared by the first chip and the second chip. An align key pattern is formed in which the pattern is overlapped. That is, a portion (parts indicated by dots of FIG. 4C) of the portion not exposed by the second light blocking pattern when forming the first chip is exposed by the first light blocking pattern when forming the second chip. This is enlarged in FIG.
제5도를 참조하면, 도면부호 P1은 제1 차광 패턴을, R은 상기 제1 차광 패턴이 형성된 레티클을, 22는 웨이퍼를, 24는 제1 칩 패터닝시 제2 차광 패턴에 의해 형성된 제1 얼라인 키 패턴을, 26은 제2 칩 패터닝시 상기 제1 및 제2 차광 패턴이 오버-랩 되어 형성된 제2 얼라인 키 패턴을 각각 나타낸다. 점으로 표시된 부분은 제1 칩 형성시 제2 차광패턴에 의해 노광되지 않은 부분중 제2 칩 형성시 제1 차광패턴에 의해 노광되는 부분을 나타낸다.Referring to FIG. 5, reference numeral P1 denotes a first shading pattern, R denotes a reticle on which the first shading pattern is formed, 22 denotes a wafer, and 24 denotes a first shaded pattern formed by a second shaded pattern during first chip patterning. An align key pattern is denoted by 26, and a second align key pattern is formed by overlapping the first and second light blocking patterns when the second chip is patterned. A portion indicated by a dot represents a portion that is not exposed by the second light blocking pattern when forming the first chip, and is exposed by the first light blocking pattern when forming the second chip.
상기 제1 및 제2 차광 패턴이 동일선 상에 형성되므로 제1 및 제2 칩이 공유하는 스크라이브 라인 내에는 상기 제1 및 제2 차광 패턴이 오버-랩되어 형성된다.Since the first and second light blocking patterns are formed on the same line, the first and second light blocking patterns are overlapped with each other in a scribe line shared by the first and second chips.
제6도는 얼라인 정도를 측정하는 방법을 설명하기 위해 도시한 제2 얼라인 키 패턴의 평면도이다.FIG. 6 is a plan view of the second alignment key pattern illustrated to explain a method of measuring the degree of alignment.
제6도를 참조하면, 제조된 소자 및 장비의 얼라인 정확도 측정은 상기 제2 얼라인 키 패턴의 좌측 및 우측 폭(x11및 x12)의 크기를 비교함으로써 가능하다. 즉, x11-x12의 절대값인 △x값이 x축 방향으로의 얼라인이 벗어난 정도를 나타낸다. 또한, y11-y12의 절대값인 △y값이 y축 방향으로의 얼라인이 벗어난 정도를 나타낸다.Referring to FIG. 6, alignment accuracy measurement of the manufactured device and equipment is possible by comparing the sizes of the left and right widths x 11 and x 12 of the second align key pattern. That is, the value Δx, which is the absolute value of x 11- x 12 , represents the degree of deviation of alignment in the x-axis direction. In addition, the Δy value, which is the absolute value of y 11- y 12 , represents the degree of deviation of alignment in the y-axis direction.
이는 상기 제2 얼라인 키 패턴을 형성하기 위한 제1 및 제2 차광 패턴이 스크라이브 라인 폭의 중앙에 위치하기 때문에 얼라인이 정확하게 된 경우에, 상기 x11및 x12값이 동일하며, y11및y12의 값이 동일하다.When the alignment is correct because the first and second shading patterns for forming the second alignment key pattern are located at the center of the scribe line width, the values of x 11 and x 12 are the same, and y 11 And y 12 have the same value.
따라서, 소자 형성을 위한 포토레지스트 패턴 형성 공정에서 스크라이브 라인 내에 얼라인 키 패턴을 형성하므로 별도의 정확도 측정용 레티클 제작이 불필요하고, 양산용 레티클을 이용해서 양상 공정 중의 소자의 얼라인 정확도와 얼라인 장비의 얼라인 정확도를 측정할 수 있다. 따라서, 제조수율을 증가시킬 수 있으며 신뢰성 있는 소자 형성이 가능하다.Therefore, since the alignment key pattern is formed in the scribe line in the photoresist pattern forming process for forming the device, it is unnecessary to manufacture a separate accuracy measurement reticle, and the alignment accuracy and alignment of the device during the aspect process using a mass production reticle The alignment accuracy of the equipment can be measured. Therefore, the manufacturing yield can be increased and reliable device formation is possible.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100626742B1 (en) * | 2004-11-03 | 2006-09-25 | 주식회사 하이닉스반도체 | Manufacturing method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960042915A (en) | 1996-12-21 |
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