KR100905193B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 주변회로 영역과 셀 영역 상의 반사방지막 두께를 다르게 형성한 후 주변회로 영역의 소한 패턴 형성 시 형성하고자 하는 패턴의 선폭보다 큰 선폭의 패턴이 구비된 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 피식각층을 과도 식각함으로써, 주변회로 영역에 미세 패턴의 형성이 가능하여 특성에 맞는 게이트 트랜지스터를 형성할 수 있다.
또한, 충분한 공정 마진(Process Margin)을 확보하고, 반도체 소자의 데이타 처리 속도를 향상시켜 소자의 효율을 증가시킬 수 있는 기술을 개시한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조 방법의 문제점을 도시한 사진 및 그래프.
도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
10, 100 : 반도체 기판 20, 110 : 하드마스크층
30 : 반사방지막 40 : 감광막
50 : 노광 마스크 60 : 차광 패턴
120 : 제 1 반사방지막 130 : 제 1 감광막 패턴
125 : 제 1 반사방지막 패턴 127 : 제 2 반사방지막
135 : 제 1 감광막 패턴 140 : 제 1 노광 마스크 145 : 제 1 차광 패턴 150 : 제 2 감광막
160 : 제 2 노광 마스크 165 : 제 2 차광 패턴
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 주변회로 영역과 셀 영역 상의 반사방지막 두께를 다르게 형성한 후 주변회로 영역의 소한 패턴 형성 시 형성하고자 하는 패턴의 선폭보다 큰 선폭의 패턴이 구비된 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 피식각층을 과도 식각함으로써, 주변회로 영역에 미세 패턴의 형성이 가능하여 특성에 맞는 게이트 트랜지스터를 형성할 수 있다.
또한, 충분한 공정 마진(Process Margin)을 확보하고, 반도체 소자의 데이타 처리 속도를 향상시켜 소자의 효율을 증가시킬 수 있는 기술을 개시한다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법의 문제점을 도시한 사진 및 그래프이다.
도 1a 및 도 1b는 라인/스페이스 패턴의 간격이 밀한 패턴(Dense Pattern), 75nm의 선폭을 가지며 패턴의 간격이 소한 패턴(Isolation Pattern)과 110nm의 선폭을 가지며 패턴의 간격이 소한 패턴(Isolation Pattern)의 DOF(Depth Of Focus) 마진을 나타내는 SEM 사진 및 그래프이다.
여기서, 밀한 패턴은 셀 영역에 대응되며, 소한 패턴은 주변회로 영역에 대응되는데, 75nm 선폭의 소한 패턴은 셀 영역의 밀한 패턴에 비해 매우 작은 DOF 마진을 가지며, 110nm 선폭의 소한 패턴과 같이 상대적으로 큰 선폭을 가지는 패턴은 DOF 마진이 향상된 것을 알 수 있다.
이와 같이, 주변회로 영역의 DOF 마진을 확보하기 위해서는 미세한 패턴의 형성이 어려우므로, 상대적으로 큰 선폭을 가지는 패턴을 형성할 수밖에 없게 된다.
도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 셀 영역 및 주변회로 영역의 반도체 기판(10) 상부에 하드마스크층(20) 및 반사방지막(30)을 형성한다.
이때, 셀 영역과 주변회로 영역의 반사방지막(30)의 두께는 동일하게 형성된다.
도 2b를 참조하면, 반사방지막(30) 상부에 감광막(40)을 형성한 후 라인/스페이스 형태의 차광 패턴(60)이 구비된 노광 마스크(50)를 사용한 노광 및 현상 공정을 수행하여 감광막 패턴(미도시)을 형성하고, 상기 감광막 패턴(미도시)을 마스크로 반사방지막(30) 및 하드마스크층(20)을 식각한다.
여기서, 차광 패턴(60)은 셀 영역과 대응되는 부분은 패턴 간격이 밀한 패턴(Dense Pattern)이 형성되고, 주변회로 영역과 대응되는 부분은 패턴 간격이 소한 패턴(Isolation Pattern)이 형성된다.
다음에, 상기 감광막 패턴(미도시) 및 반사방지막(30)을 제거한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 셀 영역의 밀한 패턴에 비해 주변회로 영역의 소한 패턴의 공정 마진이 부족하고, 패턴 형성 공정 시 주변회로 영역의 소한 패턴은 식각되는 영역이 넓어서 식각 로딩 이펙트(Etch Loading Effect)와 바이 프로덕트(By-Product)가 측면에 증착되는 문제로 인하여 미세한 패턴을 형성하기 어려운 문제점이 있다.
또한, 셀 영역과 주변회로 영역의 반사방지막 두께가 동일하므로, 패턴 형성 공정 시 식각 바이어스(Etch Bias)의 조정이 어려운 문제점이 있다.
상기 문제점을 해결하기 위하여, 주변회로 영역과 셀 영역 상의 반사방지막 두께를 다르게 형성한 후 주변회로 영역의 소한 패턴 형성 시 형성하고자 하는 패턴의 선폭보다 큰 선폭의 패턴이 구비된 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 피식각층을 과도 식각함으로써, 주변회로 영역에 미세 패턴의 형성이 가능하여 특성에 맞는 게이트 트랜지스터를 형성할 수 있다.
또한, 충분한 공정 마진(Process Margin)을 확보하고, 반도체 소자의 데이타 처리 속도를 향상시켜 소자의 효율을 증가시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
반도체 기판의 셀 영역 및 주변회로 영역 상부에 하드마스크층 및 제 1 반사방지막을 형성하는 단계와,
상기 제 1 반사방지막을 식각하여 상기 주변회로 영역의 하드마스크층을 노출시키는 단계와,
전체 상부에 일정 두께의 제 2 반사방지막을 형성하는 단계와,
상기 제 1, 제 2 반사방지막 및 하드마스크층을 식각하여 라인/스페이스 패턴을 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 반도체 기판 상부에 피식각층을 더 포함하는 것과,
상기 셀 영역의 라인/스페이스 패턴은 상기 주변회로 영역의 라인/스페이스 패턴에 비해 밀한 패턴(Dense Pattern)인 것과,
상기 제 1 및 제 2 반사방지막은 유기(Organic)반사방지막 또는 무기(Inorganic)반사방지막인 것과,
상기 제 2 반사방지막은 20 내지 500Å의 두께로 형성하는 것과,
상기 식각 공정은 상기 제 2 반사방지막 상부에 감광막을 형성하는 단계와,
패턴 간격이 밀한 패턴의 셀 영역과 상기 셀 영역에 비해 소한 패턴인 주변회로 영역이 설계된 노광 마스크를 사용한 노광 및 현상 공정으로 라인/스페이스 형태의 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 마스크로 상기 제 1, 2 반사방지막 및 하드마스크층을 식각하는 단계와,
상기 감광막 패턴, 제 1 및 제 2 반사방지막을 제거하는 단계를 포함하는 것과,
상기 노광 마스크의 주변회로 영역에 설계된 소한 패턴은 상기 셀 영역의 밀한 패턴에 비해 큰 선폭으로 형성되는 것과,
상기 노광 공정은 I-Line, KrF, ArF 또는 ArF 이멀젼(Immersion) 노광인 것 과,
상기 제 2 반사방지막은 과도 식각되는 것과,
상기 라인/스페이스 패턴은 1 : 1.5 ~ 100 의 선폭으로 형성되는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도로서, 셀 영역 상에 밀한 패턴(Dense Pattern)이 형성되고, 주변회로 영역은 상기 셀 영역에 비해 소한 패턴(Isolation Pattern)이 형성된다.
도 3a를 참조하면, 셀 영역 및 주변회로 영역의 반도체 기판(100) 상부에 하드마스크층(110), 제 1 반사방지막(120) 및 제 1 감광막(130)을 순차적으로 형성한다.
다음에, 셀 영역과 대응되는 부분에 제 1 차광 패턴(145)이 구비된 제 1 노광 마스크(140)를 사용한 노광 공정을 수행한다.
여기서, 제 1 반사방지막(120)은 유기(Organic) 반사방지막 또는 무기(Inorganic) 반사방지막이며, 상기 노광 공정은 I-Line, KrF, ArF 또는 ArF 이멀젼(Immersion) 공정인 것이 바람직하다.
도 3b를 참조하면, 현상 공정을 수행하여 주변회로 영역의 제 1 반사방지막(120)이 노출되는 제 1 감광막 패턴(135)을 형성한다.
도 3c를 참조하면, 제 1 감광막 패턴(135)을 마스크로 제 1 반사방지막(120) 을 식각하여 제 1 반사방지막 패턴(125)을 형성한다.
이때, 제 1 반사방지막 패턴(125)은 셀 영역 상에만 형성되는 것이 바람직하다.
도 3d를 참조하면, 제 1 감광막 패턴(135)을 제거한 후 제 1 반사방지막 패턴(125)을 포함하는 구조물 전체 상부에 일정두께의 제 2 반사방지막(127)을 형성한다.
여기서, 셀 영역은 제 1 반사방지막 패턴(125) 및 제 2 반사방지막(127)이 적층되어 있으며, 주변회로 영역은 제 2 반사방지막(127)만 형성되도록 하는 것이 바람직하다.
이때, 제 2 반사방지막(127)은 유기 반사방지막 또는 무기 반사방지막을 사용하여 20 내지 500Å의 두께로 형성하며, 이로 인해 셀 영역과 주변회로 영역의 반사방지막은 20 내지 500Å의 두께만큼의 차이가 발생하게 된다.
도 3e 및 도 3f를 참조하면, 전체 상부에 제 2 감광막(150)을 형성하고, 라인/스페이스 형태의 제 2 차광 패턴(165)이 구비된 제 2 노광 마스크(160)를 사용한 노광 공정을 수행한다.
여기서, 제 2 노광 마스크(160)는 셀 영역에 대응하는 부분은 패턴 간격이 밀한 패턴이고, 주변회로 영역에 대응하는 부분은 상기 셀 영역에 비해 소한 패턴으로 구성된 제 2 차광 패턴(165)이 구비된다.
이때, 주변회로 영역에 대응되는 소한 패턴은 셀 영역에 대응되는 밀한 패턴 또는 주변회로 영역에 형성하고자 하는 패턴에 비해 큰 선폭으로 형성되도록 하는 것이 바람직하다.
도시되지는 않았지만, 노광된 제 2 감광막(150)을 현상하여 라인/스페이스 형태의 제 2 감광막 패턴(미도시)을 형성하고, 상기 제 2 감광막 패턴(미도시)을 마스크로 제 1 반사방지막 패턴(125), 제 2 반사방지막(127) 및 하드마스크층(150)을 식각하여 라인/스페이스 패턴을 형성한다.
여기서, 라인/스페이스 패턴은 1 : 1.5 ~ 100 의 선폭으로 형성되는 것이 바람직하다.
이때, 주변회로 영역의 제 2 감광막 패턴(미도시)은 셀 영역의 제 2 감광막 패턴(미도시)의 선폭보다 크게 형성되며, 상기 제 2 감광막 패턴(미도시)을 마스크로 제 2 반사방지막(127) 식각 시 주변회로 영역의 제 2 반사방지막(127)은 셀 영역에 비해 두께가 얇게 형성되어 있으므로, 상기 셀 영역의 제 1 반사방지막 패턴(125) 및 제 2 반사방지막(127)이 식각되는 동안 주변회로 영역의 제 2 반사방지막(127)이 과도 식각(Over Etch)되어 주변회로 영역에 미세한 패턴을 형성할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 주변회로 영역과 셀 영역 상의 반사방지막 두께를 다르게 형성한 후 주변회로 영역의 소한 패턴 형성 시 형성하고자 하는 패턴의 선폭보다 큰 선폭의 패턴이 구비된 노광 마스크를 사용하여 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 피식각층을 과도 식각함으로써, 주변회로 영역의 미세 패턴의 형성이 가능하여 특 성에 맞는 게이트 트랜지스터를 형성할 수 있다.
또한, 충분한 공정 마진(Process Margin)을 확보하고, 반도체 소자의 데이타 처리 속도를 향상시켜 소자의 효율을 증가시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 반도체 기판의 셀 영역 및 주변회로 영역 상부에 하드마스크층 및 제 1 반사방지막을 형성하는 단계;
    상기 제 1 반사방지막을 식각하여 상기 주변회로 영역의 하드마스크층을 노출시키는 단계;
    전체 상부에 일정 두께의 제 2 반사방지막을 형성하는 단계; 및
    상기 제 1 반사방지막, 상기 제 2 반사방지막 및 상기 하드마스크층을 식각하여 라인/스페이스 패턴을 형성하는 단계를 수행하되,
    상기 라인/스페이스 패턴을 형성하는 단계는
    상기 제 2 반사방지막 상부에 감광막을 형성하는 단계;
    패턴 간격이 밀한 패턴의 셀 영역과 상기 셀 영역에 비해 소한 패턴인 주변회로 영역이 설계된 노광 마스크를 사용한 노광 및 현상 공정으로 라인/스페이스 형태의 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 상기 제 1, 2 반사방지막 및 하드마스크층을 식각하는 단계; 및
    상기 감광막 패턴, 제 1 및 제 2 반사방지막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 노광 마스크의 주변회로 영역에 설계된 소한 패턴은 상기 셀 영역의 밀한 패턴에 비해 큰 선폭으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 6 항에 있어서,
    상기 노광 공정은 I-Line, KrF, ArF 또는 ArF 이멀젼(Immersion) 노광인 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 반도체 기판의 셀 영역 및 주변회로 영역 상부에 하드마스크층 및 제 1 반사방지막을 형성하는 단계;
    상기 제 1 반사방지막을 식각하여 상기 주변회로 영역의 하드마스크층을 노출시키는 단계;
    전체 상부에 일정 두께의 제 2 반사방지막을 형성하는 단계; 및
    상기 제 1 반사방지막, 상기 제 2 반사방지막 및 상기 하드마스크층을 식각하여 라인/스페이스 패턴을 형성하는 단계를 수행하되,
    상기 제 2 반사방지막은 과도 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 반도체 기판의 셀 영역 및 주변회로 영역 상부에 하드마스크층 및 제 1 반사방지막을 형성하는 단계;
    상기 제 1 반사방지막을 식각하여 상기 주변회로 영역의 하드마스크층을 노출시키는 단계;
    전체 상부에 일정 두께의 제 2 반사방지막을 형성하는 단계; 및
    상기 제 1 반사방지막, 상기 제 2 반사방지막 및 상기 하드마스크층을 식각하여 라인/스페이스 패턴을 형성하는 단계를 수행하되,
    상기 라인/스페이스 패턴은 1 : 1.5 ~ 100 의 선폭으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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